DE3401407A1

DE3401407A1 - Halbleitervorrichtung

Info

Publication number: DE3401407A1
Application number: DE19843401407
Authority: DE
Inventors: Takashi Yokohama Shiraishi
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1983-01-18
Filing date: 1984-01-17
Publication date: 1984-07-19
Also published as: JPS59132167A; GB2135511B; GB8400401D0; US4641175A; DE3401407C2; GB2135511A

Description

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HOFFMANN^'EITLE-& PARfNER 3401407

PATENT- UND RECHTSANWÄLTE PATENTANWÄLTE DIPL.-ΙΝΘ. W, EITLE · DR, RER. NAT. K. HOFFMANN . DIPL.-ING. W. LEHN DIPL.-INQ. K. FDOHSLE · DR. RER. NAT. B. HANSEN . DR. RER. NAT. H.-A. BRAUNS · D1PL.-ING. K. GORG DIPLMNQ. K. KOHLMANN · RECHTSANWALT A. NETTE

- 4 - 39 691 q/sm

Tokyo Shibaura Denki Kabüshiki Kaisha Kawasaki-shi / Japan

Halbleitervorrichtung

Die vorliegende Erfindung betrifft eine Halbleitervorrichtung und insbesondere eine Halbleitervorrichtung, die als Schaltvorrichtung dient.

Ein Triac wird zum Beispiel für eine Halbleitervorrichtung aufgezählt bzw. genannt, die ein Gatetriggerempfindlichkeitsproblem aufweist. Es ist bekannt, daß der Triac zwei Hauptelektroden und eine einzelne Gate-Elektrode aufweist, die als Steuerelektrode dient. Entsprechend einer Kombination von Gegenspannungsbeziehungen unter den beiden Hauptelektroden und der Gate-Elektrode wird der Triac aus einem AUS-Zustand in einen EIN-Zustand geschaltet/ und zwar in eine von vier Gate-Trigger-Moden. Ein Triac, der bei Nennwerten von einigen Hundert Volt oder 10 und mehr Ampere arbeitet, erhält als ein Steuersignal ein Ausgangssignal von einer integrierten Schaltung (IC). Das Ausgangssignal der IC-Vorrichtung ist im allgemeinen 10 mA oder weniger. Demzufolge muß der Minimalwert eines Gate- Trigger-Stromes I_nm zum direkten Treiben des Triacs und zum Einschalten des Triacs mindestens 10 mA für alle vier Gate-Träger-Moden bzw. Betriebsarten sein. Wenn der Stromwert unzureichend ist, um den Triac direkt zu treiben, ist es notwendig, einen Verstärker aus Transistoren vorzusehen, so z. B. zwischen der ID-Vorrichtung und der Gate-Elektrode des Triacs. Um die Gate-Trigger-Empfindlichkeit zu verbessern,

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wird die Dicke der Halbleiterschicht, die mit der Gate-Elektrode in Berührung steht, verringert, was auch dazu dient, den Ladungsträgerübertragungswirkungsgrad zu verbessern. Alternativ hierzu können zwei Envitterregionen, die auf der Hauptoberfläche eines Wafers bzw. Plättchens vorgesehen sind, so angeordnet werden, daß sie sich teilweise überlappen, um auf diese Weise injizierten Ladungsträgernein wirksames Operieren zu gestatten. Wenn eine der oben genannten Messungen ausgeführt wird, ist ein Abfallen des Minimumwertes des Triggerstromes I-.,,, zum Einschalten des Triacs erlaubt. In einem solchen Fall werden jedoch andere Charakteristiken besonders die kritische Aus- bzw. Sperrspannung/Zeiteinheit (dv/dt) und die kritische Aus- bzw. Sperrspannung/Zeiteinheit (dv/dt) im Zeitpunkt der Kommutierung wesentlich beschädigt.

Um diese Aufgabe zu lösen, wurde eine Halbleitervorrichtung mit einer in den Figuren 1A bis 1C und in Figur 2 gezeigten Struktur vorgeschlagen. Aus den Fig. 1B und 1C sind erste bis dritte Halbleiterschichten 1 bis 3 von P-, N- und P-Leitfähigkeit jeweils übereinander angeordnet. Erste und zweite Emitterregionen von einem N-LeitfMhigkeitstyp werden mit vorgegebenen Mustern in der ersten und dritten Halbleiterschicht 1 und 3/ wie dargestellt, gebildet. Die dritte Halbleiterschicht 3 weist außerdem eine in ihr gebildete Hilfsemitterregion 9 auf. Eine erste Hauptelektrode 6 ist auf der freigelegten Hauptoberfläche der ersten Halbleiterschicht 1 vorgesehen. Die erste Hauptelektrode 6 befindet sich in Kontaktberührung mit der ersten Halbleiterschicht und der ersten Emitterregion 4. Eine zweite Hauptelektrode 7 ist auf der freigelegten Hauptoberfläche der dritten Halbleiterschicht 3 angeordnet. Die zweite Hauptelektrode 7 ist in Kontaktberührung mit der dritten HaIbleiterschicht 3 und der zweiten Emitterregion 5. Eine Gate-Elektrode 8 ist auf der Hilfsemitterregion 9 angeordnet. T1 und T2 bezeichnen Hauptanschlüsse und G einen Gate-Anschluß.

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Die erste und zweite Emitterregion 4 und 5 sind ausgestaltet bzw. gemustert, daß sie in diesen Schichten eine Viel zahl von Inseln 10 und 11 der ersten und zweiten Halbleitarschicht 1 und 3 bilden.
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Die erste und zweite Emitterregion 4 und 5 überlappen sich jeweils in Bereichen 12 und 13 in der Nähe der Gate-Region oder der Gate-Elektrode 8, wenn man in die Schichtungsrichtung der Schichten 1 und 3 sieht. Aus Fig. 2 ist ersiehtlieh, daß die Anzahl der Inseln 10 und 11 je Einheitsfläche in den überlappenden Bereichen 12 und 13 größer ist als die in den nichtüberlappenden Bereichen. Zur Vereinfachung der Darstellung sind die Inseln in den überlappenden Bereichen der Fig. 1A bis 1C fortgelassen. Außerdem sind in Fig. 1A die Hauptelektroden 6 und 7 aus dem gleichen Grunde fortgelassen.

In einer so ausgebildeten Halbleitervorrichtung sorgt das Vorhandensein der überlappenden Bereiche 12 und 13 der ersten und zweiten Emitterregion 4 und 5 in zufriedenstellender Weise für eine hohe Gate-Trigger-Empfindlichkeit. Außerdem erhöht die hohe Dichte der Inseln in den überlappenden Bereichen sehr wesentlich die kritische Aus- bzw. Sperrspannung pro Zeiteinheit (dv/dt) im Zeitpunkt der Kommu-tierung bzw. Stromumkehr.

Die Gate-Trigger-Charakteristiken der vier Halbleitervorrichtungen gemäß den Fig. 1A bis 1C und Fig. 2 sind in den Figuren 3A bis 3D dargestellt. Wenn diese Charakteristiken erhalten werden, wird die Polarität am Anschluß G relativ zur Polarität am Anschluß T1 eingestellt. Die kritische Aus- bzw. Sperrspannung/Zeiteinheit (dv/dt) im Zeitpunkt der Kommutierung in den Moden bzw. Betriebsarten I und III sowie der kritische Strom/Zeiteinheit (di/dt) im Modiis

der Betriebsart I sind in den Fig. 4A bis 4C dargestellt. Wie aus diesen Figuren ersichtlich ist, ist die kritische Aus- bzw. Sperrspannung je Zeiteinheit (dv/dt) im Zeitpunkt der Kommutierung in den Moden I und III gut. Wenn diese Vorrichtung im Modus I ausgeschaltet wird, weisen, wie in Fig. 4C dargestellt, T1: (-) und T2: (+) auf. Außerdem ist der kritische Strom/Zeiteinheit (di/dv) zwischen ungefähr 30 bis 60 Α/με, was sehr schwach ist. Der angenommene Grund hierfür ist der, daß, wenn ein scharf ansteigender Strom in dem oben genannten Vorspannungsmodus fließt, es für die Vorrichtung schwierig ist, in der Nähe der Gate-Region auszuschalten.

Ideal gesehen sollten in einer als Schaltvorrichtung dienenden Halbleitervorrichtung die Charakteristiken (dv/dt) im Zeitpunkt der Kommutierung in den Moden I und III sowie die Charakteristik (di/dt) im Modus I zufriedenstellend sein.

Es ist daher die Hauptaufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung zu schaffen, mit einer verbesserten Gate-Trigger-Empfindlichkeit in vier Gate-Trigger-Moden, mit einer verbesserten kritischen Aus- bzw. Sperrspannung/Zeiteinheit (dv/dt) im Zeitpunkt der Kommu-7 tierung in den Moden I und III und mit einem verbesserten kritischen Strom/Zeiteinheit (di/dt) im Modus I.

Die Halbleitervorrichtung nach der vorliegenden Erfindung umfaßt eine erste Halbleiterschicht vom ersten Leitfähigkeitstyp, eine zweite Halbleiterschicht vom zweiten Leitfähigkeitstyp, die auf der ersten Halbleiterschicht angeordnet ist, eine dritte Halbleiterschicht vom ersten Halbleitertyp, die auf der zweiten Halbleiterschicht vorgesehen ist, eine erste Emitterregion vom zweiten Leitfähigkeitstyp, mit einem vorgegebenen Muster, wobei die erste

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Emitterregion in der ersten Halbleiterschicht angeordnet ist und in ihr eine Vielzahl von Inseln des ersten Halb leiters bildet, gesehen in die Schichtungsrichtung dieser Schichten, eine zweite Emitterregion vom zweiten Leitfähigkeitstyp mit einem vorgegebenen Muster, wobei die zweite Emitterregion in der dritten Halbleiterschicht angeordnet und in ihre eine Vielzahl von Inseln der dritten Halbleiterschicht bildet, gesehen in die Schichtungsrichtung dieser Schichten, eine Hilfsemitterregion vom zweiten Leitfähigkeitstyp, die in der dritten Halbleiterschicht angeordnet ist, eine erste Hauptelektrode, die auf der freigelegten Hauptoberfläche des ersten Halbleiters angeordnet ist, wobei die erste Hauptelektrode in Kontakt ist mit der ersten Halbleiterschicht und der ersten Emitterregion, eine zweite Hauptelektrode, die auf der freigelegten Hauptoberfläche der dritten Halbleiterschicht angeordnet ist, wobei die zweite Hauptelektrode in Berührung steht mit der dritten Halbleiterschicht und mit der zweiten Emitterregion, eine Gate-Elektrode, die auf der freigelegten Hauptoberfläche der dritten Halbleiterschicht angeordnet ist, wobei die erste Emitterregion und zweite Emitterregion so angeordnet sind, daß sie überlappende Bereiche und einen getrennten Bereich aufweisen, wobei diese Bereiche dicht an der Gate-Elektrode vorgesehen sind, wenn man in die Schichtungsrichtung dieser Schichten sieht.

Im folgenden erfolgt eine Übersicht über die Figuren der

Beschreibung. Es zeigen:
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Fig. 1A bis 1C Darstellungen von konventionellen Triacs, von denen Fig. 1A eine Draufsicht des Triacs, und die Fig. 1B und 1C Querschnittsansichten entlang der Linien B-B und C-C von Fig. 1A sind,

Fig. 2 eine vergrößerte Ansicht eines Teils des Triacs gemäß den Fig. 1A bis 1C,

Fig. 3A bis 3D jeweils Gate-Trigger-Stromcharakteristiken in vier Gate-Trigger-Moden I, II, III/ IV des

konventionellen Triacs gemäß Fig. 1A bis Fig. 1C,

Fig. 4A bis 4C Charakteristiken des Triacs gemäß den Fig. 1A bis 1C, von denen die Fig. 4A und 4B die kritische Aus- bzw. Sperrspannung/Zeiteinheit (dv/dt) im Zeitpunkt der Kommutierung in den Moden I und III und Fig. 4C einen kritischen Strom/Zeiteinheit (di/dt) in einem Gate-Trigger-Modus I darstellt,

Fig. 5A bis 5C eine Ausführungsform unter Anwendung eines erfindungsgemäßen Triacs, von denen Fig. 5A eine Draufsicht des Triacs, und die Fig. 5B und 5C Querschnittansichten entlang der Linien B-B und C-C von Fig. 5A sind,

Fig. 5D eine vergrößerte Ansicht eines Teils des Triacs gemäß den Fig. 5A bis 5C,

Fig. 6A bis 6D Gate-Trigger-Charakteristiken in vier Gate-Trigger-Moden I bis IV des Triacs gemäß den Fig. 5A bis 5C,

Fig. 7A bis 7C Charakteristiken des Triacs gemäß den Fig.

5A bis 5C, von denen die Fig. 7A und 7B die kritisehe Aus- bzw. Sperrspannung/Zeiteinheit (dv/dt)

im Zeitpunkt der Kommutierung in den Moden I und III und die Fig. 7C den kritischen Strom/Zeiteinheit (di/dt) im Modus 1 darstellen und

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Pig. 8A bis 8D eine andere Vorrichtung unter Verwendung des erfindungsgemäßen Triacs, von denen die Fig. 8A eine Draufsicht des Triacs, die Fig. 8B und 8C Querschnittsansichten entlang der Linien B-B und C-C von Fig. 8 und Fig. 8D eine vergrößerte Ansicht eines Teils des Triacs gemäß den Fig. 8A bis 8C ist.

Im folgenden wird nun die Erfindung anhand der in den Figuren 5A bis 5C, 6A bis 6D und 7A bis 7C im Rahmen eines ersten Ausführungsbeispieles beschrieben. In diesem ersten Ausführungsbeispiel ist die Erfindung bei einem Triac angewendet. Die ersten bis vierten Gate-Trigger-Moden I bis IV des Triacs/ die Polaritäten der Potentiale an den Haupt anschlüssen T1, T2 und dem Gate-Anschluß G des Triacs sind für diese Moden aus der folgenden Tabelle ersichtlich.

Trigger-Modus ^^>^	T1	T2 G
I (Fig. 6A[	<-)	·( + ) ( + )
II (Fig. 6B)	(-)	(+) (-)
III' (FIg. 6C)	( + )	(-) (")
IV (Fig. 6D)	( + )	(-) (+)

Die Polarität des Potentials am Gate-Anschluß G wird in Beziehung gesetzt mit der Polarität des Potentiales an dem Hauptanschluß T1. Die Fig. 7A und 7B veranschaulichen die kritische Aus- bzw. Sperrspannung/Zeiteinheit (dv/dt) im Zeitpunkt der Kommutierung im Modus I, indem die Polarität des Potentiales an dem Hauptanschluß T1 positiv (+) gesetzt ist in bezug auf die Polarität am Hauptanschluß T2, sowie im Modus I, in dem die Polarität des Potentials an dem Hauptanschluß T1 negativ (-) gesetzt ist in bezug auf die an dem Hauptanschluß T2. In den Fig. 7A und 7B stellt die Abszisse die Änderungsrate der Spannung pro

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1 ]is dar. Fig. 7C stellt den kritischen Strom/Zeiteinheit (di/dt) im Modus I dar, in dem die Polarität des Potentials an dem Hauptanschluß T1 negativ (-) gesetzt ist in bezug auf die an dem Hauptanschluß T2. In Fig. 7C stellt die Abszisse die Stromänderungsrate pro einer \is dar.

Wie aus den Fig. 5B und 5C ersichtlich ist, werden die erste bis dritte Halbleiterschichten 21, 22, 23 mit unterschiedlichen Leitfähigkeitstypen jeweils übereinander angeordnet. Hierbei ist eine zweite Halbleiterschicht 22 vom N-Leitfähigkeitstyp auf einer ersten Halbleiterschicht 21 von einem P-Leitfähigkeitstyp übereinander angeordnet. Eine dritte Halbleiterschicht 23 von einem P-Leitfähigkeitstyp ist auf der zweiten Halbleiterschicht 22 angeordnet. Eine erste Emitterregion 24 von einem N-Leitfähigkeitstyp, die entsprechend der gestrichelten Linien von Fig. 5A ausgebildet bzw. strukturiert ist, ist in der ersten Halbleiterschicht 21 vorgesehen. Eine Vielzahl von Inseln 30 der ersten Halbleiterschicht 21 sind in der Struktur bzw. in dem Muster der ersten Emitterregion 24 angeordnet, wenn man in die Schichtungsrichtung der Schichten 21 bis 23 sieht. Eine zweite Emitterregion 25 vom N-Leitfähigkeitstyp ist in der dritten Halbleiterschicht 23 ausgebildet. Die zweite Emitterregion 25 ist so strukturiert bzw. gemustert, daß eine Vielzahl von Inseln 31 der dritten Halbleiterschicht 23 in der zweiten Emitterregion 25 ausgebildet sind, wenn man in dieselbe Richtung sieht. Eine Hilfsemitterregion 29 vom N-Leitfähigkeitstyp ist ebenfalls in der dritten Halbleiterschicht 23 angeordnet. Auf der freigelegten Hauptoberfläche der ersten Halbleiterschicht 21 ist über die gesamte Fläche eine Hauptelektrode 26 vorgesehen, die mit der ersten Halbleiterschicht 21 sowie mit der ersten Emitterregion 24 in Berührung steht. Eine Hauptelektrode 27, die mit der dritten Halbleiterschicht 23 und der zweiten

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Emitterregion 25 in Berührung steht, ist auf der freigelegten Hauptoberfläche der dritten Halbleiterschicht 23 vorgesehen. Eine Gate-Elektrode 28 ist auf der freigelegten Hauptoberfläche der dritten Halbleiterschicht 23 vorgesehen. Diese kommt mit der Hilfsemitterregion 29 und der dritten Halbleiterschicht 23 in Berührungskontakt. Die Hilfsemitterregion 29 dient in einem Gate-Trigger-Modus, in dem der Gate-Anschluß G auf negatives Potential gesetzt ist, als ein Emitter für den Hilfsthyristor. Der Gate-Anschluß G ist mit der Gate-Elektrode 28 verbunden. Hauptanschlüsse T1 und T2 sind jeweils mit der ersten und zweiten Hauptelektrode 26 und 27 verbunden.

Die erste und zweite Emitterregion 24 und 25 überlappen sich jeweils teilweise an im wesentlichen rechtwinkligen Bereichen 32 und 3 3 in der Nachbarschaft oder dicht neben der Gate-Region oder Gate-Elektrode 28, gesehen in die Schichtungsrichtungen der Schichten 21 bis 23. Die Emitterregionen 24 und 25 sind teilweise voneinander durch einen verlängerten Spalt bzw. Zwischenraum getrennt, oder überlappen sich jeweils in der Nähe oder dicht bei der Gate-Region oder der Gate-Elektrode 28, gesehen in die Schichtungsrichtungen der Schichten 21 bis 23.

Außerdem sind die Emitterregionen 24 und 25 voneinander getrennt oder nicht überlappend strukturiert durch einen anderen verlängerten Spalt oder Zwischenraum 35, der gleich weit von der Gate-Region entfernt ist, gesehen in derselben Richtung. Aus Fig. 5D ist es gut ersichtlich, daß die Dichte der Inseln 30 und 31 in den überlappenden Bereichen 32, 33 je Flächeneinheit größer ist als die der Inseln und 31 in den anderen Bereichen. Der längliche Spalt 35 hat eine Breite D1, die auf einen Wert festgesetzt ist, welcher im Bereich der Trägerdiffusionslänge in der ersten

und dritten Halbleiterschicht 21 und 23 ist. Dieser Spalt ist vorgesehen, um einen Ausschaltfehler zu verhindern, der von der kritischen Aus- bzw. Sperrspannung/Zeiteinheit

(dv/dt) beim Kommutieren des Triacs herrührt, c

Wie bereits erwähnt, verbessert der Spalt 34, der zwischen der ersten und zweiter Emitterregion 24 und 25 vorgesehen ist, den Injektionswirkungsgrad der Ladungsträger, die sich in die erste und zweite Emitterregion 24 und 25 bewegen.

Dies bewirkt außerdem ein Ansteigen des kritischen Stromes/ Zeiteinheit (di/dt) im Modus I, wie in Fig. 7C dargestellt. Der kritische Strom ist z.B. in der konventionellen Halbleitervorrichtung sehr klein, z. B. zwischen 30 und 50 Α/με, während bei der vorliegenden Ausführungsform dieser sehr groß ist, z. B. zwischen 540 und 600 h/\is. Außerdem ist der Maximumwert des Gate-Trigger-Stromes in allen vier Moden sehr klein, nämlich 25 mA oder weniger. Die kritische Aus- bzw. Sperrspannung/Zeiteinheit (dv/dt)_ wurde im Zeitpunkt der Kommutierung in den Moden I und III geprüft, in denen jeweils die Polaritäten an den Anschlüssen des Triacs folgendermaßen sind: T1 (+), T2 (-) und T1 (-), T2 (+). Die Ergebnisse dieser Prüfung sind in den Fig. 7A und 7B dargestellt. Wie aus den graphischen Darstellungen ersichtlich ist, sind diese Charakteristiken nicht sehr verschlechtert verglichen mit denen der konventionellen Vorrichtung nach den Fig. 1A bis 1C, welche in den Fig. 4A und 4B dargestellt sind. Wenn man die Charakteristiken von Fig. 4A und 7A miteinander vergleicht, ist festzustellen, daß die kritische Aus- bzw. Sperrspannung (dv/dt) der konventionellen Vor-0 richtung von 20 bis 60 V/^s reicht, während die der vorliegenden Erfindung von 10 bis 50 V/με reicht. Diese Werte der konventionellen Vorrichtung und der vorliegenden Ausführungsform liegen fast innerhalb eines vergleichbaren Bereiches. Im Modus III, in dem T1: (-) und T2: (+) ist,

reicht die kritische Aus- bzw. Sperrspannung der konventionellen Vorrichtung von 20 bis 60 V/ns wie in Fig. 4B zu sehen ist. Andererseits reichet sie von 10 bis 50 ν/με bei der vorliegenden Ausführungsform/ wie aus Fig. 7B zu sehen ist. Diese Bereiche sind demnach innerhalb eines vergleichbaren Bereiches und zeigen an, daß die Verringerung dieser Charakteristik bei der vorliegenden Ausführungsform vernachlässigbar ist. Es wäre hier erstrebenswert, wenn der kritische Strom/Zeiteinheit (di/dt) der vorliegenden Vorrichtung wesentlich verbessert würde in bezug auf die konventionelle Vorrichtung. Dies würde darauf hinauslaufen, daß bei diesen Charakteristiken die vorliegende Ausführungsform als Ganzes gegenüber der bekannten Vorrichtung verbessert wird. Das Vorhandensein der überlappenden Bereiche 32 und 33 hält die Gate-Trigger-Empfindlichkeit auf einem hohem Pegelniveau. Die Anordnung der Halbleitervorrichtung nach der vorliegenden Erfindung bewirkt keine Vergrößerung der Chipgröße der Vorrichtung oder der Anzahl der Herstellungsschritte, die für die Fertigung erforderlich sind.

In den Fig. 5A bis 5C wurden die Inseln 30 und 31 in den überlappenden Bereichen 32 und 33 fortgelassen, und zwar aus Gründen der Vereinfachung in der Darstellung. In Fig.

5A sind, diese Bereiche zur Erklärung der Erfindung nicht notwendig, daß die erste und zweite Hauptelektrode 26 und 27 ebenfalls aus demselben Grunde fortgelassen wurden. Die Größen der dargestellten Bereiche bei sämtlichen Fig. 5A bis 5C können zur Erleichterung der Darstellung jeweils 0 in bezug aufeinander genau gleich sein.

Die tatsächlichen physikalischen Dimensionen jedes der Teile der Halbleitervorrichtung nach den Fig. 5A bis 5C sind im folgenden für die Ermittlung der Charakteristiken gemäß

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den Fig. 6A bis 6D und 7A bis 7C wiedergegeben. Die Chip-

2 größe des Triacs ist ungefähr 4,2 mm . Die Durchschnittsstörstellenkonzentration der ersten und zweiten Emitter-

20 —3 region 24, 25 ist ungefähr 4 χ 10 cm . Ihre Dicke beträgt ungefähr 17 μπι. Die DurchschnittsstÖrstellenkonzentration der ersten und dritten Halbleiterschicht 21 und 23" ist ungefähr 3x10 cm" . Die Dicke eines Bereiches der ersten Halbleiterschicht 21, der sandwichartig zwischen der zweiten Halbleiterschicht 22 und der ersten Emitterregion 24 angeordnet ist und die Dicke eines Bereiches der dritten Halbleiterschicht 23, die sandwichartig zwischen der zweiten Halbleiterschicht 22 und der zweiten Emitterregion 25 vorgesehen ist, beträgt jeweils für beide ungefähr 400 μπι. Die Durchschnittsstörstellenkonζentration und die Dicke der zweiten Halbleiterschicht 22 sind

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jeweils ungefähr 2 χ 10 cm und 160 μπι. Die Breite D2 jedes überlappenden Bereiches 32 und 33 der ersten und zweiten Emitterregion 24 und 25 ist ungefähr 100 μπι. Die Breite D3 des Spaltes oder Zwischenraumes 34 ist ungefähr 20 μπι. Die Länge des Spaltes 34 beträgt ungefähr 200 μπι.

Die Inseln 30 und 31 sind kreisförmig ausgebildet und weisen eine Oberflächenstörstellenkonzentration von ungefähr

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2- χ 10 cm auf sowie einen Durchmesser von ungefähr 130 μπι. Die gesamte Fläche der ersten Emitterregion 24 ·-.·..

ist ungefähr 9 mm. Die gesamte Fläche der zweiten Emitterregion 25 ist ungefähr 5,6 mm². Die Fläche jeder der über-

2 läppenden Bereiche 32 und 33 ist ungefähr 0,055 mm .

In den Fig. 8A bis 8C ist eine zweite Ausführungsform der Halbleitervorrichtung nach der Erfindung dargestellt. Die strukturelle Anordnung der zweiten Vorrichtung ist grob gesehen gleich der der ersten Ausführungsform gemäß den Fig. 5A bis 5C. Die unterschiedlichen Punkte der zweiten Ausführungsform bestehen in den Strukturierungen bzw. Mustern und Anordnungen der ersten und zweiten Emitterregion 24 und 25, der Hilfsemitterregion 29 und der Gate-Elektrode

Wie aus Fig. 8A ersichtlich, sind die erste und zweite Emitterregion 24 und 25 im wesentlichen rechtwinklig in ihrer Gestalt und weisen jeweils einen halbkreisförmigen konvexen Bereich in der Mitte der jeweils längeren Seite auf/ während der andere Bereich einen halbkreisförmigen konkaven Bereich in der Mitte der entsprechenden längeren Seite hat. Wenn man von oben auf die Figur schaut, sind diese Emitterregionen 24 und 25 parallel zueinander angeordnet, während der konvexe Bereich der ersten Emitterregion 24 teilweise den konkaven Bereich der zweiten Emitterregion 25 an gekrümmten bzw. gebogenen Bereichen 32A, 33A, 32B und 33B überlappt. Außerdem ist ein wenig gekrümmter nichtüberlappender Bereich 34 zwischen der Spitze des konvexen und konkaven Bereiches der Emitterregionen 24 und 25 vorgesehen. Die Hilfsemitterregion 29, die eine C-förmige Gestalt aufweist, ist in dem Bereich der dritten Halbleiterschicht 23 angeordnet, in der sich der konkave Bereich des ersten Emitters 24 befindet. Eine kreisförmige Gate-. Elektrode 28 ist auf der Hilfsemitterregion 29 angeordnet.

Die Gate-Elektrode 28 kommt mit der dritten Halbleiterschicht 23 in Berührung, so wie dies bei der ersten Ausführungsform der Fall ist. Die Dichte der Inseln 30 und 31 in den überlappenden Bereichen 32A, 33A, 32B und 33B ist ebenfalls höher als die der anderen Bereiche. Diese Merkma-.

Ie, nämlich das Vorhandensein der überlappenden Bereiche und die höhere Dichte der Inseln in ihnen,· sorgen für nützliche Wirkungen, die mit denen der ersten Vorrichtung vergleichbar sind.

Wie aus dem Vorhergehenden ersichtlich ist, überlappen sich die erste und zweite Emitterregion, die beide auf den Hauptoberflächen der Halbleiterschichten angeordnet sind, teilweise in der Nähe der Gate-Region, während sie außerdem dazwischen einen nichtüberlappenden Bereich oder Spalt in 5 der Nähe derselben aufweisen. Mit dieser Anordnung ist die

kritische Aus- bzw. Sperrspannung/Zeiteinheit (dv/dt) Im Zeitpunkt der Kommutierung nicht so stark vermindert. Außerdem ist der kritische Strom/Zeiteinheit (di/dt) bemerkenswert verbessert. Als Ergebnis kann festgestellt werden, daß die gesamten Charakteristiken der Halbleitervorrichtung verbessert sind.

Die vorliegende Erfindung ist nicht auf die spezielle Ausführungsformen beschränkt.

Claims

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PATENT- UND RECHTSANWÄLTE

PATENTANWÄLTE DIPL.-ΙΝΘ. W. EITLE · DR. RER. NAT. K. HOFFMANN · DIPL.-INe. W. LEHN

DIPL-ING. K. FOCHSLE . DR. RER. NAT. B. HANSEN . DR. RER. NAT. H -A. BRAUNS · DIPL.-INQ. K. QORQ

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Halbleitervorrichtung

Patentansprüche

Halbleitervorrichtung mit einer ersten Halbleiterschicht eines ersten Leitfähigkeitstypes, mit einer zweiten Halbleiterschicht eines zweiten Leitfähigkeitstyps, die auf der ersten Halbleiterschicht angeordnet ist, mit einer dritten Halbleiterschicht des ersten Leitfähigkeitstypes, die auf der zweiten Halbleiterschicht angeordnet ist, mit einer ersten Emitterregion des zweiten Leitfähigkeit types mit einer vorgegebenen Strukturierung bzw. Muster, wobei die erste Emitterregion in der ersten Halbleiter-

TO schicht ausgebildet ist und in ihr eine Vielzahl von Inseln des ersten Halbleiters bildet, gesehen in die Schichtungsrichtung dieser Schichten, mit einer zweiten Emitterregion des zweiten Leitfähigkeiistypes mit einer vorgegebenen Strukturierung bzw. Muster, wobei die zweite Emitterregion in der dritten Halbleiterschicht angeordnet ist und in ihr eine Vielzahl von Inseln der dritten Halbleiterschicht bildet, gesehen in die Schich-

tungsrichtung dieser Schichten, mit einer Hilfsemitterregion des zweiten Leitfähigkeitstypes, die in der dritten Halbleiterschicht vorgesehen ist, mit einer ersten Hauptelektrode, die auf der freigelegten Hauptoberfläche des ersten Halbleiters angeordnet ist, wobei diese erste Hauptelektrode mit der ersten Halbleiterschicht und der ersten Emitterregion in Berührung steht, mit einer zweiten Hauptelektrode, die auf der freigelegten Hauptoberfläche der dritten Halbleiterschicht angeordnet ist, wobei diese zweite Hauptelektrode mit der dritten Halbleiterschicht und der zweiten Emitterregion in Berührung steht, und mit einer Gate-Elektrode, die auf der freigelegten Hauptoberfläche der dritten Halbleiterschicht vorgesehen ist, dadurch gekennzeichnet, daß die erste Emitterregion (24) und die zweite Emitterregion (25) so angeordnet sind, daß sie überlappende Bereiche (32, 33) und einen Trennbereich (34) aufweisen, und daß diese Bereiche dicht neben der Gate-Elektrode (28) angeordnet sind, wenn man in die Schichtungsrichtung dieser Schichten (21, 22, 23) sieht.
2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet , daß die Breite dieses Trennoder Zwischenbereiches (34) zwischen der ersten Emitterregion (24) und der zweiten Emitterregion (25) ungefähr 20 (im ist.
3. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet , daß die Breite der überlap- penden Bereiche (32, 33) zwischen der ersten Emitterregion (24) und der zweiten Emitterregion (25) ungefähr 100 \im ist.
4. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet , daß der Trenn- oder Zwischenbereich (34) im wesentlichen rechtwinklig ist.
5. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Trenn- oder Zwischenbereich (34) im wesentlichen bogenförmig ausgebildet ist.
6. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet , daß die überlappende Bereiche (32, 33) im wesentlichen rechtwinklig sind.
7. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet , daß die überlappenden Bereiche (32_/ 33) zwei Bereiche (32A, 33A; 32B, 33B) von im wesentlichen bogenförmiger Gestalt sind.