JPS5830143A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS5830143A JPS5830143A JP12857881A JP12857881A JPS5830143A JP S5830143 A JPS5830143 A JP S5830143A JP 12857881 A JP12857881 A JP 12857881A JP 12857881 A JP12857881 A JP 12857881A JP S5830143 A JPS5830143 A JP S5830143A
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- emitter
- transistor
- integrated circuit
- potential
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Bipolar Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体集積回路に関するものである。
時代的な背景もあって、最近のバイポーラ集積回路は、
高速化および低消費電力化を意図した設計のものが目立
つ。このような要請から、シリコｙ＋７エハ基板へのエ
ピタキシャル層の堆積ヲ薄層化して、トランジスタの構
造を微細なものｅこし、接合容量の低減、ベース幅の短
縮が図られている。
高速化および低消費電力化を意図した設計のものが目立
つ。このような要請から、シリコｙ＋７エハ基板へのエ
ピタキシャル層の堆積ヲ薄層化して、トランジスタの構
造を微細なものｅこし、接合容量の低減、ベース幅の短
縮が図られている。
ところが、薄層エピタキシャルに集積した素子の場合に
は、耐圧が低い、寄生効果が大きいなどの欠点を有する
。
は、耐圧が低い、寄生効果が大きいなどの欠点を有する
。
寄生効果とけ、Ｐｆｌｌｆリコン基板上にＮ型エピタキ
シャル層を堆積し、それをコレクタ領域として使用する
ＮＰＮ ）ランジスタの場合について説明すると、この
トランジスタが何らかの原因によって飽和動作し念際、
ペースコレクタ接合が順方向にバイアスされ、ペース領
域からコレクタ領域に注入された正孔がコレクタ・ＰＭ
シリコン基板間の逆バイアスに引き込まれ、Ｐ型シリコ
ン基板内に電流が流れることを言い、ＮＰＮトランジス
タのペースおよびコレクタ領域をそれぞれエミッタおよ
びペース領域とじＰａシリコン基板をコレクタ領域とす
るＰＮＰ ）ランジスタが存在するのと等価な効果を示
すものである。
シャル層を堆積し、それをコレクタ領域として使用する
ＮＰＮ ）ランジスタの場合について説明すると、この
トランジスタが何らかの原因によって飽和動作し念際、
ペースコレクタ接合が順方向にバイアスされ、ペース領
域からコレクタ領域に注入された正孔がコレクタ・ＰＭ
シリコン基板間の逆バイアスに引き込まれ、Ｐ型シリコ
ン基板内に電流が流れることを言い、ＮＰＮトランジス
タのペースおよびコレクタ領域をそれぞれエミッタおよ
びペース領域とじＰａシリコン基板をコレクタ領域とす
るＰＮＰ ）ランジスタが存在するのと等価な効果を示
すものである。
寄生効果による障害は、それによってラッチ・アップが
引き起されることである。ラッチ・アップとは、一種の
サイリスタが構造的に生じて集積回路内で電圧源が短絡
状態に陥ることを言う。ランチ・アップの発生は、例え
ば外来雑音によってトランジスタが飽和して寄生効果を
生じ、このトランジスタの近傍にコレクタ電位の低い別
のトランジスタが存在している場合などに起る０このよ
うにラッチ・アップの発生原因としては、寄生効果とト
リガになる雑音などの入力のほかに、前記した２つのト
ランジスタの距離的要素が加わる。
引き起されることである。ラッチ・アップとは、一種の
サイリスタが構造的に生じて集積回路内で電圧源が短絡
状態に陥ることを言う。ランチ・アップの発生は、例え
ば外来雑音によってトランジスタが飽和して寄生効果を
生じ、このトランジスタの近傍にコレクタ電位の低い別
のトランジスタが存在している場合などに起る０このよ
うにラッチ・アップの発生原因としては、寄生効果とト
リガになる雑音などの入力のほかに、前記した２つのト
ランジスタの距離的要素が加わる。
ＩＪｉ１図囚はラッチ・アップを起す集積回路の断面図
であり、同図中１はシリコン基板、２はシリコン基板１
と逆の導電性をもつ薄いエピタキシャル層、３はエピタ
キシャル層２内に形成したエピタキシャル層２とは逆の
導電性を有する拡散層。
であり、同図中１はシリコン基板、２はシリコン基板１
と逆の導電性をもつ薄いエピタキシャル層、３はエピタ
キシャル層２内に形成したエピタキシャル層２とは逆の
導電性を有する拡散層。
４は拡散層３内に形成したこの拡散層３とは逆の導電性
をもつ拡散層、５は絶縁性被膜、６〜１０け配線用金属
電極を示す。１１はエピタキシャル層２内の分布的抵抗
であり、１２ｔｉシリコン基板１内の分布的抵抗を示す
０１３は寄生効果によって生じ九寄生ＰＮＰ ）ランジ
スタを示し、１４は横方向に生じる寄生ＮＰＮ ）ラン
ジスタを示す。配線用金属電極９．１０に接続されるト
ランジスタは、ペースおよびコレクタを共通接続し九ダ
イオード１５として使用されるもので、そのエミッタは
金属電極１０と共通接続され最低電位に接続されるＯ最
低電位をＯ■とすると、前記ダイオードのコレクタ領域
の電位は０．６〜０．７ｖと低い値になる０＃！１図（
Ｂ）ｉｆ第第１囚囚構造断面を等価回路にしたものであ
り、サイリスタ構造を示し、そのターン・オン電流■１
は ＶＢＥ、Ｐ： 寄生ＰＮＰ ）ランジスタ順方向バイ
アス電圧 ｖＢＦ、Ｎ： 寄生ＮＰＮ トランジスタ順方向バイ
アス電圧 βＰ ： 寄生ＰＮＰ トランジスタの電流増幅率β
： 寄生ＮＰＮ ）ランジスタの電流増幅率Ｒ： エ
ピタキシャル層内の抵抗 ｐｌ Ｒ６ｕｂ： シリコン基板内の抵抗 として与えられる。
をもつ拡散層、５は絶縁性被膜、６〜１０け配線用金属
電極を示す。１１はエピタキシャル層２内の分布的抵抗
であり、１２ｔｉシリコン基板１内の分布的抵抗を示す
０１３は寄生効果によって生じ九寄生ＰＮＰ ）ランジ
スタを示し、１４は横方向に生じる寄生ＮＰＮ ）ラン
ジスタを示す。配線用金属電極９．１０に接続されるト
ランジスタは、ペースおよびコレクタを共通接続し九ダ
イオード１５として使用されるもので、そのエミッタは
金属電極１０と共通接続され最低電位に接続されるＯ最
低電位をＯ■とすると、前記ダイオードのコレクタ領域
の電位は０．６〜０．７ｖと低い値になる０＃！１図（
Ｂ）ｉｆ第第１囚囚構造断面を等価回路にしたものであ
り、サイリスタ構造を示し、そのターン・オン電流■１
は ＶＢＥ、Ｐ： 寄生ＰＮＰ ）ランジスタ順方向バイ
アス電圧 ｖＢＦ、Ｎ： 寄生ＮＰＮ トランジスタ順方向バイ
アス電圧 βＰ ： 寄生ＰＮＰ トランジスタの電流増幅率β
： 寄生ＮＰＮ ）ランジスタの電流増幅率Ｒ： エ
ピタキシャル層内の抵抗 ｐｌ Ｒ６ｕｂ： シリコン基板内の抵抗 として与えられる。
前記式において、β、）１ 、 Ｒ，ｐ、＝１２０９’
Ｒｓｕｂ”＝ ６００ Ｂ 、 １／／Ｍ＝ ２０
とすれば、ターン・オン電流！、ｊは１００ｍＡとな
り、ラッチ・アップの発生が集積回路誤動作の原因にな
るだけでなく、過大電流により配線用金属電極を溶断し
て集積回路を破壊してしまうおそれがあることがわかる
。
Ｒｓｕｂ”＝ ６００ Ｂ 、 １／／Ｍ＝ ２０
とすれば、ターン・オン電流！、ｊは１００ｍＡとな
り、ラッチ・アップの発生が集積回路誤動作の原因にな
るだけでなく、過大電流により配線用金属電極を溶断し
て集積回路を破壊してしまうおそれがあることがわかる
。
したがって、この発明の目的は、寄生効果に伴うラッチ
・アップの発生による回路破壊を防止することのできる
半導体集積回路を提供することである。
・アップの発生による回路破壊を防止することのできる
半導体集積回路を提供することである。
この発明は、前述のラッチ・°アップの原因が、ｉ生Ｐ
ＮＰ）ランジスタによってシリコン基板に電流が流れ電
位が上昇すること、およびその近傍にコレクタ電位の低
いトランジスタが存在してサイリスタ構造を作ることに
あることに着目して、（１） 電位の低いエピタキシ
ャルの島を作らない。
ＮＰ）ランジスタによってシリコン基板に電流が流れ電
位が上昇すること、およびその近傍にコレクタ電位の低
いトランジスタが存在してサイリスタ構造を作ることに
あることに着目して、（１） 電位の低いエピタキシ
ャルの島を作らない。
（２） サイリスタ構造ができて電流が流れた場合、
直ちにエピタキシャルの島の電位が上昇しサイリスタ構
造をつぶす。
直ちにエピタキシャルの島の電位が上昇しサイリスタ構
造をつぶす。
の２つの条件を満たす機能を集積回路に付与することに
より、外乱を敗り除き回路破壊の防止をはかつ友もので
あり、その第１の実施例ｔ−第２図に示す。すなわち、
この半導体集積回路は、薄いエピタキシャル層２を用い
た前記従来例のバイポーラ集積回路において、前記（１
） 、 （２）の条件を満たす低抵抗１６ｆ：介して前
記ダイオード１５のエミッタ領域（拡散層４からなる）
ｔ−最低電位部すなわち配線用金属電極１０に接続した
ものである。
より、外乱を敗り除き回路破壊の防止をはかつ友もので
あり、その第１の実施例ｔ−第２図に示す。すなわち、
この半導体集積回路は、薄いエピタキシャル層２を用い
た前記従来例のバイポーラ集積回路において、前記（１
） 、 （２）の条件を満たす低抵抗１６ｆ：介して前
記ダイオード１５のエミッタ領域（拡散層４からなる）
ｔ−最低電位部すなわち配線用金属電極１０に接続した
ものである。
前記低抵抗１６の値は、この集積回路が正常動作してい
るときには回路に影響を与えることがなく、一旦、異常
が発生した場合に前記（１） 、 （２）の条件を満た
す値となるように設定する。
るときには回路に影響を与えることがなく、一旦、異常
が発生した場合に前記（１） 、 （２）の条件を満た
す値となるように設定する。
すなわち、この実施例のように薄いエピタキシャル層２
ｔ−用いたトランジスタのバイアス電流はたかだか数１
００μＡ程度であるので、低抵抗１６の値は数１０Ω程
度に設計される。例えば、この値を５０Ωとした場合、
この低抵抗１６での電圧降下は、バイアス電１ｔ１００
μＡとすると５ｍＶとなる。この値は、ベース番エミッ
タ順方向バイアス電圧７００ ｍＶに比べて十分率さい
ので回路に与える影響は無視できる。一方、この回路に
外乱が加わって、サイリスタ効果により前記計算のよう
に１００ｍＡ程度のターン・オン電流が流れようとする
場合には、前記低抵抗１６での電圧降下＃ｉｓｖとなり
、ダイオード１５のエミッタ電位が上昇しさらにコレク
タ電位も５ｖ上昇する０その結果、シリコン基板１から
コレクタへの順方向バイアスが一転して逆方向にな＃）
、横方向の寄生ＮＰＮ ）ランジスタ１４はなくなる。
ｔ−用いたトランジスタのバイアス電流はたかだか数１
００μＡ程度であるので、低抵抗１６の値は数１０Ω程
度に設計される。例えば、この値を５０Ωとした場合、
この低抵抗１６での電圧降下は、バイアス電１ｔ１００
μＡとすると５ｍＶとなる。この値は、ベース番エミッ
タ順方向バイアス電圧７００ ｍＶに比べて十分率さい
ので回路に与える影響は無視できる。一方、この回路に
外乱が加わって、サイリスタ効果により前記計算のよう
に１００ｍＡ程度のターン・オン電流が流れようとする
場合には、前記低抵抗１６での電圧降下＃ｉｓｖとなり
、ダイオード１５のエミッタ電位が上昇しさらにコレク
タ電位も５ｖ上昇する０その結果、シリコン基板１から
コレクタへの順方向バイアスが一転して逆方向にな＃）
、横方向の寄生ＮＰＮ ）ランジスタ１４はなくなる。
よってサイリスタ効果は止まり、過大電流は阻止される
。
。
低抵抗１６の形成は、拡散層３と同じ拡散工程によシ形
成される。
成される。
このように構成したため、次のような効果が得られる。
■ 正常動作時の回路に影響を与えることのない低抵抗
１６でラッチ−アップが防止できる。ことに、高密度城
積したバイポーラ集積回路でダイオードが最低電位に接
続されている場合、あるいはトランジスタのエミッタが
最低電位に接続されスイッチ動作をしている場合のよう
に、コレクタ領域の電位がダイオードの層方向電圧以下
になりラッチ・アップを起し易い構成では、前記低抵抗
１６が効果的なランチ・アップ防止策となる。
１６でラッチ−アップが防止できる。ことに、高密度城
積したバイポーラ集積回路でダイオードが最低電位に接
続されている場合、あるいはトランジスタのエミッタが
最低電位に接続されスイッチ動作をしている場合のよう
に、コレクタ領域の電位がダイオードの層方向電圧以下
になりラッチ・アップを起し易い構成では、前記低抵抗
１６が効果的なランチ・アップ防止策となる。
■ 低抵抗１６は、トランジスタのベース拡散工程と同
じ工程で作ることができるので、工程の変更が不用でそ
の製造が簡単である。
じ工程で作ることができるので、工程の変更が不用でそ
の製造が簡単である。
この発明の第２の実施例を＃Ｉ３図に示す０すなわち、
この半導体集積回路は、前記第１の実施例における低抵
抗１６の電位が常にコレクタ領域の電位よりも低くＰＮ
接合が逆バイアスとなる（したがって前記実施例のよう
に分離する必要がない）ことに着目して、この低抵抗１
６′ヲ、ダイオード１５のコレクタ領域内に形成したも
のであり、そのほかの構成は前記ａｌｌの実施例と同様
である。
この半導体集積回路は、前記第１の実施例における低抵
抗１６の電位が常にコレクタ領域の電位よりも低くＰＮ
接合が逆バイアスとなる（したがって前記実施例のよう
に分離する必要がない）ことに着目して、この低抵抗１
６′ヲ、ダイオード１５のコレクタ領域内に形成したも
のであり、そのほかの構成は前記ａｌｌの実施例と同様
である。
このように構成したため、低抵抗１６′の占める領域を
大幅に削減することができ、集積密度を大幅に向上させ
ることができる。そのほかの効果は＃紀第１の実施例と
同様である。
大幅に削減することができ、集積密度を大幅に向上させ
ることができる。そのほかの効果は＃紀第１の実施例と
同様である。
この発明の第３の実施例を第４図に示す。すなわち、こ
の半導体集積回路は、前記第１の実施例の低抵抗１６に
替えて、配線用金属電極ｌＯとダイオード１５のエミッ
タ領域との接触に際し、不純物がドープされた多結晶シ
リコン層を介在させこの多結晶シリコン層を低抵抗１６
′としたものである０そのほかの構成は前記第１の実施
例と同様である。
の半導体集積回路は、前記第１の実施例の低抵抗１６に
替えて、配線用金属電極ｌＯとダイオード１５のエミッ
タ領域との接触に際し、不純物がドープされた多結晶シ
リコン層を介在させこの多結晶シリコン層を低抵抗１６
′としたものである０そのほかの構成は前記第１の実施
例と同様である。
このように構成しｆｃｆｃめ、低抵抗１６ を付加する
のに別の面域を確保する必要がなく、前記第２の実施例
に比して一層の高密度集積化が可能となるばかりでなく
、エミッタ、ペースの浅い接合を配線用金属電極１０が
突き抜けることがなくその製造が容易になるなどの効果
を有する。そのほかの効果は前記第１の実施例と同様で
ある。
のに別の面域を確保する必要がなく、前記第２の実施例
に比して一層の高密度集積化が可能となるばかりでなく
、エミッタ、ペースの浅い接合を配線用金属電極１０が
突き抜けることがなくその製造が容易になるなどの効果
を有する。そのほかの効果は前記第１の実施例と同様で
ある。
この発明の第４の実施例を！５図に示す。すなわち、こ
の半導体集積回路は、前記第１の実施例における低抵抗
１６に替え、ダイオード１５のエミッタ拡散領域と配線
用金属電極１０との接触抵抗を低抵抗１６ として用
いたものである。
の半導体集積回路は、前記第１の実施例における低抵抗
１６に替え、ダイオード１５のエミッタ拡散領域と配線
用金属電極１０との接触抵抗を低抵抗１６ として用
いたものである。
接触抵抗（Ｃｏｎｔａｃｔ Ｒｅ５Ｎｓｔｏｒ ）は、
＃！６図に示すように理論的にも安定しており、コンタ
クト寸法（Ｃｏｎｔａｃｔ Ｌｅｎｇｔｈ ） を変え
ることによって接触抵抗の値を変更することができる。
＃！６図に示すように理論的にも安定しており、コンタ
クト寸法（Ｃｏｎｔａｃｔ Ｌｅｎｇｔｈ ） を変え
ることによって接触抵抗の値を変更することができる。
この原理を利用して、低抵抗】６を挿入すべきダイオー
ド１５のエミッタとこれに対応する配線用金属電極１０
との接触部の開孔を他のエミッタのものより小さくする
こと１７１ｍよって、等価的に低抵抗１６″を入れるこ
とができる。
ド１５のエミッタとこれに対応する配線用金属電極１０
との接触部の開孔を他のエミッタのものより小さくする
こと１７１ｍよって、等価的に低抵抗１６″を入れるこ
とができる。
前記配線用金属電極との接触部の開孔は、トランジスタ
１７のエミッタ（金属電極７が対応）の場合と比べると
ダイオード１５のエミッタの場合が小さくなっているが
、接合面積については差がないので電流密度は両方とも
同一であり、単に接触抵抗のみがダイオード１５の場合
には大きくなるという特徴を持つにすぎない。
１７のエミッタ（金属電極７が対応）の場合と比べると
ダイオード１５のエミッタの場合が小さくなっているが
、接合面積については差がないので電流密度は両方とも
同一であり、単に接触抵抗のみがダイオード１５の場合
には大きくなるという特徴を持つにすぎない。
このように構成したため、従来の半導体集積回路の製造
工程に別の工程を付加するといった変更を要さず、接触
抵抗を所定値に設定することにより簡単に低抵抗１６＃
／を付加することができ、この接触抵抗による電圧環上
によってエミッタ電位およびコレクタ電位を上昇させ、
横方向の寄生ＮＰＮトランジスタの動作を阻止しラッチ
・アップを防止できるとともに製造が容易になり、高密
度集積化も可能となるなどの効果を有する。
工程に別の工程を付加するといった変更を要さず、接触
抵抗を所定値に設定することにより簡単に低抵抗１６＃
／を付加することができ、この接触抵抗による電圧環上
によってエミッタ電位およびコレクタ電位を上昇させ、
横方向の寄生ＮＰＮトランジスタの動作を阻止しラッチ
・アップを防止できるとともに製造が容易になり、高密
度集積化も可能となるなどの効果を有する。
以上のように、この発明の半導体集積回路は、半導体基
板上に分散形成した薄層エピタキシャル層と、この薄層
エピタキシャル層をコレクタ領域として集積形成した互
に隣接し合う第１．第２のトランジスタと、前記＠１．
第２のトランジスタのうちコレクタ領域の電位が自己の
ＰＮ接合部の順方向電圧以下となる第２のトランジスタ
のエミッタ端子と前記半導体基板の最低電位部との間に
接続した低抵抗とを備えたものである友め、寄生効果に
伴うラッチ・アップの発生を回避し、２ツチ・アップに
よる回路破壊を確実に防止することができるという効果
を有する。
板上に分散形成した薄層エピタキシャル層と、この薄層
エピタキシャル層をコレクタ領域として集積形成した互
に隣接し合う第１．第２のトランジスタと、前記＠１．
第２のトランジスタのうちコレクタ領域の電位が自己の
ＰＮ接合部の順方向電圧以下となる第２のトランジスタ
のエミッタ端子と前記半導体基板の最低電位部との間に
接続した低抵抗とを備えたものである友め、寄生効果に
伴うラッチ・アップの発生を回避し、２ツチ・アップに
よる回路破壊を確実に防止することができるという効果
を有する。
ｆｇ１図（４）、＠はそれぞれ従来例の断面図およびそ
のラッチ・アップ等価回路を示す回路図、＠２図はこの
発明の第１の実施例を示す断面図、第３図はこの発明の
第２の実施例を示す断面図、第４図はこの発明の纂３の
実施例を示す断面図、第５図はこの発明のＪ１！４の実
施例を示す断面図、第６図はその開孔部寸法と接触抵抗
との関係を示す説明図である。 １・・シＩＪ：ｆｆ／ｆｉ［％２・・・エピタキシャル
層、３゜４・・・拡散層、５・・・絶縁性被膜、６〜１
０・・・配線用金属電極、１１．１２・・・分布的抵抗
、１３・・・寄生ＰＮＰ ）ランジスタ、１４・・・寄
生ＮＰ、Ｎ ）ランジスタ、１５・・・ダイオード、１
６，１６，１６，１６ ・・・低抵抗第１図
のラッチ・アップ等価回路を示す回路図、＠２図はこの
発明の第１の実施例を示す断面図、第３図はこの発明の
第２の実施例を示す断面図、第４図はこの発明の纂３の
実施例を示す断面図、第５図はこの発明のＪ１！４の実
施例を示す断面図、第６図はその開孔部寸法と接触抵抗
との関係を示す説明図である。 １・・シＩＪ：ｆｆ／ｆｉ［％２・・・エピタキシャル
層、３゜４・・・拡散層、５・・・絶縁性被膜、６〜１
０・・・配線用金属電極、１１．１２・・・分布的抵抗
、１３・・・寄生ＰＮＰ ）ランジスタ、１４・・・寄
生ＮＰ、Ｎ ）ランジスタ、１５・・・ダイオード、１
６，１６，１６，１６ ・・・低抵抗第１図
Claims (4)
- （１） 半導体基板上に分散形成した薄層エピタキシ
ャル層と、この薄層エビタキクヤル層ヲコレクタ領域と
して集積形成した互に隣接し合う第１゜第２のトランジ
スタと、前記＄１．第２のトランジスタのうちコレクタ
領域の電位が自己のＰＮ接合部の順方向電圧以下となる
ｌｉ２のトランジスタのエミッタ端子と前記半導体基板
の最低電位部との間に接続した低抵抗とを備えた半導体
集積回路。 - （２）前記第２のトランジスタは、そのベースとコレク
タを短絡してダイオードとして用いたものである特許請
求の範囲第（１）項・記載の半導体集積回路０ - （３）前記低抵抗は、前記薄層エピタキシャル層内に形
成した他のトランジスタのペース領域と等しい拡散層か
らなり、その値を数１０２としたものである特許請求の
範ｉ！！第（１３項記載の半導体集積回路。 - （４）前記低抵抗は、前記＄２のトランジスタのエミッ
タ領域とこのエミッタ領域に接続される配線用金属電極
との間に介在させた多結晶シリコン層によって付与する
ようにし念ものである特許請求の範囲ｆＨ（１）項記載
の半導体集積回路０（５）前記低抵抗は、前記第２のト
ランジスタのエミッタ領域とこのエミッタ領域に接続さ
れる配線用金属電極との間の接触抵抗によって付与する
ようにし友ものである特許請求の範囲第（１）項記載の
半導体集積回路０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12857881A JPS5830143A (ja) | 1981-08-14 | 1981-08-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12857881A JPS5830143A (ja) | 1981-08-14 | 1981-08-14 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5830143A true JPS5830143A (ja) | 1983-02-22 |
Family
ID=14988211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12857881A Pending JPS5830143A (ja) | 1981-08-14 | 1981-08-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5830143A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6825504B2 (en) * | 1999-05-03 | 2004-11-30 | Hitachi, Ltd. | Semiconductor integrated circuit device and method of manufacturing the same |
-
1981
- 1981-08-14 JP JP12857881A patent/JPS5830143A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6825504B2 (en) * | 1999-05-03 | 2004-11-30 | Hitachi, Ltd. | Semiconductor integrated circuit device and method of manufacturing the same |
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