KR20210020143A - 개선된 드레인 및/또는 게이트 상호접속부 및 핑거 구조물 - Google Patents

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KR20210020143A
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Abstract

본 발명의 일부 실시예들에 따르면, 트랜지스터 디바이스로서, 반도체 구조물; 반도체 구조물 상에 제1 방향으로 연장되는 게이트 핑거; 및 제1 방향으로 연장되고, 게이트 상호접속부의 내부 위치에서 게이트 신호에 결합되도록 구성되는 게이트 상호접속부를 포함하고, 게이트 상호접속부가 게이트 상호접속부의 내부 위치로부터 오프셋된 위치에서 게이트 핑거에 접속되는, 트랜지스터 디바이스가 제공된다.

Description

개선된 드레인 및/또는 게이트 상호접속부 및 핑거 구조물
관련 출원에 대한 상호 참조
본 출원은 2018년 7월 11일자로 출원된 미국 출원 제16/032,571호의 연속 부분 출원이고 그것의 우선권을 주장하는, 2019년 4월 4일자로 출원된 미국 출원 제16/375,398호의 우선권을 주장하며, 그것들 각각의 전체 내용은 여기에 참조로 포함된다.
기술분야
본 명세서에 설명된 본 발명의 개념들은 마이크로전자 디바이스들에 관한 것으로, 더 구체적으로는 단위 셀 기반 구조물들(unit cell-based structures)을 갖는 고전력 고주파수 트랜지스터들에 관한 것이다.
최근에는 라디오 주파수들(500MHz), S-대역(3GHz), 및 X-대역(10GHz)과 같은 고주파수들에서 동작하면서 고전력 처리 능력을 요구하는 전기 회로들이 더 우세해지고 있다. 고전력 고주파수 회로의 증가로 인해, 여전히 더 높은 전력 부하들을 처리할 수 있으면서도 라디오 및 마이크로파 주파수들에서 안정적으로 동작할 수 있는 트랜지스터들에 대한 수요가 그에 대응하여 증가했다.
증가된 출력 전력을 제공하기 위해, 더 큰 게이트 주변부들을 갖는 트랜지스터들이 개발되었다. 트랜지스터의 유효 게이트 주변부를 증가시키기 위한 한 가지 기술은 단위 셀 구성에서 병렬로 접속되는 복수의 트랜지스터 셀을 제공하는 것이다. 예를 들어, 고전력 트랜지스터는 도 1에 도시된 바와 같이, 각각의 길쭉한 소스와 드레인 콘택트들 사이에 병렬로 연장되는 복수의 게이트 핑거를 포함할 수 있다.
구체적으로, 도 1은 반도체 기판(20) 상에 게이트 패드(12) 및 드레인 패드(32)를 포함하는 종래의 반도체 트랜지스터 디바이스(10)의 금속 레이아웃을 도시한다. 도 1은 디바이스의 평면도(즉, 디바이스를 위에서 내려다본 것)이다. 도 1에 도시된 바와 같이, 종래의 반도체 트랜지스터 디바이스(10)에서, 게이트 패드(12)는 게이트 버스(14)에 의해, 제1 방향(예를 들어, 도 1에 표시된 Y 방향)을 따라 서로 이격되고 제2 방향(예를 들어, 도 1에 표시된 X 방향)으로 연장된 복수의 병렬 게이트 핑거(16)에 접속된다. 드레인 패드(32)는 드레인 버스(34)를 통해 복수의 드레인 콘택트(36)에 접속된다. 추가로, 소스 콘택트들(26)은 또한 반도체 트랜지스터 디바이스(10) 상에 위치될 수 있다. 각각의 게이트 핑거(16)는 한 쌍의 인접한 소스 및 드레인 콘택트(26, 36) 사이에서 X 방향을 따라 이어진다. 반도체 트랜지스터 디바이스(10)의 단위 셀이 박스(40)에 도시되어 있으며, 인접한 소스 및 드레인 콘택트(26, 36) 사이에서 연장되는 게이트 핑거(16)를 포함한다. "게이트 길이"는 Y 방향의 게이트 금속화의 거리인 한편, "게이트 폭"은 소스 및 드레인 콘택트(26, 36)가 X 방향에서 그에 의해 겹쳐지는 거리이다. 즉, 게이트 핑거(16)의 "폭"은 인접한 소스/드레인 콘택트(26, 36)에 평행하게 연장되는 게이트 핑거(16)의 치수(X 방향을 따른 거리)를 지칭한다. 디바이스의 게이트 주변부는 반도체 트랜지스터 디바이스(10)의 각각의 게이트 핑거(16)에 대한 게이트 폭들의 합을 지칭한다.
단위 셀들을 추가하는 것에 더하여, 게이트 핑거들을 더 넓게(즉, X 방향으로 더 길게) 함으로써, 다중 셀 트랜지스터 디바이스의 게이트 주변부가 증가될 수 있다. 그러나, 디바이스의 게이트 핑거들이 넓어짐에 따라, 디바이스의 고주파수 성능은 부정적인 영향을 받을 수 있다. 추가로, 게이트 핑거를 더 넓게 하는 것은 전형적으로 게이트 핑거들이 증가된 전류 레벨들을 처리해야 함을 의미하며, 이는 게이트 핑거 금속화의 전자이동을 유발할 수 있다.
본 발명의 일부 실시예들에 따르면, 트랜지스터 디바이스로서, 반도체 구조물, 반도체 구조물 상에 제1 방향으로 연장되는 게이트 핑거(gate finger), 및 제1 방향으로 연장되는 게이트 상호접속부(gate interconnect) - 게이트 상호접속부는 게이트 상호접속부의 내부 위치에서 게이트 신호에 결합되도록 구성됨 - 를 포함하고, 게이트 상호접속부는 게이트 상호접속부의 내부 위치로부터 오프셋된 위치에서 게이트 핑거에 접속되는, 트랜지스터 디바이스가 제공된다.
일부 실시예들에서, 게이트 핑거는 게이트 핑거의 대향 에지들에 있는 에지 부분들, 및 에지 부분들 사이의 중앙 부분을 포함하고, 게이트 상호접속부는 복수의 전도성 비아를 통해 게이트 핑거의 에지 부분들에 접속된다.
일부 실시예들에서, 게이트 핑거는 게이트 핑거의 중앙 부분에 접속되는 전도성 비아를 갖지 않는다.
일부 실시예들에서, 에지 부분들은 게이트 핑거의 각각의 대향 에지들로부터 게이트 핑거의 제1 방향의 폭의 1/3 내에 있다.
일부 실시예들에서, 게이트 상호접속부는 게이트 핑거의 제1 에지에 인접한 게이트 핑거 상의 제1 위치 및 게이트 핑거의 제2 에지에 인접한 게이트 핑거 상의 제2 위치에서 게이트 핑거에 접속된다.
일부 실시예들에서, 디바이스는 반도체 구조물 상에 제1 방향으로 연장되는 게이트 러너를 더 포함하고, 게이트 상호접속부는 제1 단부 및 제2 단부를 가지며, 게이트 상호접속부는 게이트 상호접속부의 제1 단부 및 제2 단부로부터 떨어져 있는 게이트 상호접속부의 내부 위치에서 게이트 러너에 접속된다.
일부 실시예들에서, 게이트 핑거는 반도체 구조물 위의 제1 레벨에서 반도체 구조물 상에 연장되고, 게이트 상호접속부는 반도체 구조물 위에서 제1 레벨보다 높은 제2 레벨에서 반도체 구조물 상에 연장되고, 게이트 러너는 반도체 구조물 위에서 제2 레벨과 동일하거나 그보다 높은 제3 레벨에서 반도체 구조물 상에 연장된다.
일부 실시예들에서, 게이트 핑거는 갭을 사이에 갖는 제1 세그먼트 및 제2 세그먼트를 포함한다.
일부 실시예들에서, 디바이스는 반도체 구조물 상에 제1 방향으로 연장되는 드레인 핑거, 및 제1 방향으로 연장되고 드레인 상호접속부의 내부 위치에서 드레인 신호에 결합되도록 구성되는 드레인 상호접속부를 더 포함하며, 드레인 상호접속부는 복수의 전도성 비아에 의해 드레인 핑거에 접속된다.
일부 실시예들에서, 게이트 상호접속부의 내부 위치로부터 오프셋된 위치는 게이트 상호접속부의 내부 위치로부터 제1 오프셋만큼 오프셋되고, 게이트 핑거의 에지로부터 제2 오프셋만큼 오프셋되며, 제1 오프셋은 제2 오프셋보다 크다.
본 발명의 일부 실시예들에 따르면, 트랜지스터 디바이스로서, 반도체 구조물, 반도체 구조물 상에 제1 방향으로 연장되는 드레인 핑거, 및 제1 방향으로 연장되는 드레인 상호접속부 - 드레인 상호접속부는 드레인 상호접속부의 내부 위치에서 드레인 신호에 결합되도록 구성됨 - 를 포함하고, 드레인 상호접속부는 드레인 상호접속부의 내부 위치로부터 오프셋된 위치에서 드레인 핑거에 접속되는, 트랜지스터 디바이스가 제공된다.
일부 실시예들에서, 드레인 핑거는 드레인 핑거의 대향 에지들에 있는 에지 부분들, 및 에지 부분들 사이의 중앙 부분을 포함하고, 드레인 상호접속부는 복수의 전도성 비아를 통해 드레인 핑거의 에지 부분들에 접속된다.
일부 실시예들에서, 드레인 핑거는 드레인 핑거의 중앙 부분에 접속되는 전도성 비아를 갖지 않는다.
일부 실시예들에서, 에지 부분들은 드레인 핑거의 각각의 대향 에지들로부터 드레인 핑거의 제1 방향의 폭의 1/3 내에 있다.
일부 실시예들에서, 드레인 상호접속부는 드레인 핑거의 제1 에지에 인접한 드레인 핑거 상의 제1 위치 및 드레인 핑거의 제2 에지에 인접한 드레인 핑거 상의 제2 위치에서 드레인 핑거에 접속된다.
일부 실시예들에서, 디바이스는 반도체 구조물 상에 제1 방향으로 연장되는 드레인 러너를 더 포함하고, 드레인 상호접속부는 제1 단부 및 제2 단부를 가지며, 드레인 상호접속부는 드레인 상호접속부의 제1 단부 및 제2 단부로부터 떨어져 있는 드레인 상호접속부의 내부 위치에서 드레인 러너에 접속된다.
일부 실시예들에서, 드레인 핑거는 반도체 구조물 위의 제1 레벨에서 반도체 구조물 상에 연장되고, 드레인 상호접속부는 반도체 구조물 위에서 제1 레벨보다 높은 제2 레벨에서 반도체 구조물 상에 연장되고, 드레인 러너는 반도체 구조물 위에서 제2 레벨과 동일하거나 그보다 높은 제3 레벨에서 반도체 구조물 상에 연장된다.
일부 실시예들에서, 디바이스는 반도체 구조물 상에 제1 방향으로 연장되는 게이트 핑거, 및 제1 방향으로 연장되는 게이트 상호접속부 - 게이트 상호접속부는 게이트 상호접속부의 내부 위치에서 게이트 신호에 결합되도록 구성됨 - 를 더 포함하며, 게이트 상호접속부는 복수의 전도성 비아에 의해 게이트 핑거에 접속된다.
일부 실시예들에서, 드레인 상호접속부의 내부 위치로부터 오프셋된 위치는 드레인 상호접속부의 내부 위치로부터 제1 오프셋만큼 오프셋되고, 드레인 핑거의 에지로부터 제2 오프셋만큼 오프셋되며, 제1 오프셋은 제2 오프셋보다 크다.
본 발명의 일부 실시예들에 따르면, 트랜지스터 디바이스로서, 반도체 구조물, 및 반도체 구조물 상에 교대로 배열되고 각각 제1 방향으로 연장되는 복수의 게이트 핑거 및 복수의 드레인 핑거를 포함하는 트랜지스터 디바이스가 제공된다. 복수의 게이트 핑거 중의 게이트 핑거 및 복수의 드레인 핑거 중의 드레인 핑거는 그것의 대향 에지들에 있는 각각의 에지 부분들, 및 각각의 에지 부분들 사이의 중앙 부분을 포함하고, 게이트 핑거 또는 드레인 핑거 중 하나는 그것의 각각의 에지 부분들에 접속되는 복수의 전도성 비아를 가지며, 중앙 부분에 접속되는 전도성 비아를 갖지 않고, 게이트 핑거 또는 드레인 핑거 중 다른 하나는 그것의 중앙 부분에 접속되는 적어도 하나의 전도성 비아를 갖는다.
일부 실시예들에서, 각각의 에지 부분들은 게이트 핑거 또는 드레인 핑거의 대향 에지들로부터 게이트 핑거 또는 드레인 핑거의 제1 방향의 폭의 1/3 내에 있다.
일부 실시예들에서, 디바이스는 반도체 구조물 상의 복수의 게이트 상호접속부 - 복수의 게이트 상호접속부 중 각각의 것들은 복수의 게이트 핑거 중 각각의 것들에 결합됨 -, 및 반도체 구조물 상에 연장되는 복수의 게이트 러너를 더 포함한다. 복수의 게이트 상호접속부 각각은 제1 단부 및 제2 단부를 갖고, 게이트 상호접속부들 중 적어도 하나는, 게이트 상호접속부들 중 적어도 하나의 제1 단부 및 제2 단부로부터 떨어져 있는 게이트 상호접속부들 중 적어도 하나의 내부 위치에서 게이트 러너들 중 하나에 접속된다.
일부 실시예들에서, 디바이스는 반도체 구조물 상에 교대로 배열된 복수의 소스 영역 및 복수의 드레인 영역을 더 포함하고, 복수의 게이트 핑거 중 각각의 것들은 소스 영역들 및 드레인 영역들 중 인접한 것들 사이에서 연장되고, 게이트 러너들 중 적어도 하나는 소스 영역들 중 하나 상에서 연장된다.
일부 실시예들에서, 게이트 러너들 중 적어도 하나는 제1 방향으로 연장되고, 제1 방향을 가로지르는 제2 방향에서의 게이트 러너들 중 적어도 하나의 제1 치수는 제2 방향에서의 게이트 상호접속부들 중 적어도 하나의 제2 치수를 초과한다.
본 발명의 일부 실시예들에 따르면, 트랜지스터 디바이스로서, 반도체 구조물, 반도체 구조물 위의 제1 레벨에서 연장되는 복수의 게이트 핑거, 반도체 구조물 위의 제2 레벨에서 연장되는 복수의 드레인 핑거, 반도체 구조물 위에서 제1 레벨보다 높은 제3 레벨에 있는 반도체 구조물 상의 복수의 게이트 상호접속부 - 게이트 상호접속부들 중 각각의 것들은 그것의 내부 위치에서 게이트 신호를 수신하도록 구성됨 -, 및 반도체 구조물 위에서 제1 레벨보다 높은 제4 레벨에 있는 반도체 구조물 상의 복수의 드레인 상호접속부 - 드레인 상호접속부들 중 각각의 것들은 그것의 내부 위치에서 드레인 신호를 출력하도록 구성되며, 게이트 상호접속부들 중 적어도 하나가 게이트 핑거의 대향 단부들에서 복수의 게이트 핑거 중 각각의 게이트 핑거에 접속되거나, 드레인 상호접속부들 중 적어도 하나가 드레인 핑거의 대향 단부들에서 복수의 드레인 핑거 중 각각의 드레인 핑거에 접속됨 - 를 포함하는 트랜지스터 디바이스가 제공된다.
본 발명의 일부 실시예들에 따르면, 트랜지스터 디바이스로서, 반도체 구조물, 반도체 구조물 상에 제1 방향으로 연장되는 복수의 게이트 핑거, 반도체 구조물 상에 제1 방향으로 연장되는 제1 단부 및 제2 단부를 각각 갖는 복수의 게이트 상호접속부 - 각각의 게이트 상호접속부는 복수의 제1 전도성 비아에 의해 각각의 게이트 핑거에 접속됨 -, 및 반도체 구조물 상에 제1 방향으로 연장되는 복수의 게이트 러너를 포함하는 트랜지스터 디바이스가 제공된다. 게이트 상호접속부들 중 적어도 하나는 적어도 하나의 게이트 상호접속부의 제1 단부 및 제2 단부로부터 떨어져 있는 적어도 하나의 게이트 상호접속부의 내부 위치에 위치되는 제2 전도성 비아에 의해 게이트 러너들 중 하나에 접속된다.
일부 실시예들에서, 게이트 핑거들 중 각각의 것들은 트랜지스터 디바이스를 위한 게이트 전극으로서 작용하도록 구성될 수 있다.
일부 실시예들에서, 게이트 핑거들은 반도체 구조물 위의 제1 레벨에서 반도체 구조물 상에 연장될 수 있고, 게이트 상호접속부들은 반도체 구조물 위에서 제1 레벨보다 높은 제2 레벨에서 반도체 구조물 상에 연장될 수 있고, 게이트 러너들은 반도체 구조물 위에서 제2 레벨보다 높은 제3 레벨에서 반도체 구조물 상에 연장될 수 있다.
일부 실시예들에서, 적어도 하나의 게이트 상호접속부의 내부 위치는 적어도 하나의 게이트 상호접속부의 제1 단부와 제2 단부 사이의 거리의 1/3 내지 2/3일 수 있다. 일부 실시예들에서, 적어도 하나의 게이트 상호접속부의 내부 위치는 적어도 하나의 게이트 상호접속부의 제1 단부와 제2 단부 사이의 중점에 있을 수 있다.
일부 실시예들에서, 게이트 핑거들 중 제1 게이트 핑거는 갭을 사이에 갖는 제1 세그먼트 및 제2 세그먼트를 포함할 수 있다. 그러한 실시예들에서, 게이트 상호접속부들 중 적어도 하나의 내부 위치는 갭과 수직으로 겹칠 수 있다.
일부 실시예들에서, 트랜지스터 디바이스는 게이트 러너들에 접속되는 반도체 구조물 상의 게이트 매니폴드를 더 포함할 수 있다. 게이트 매니폴드는 제1 방향을 가로지르는 제2 방향으로 반도체 구조물 상에 연장될 수 잇다.
일부 실시예들에서, 게이트 러너들은 제1 게이트 러너들일 수 있고, 각각의 제1 게이트 러너는 제3 단부 및 제4 단부를 가지며, 내부 위치는 제1 내부 위치일 수 있고, 트랜지스터 디바이스는 반도체 구조물 상에 제1 방향으로 연장되는 복수의 제2 게이트 러너를 더 포함할 수 있다. 그러한 실시예들에서, 적어도 하나의 제2 게이트 러너는 제3 전도성 비아에 의해 제1 게이트 러너에 접속될 수 있고, 제3 전도성 비아는 제1 게이트 러너의 제3 단부 및 제4 단부로부터 떨어져 있을 수 있는 제1 게이트 러너의 제2 내부 위치에서 제1 게이트 러너에 접속된다. 게이트 매니폴드는 제2 게이트 러너들 중의 각각의 것들을 통해 제1 게이트 러너들에 접속될 수 있다.
일부 실시예들에서, 내부 위치는 제1 내부 위치일 수 있고, 트랜지스터 디바이스는 반도체 구조물 상에 제1 방향으로 연장되는 복수의 드레인 핑거, 반도체 구조물 상에 제1 방향으로 연장되는 제3 단부 및 제4 단부를 각각 갖는 복수의 드레인 상호접속부 - 각각의 드레인 상호접속부는 복수의 제3 전도성 비아에 의해 각각의 드레인 핑거에 접속됨 -, 및 반도체 구조물 상에 제1 방향으로 연장되는 복수의 드레인 러너를 더 포함할 수 있다. 적어도 하나의 드레인 상호접속부의 제3 단부 및 제4 단부로부터 떨어져 있는 적어도 하나의 드레인 상호접속부의 제2 내부 위치는 제4 전도성 비아에 의해 드레인 러너에 접속될 수 있고, 드레인 매니폴드는 반도체 구조물 상에 제공될 수 있고, 복수의 드레인 러너에 접속될 수 있다.
본 발명의 추가 실시예들에 따르면, 트랜지스터 디바이스로서, 반도체 구조물, 반도체 구조물 상에 교대로 배열된 복수의 소스 영역 및 복수의 드레인 영역, 소스 영역들 및 드레인 영역들 중 인접한 것들 사이에서 반도체 구조물 위의 제1 레벨에서 각각 연장되는 복수의 게이트 핑거, 제1 레벨보다 높은 반도체 구조물 위의 제2 레벨에 있는 반도체 구조물 상의 복수의 게이트 상호접속부 - 게이트 상호접속부들 각각은 복수의 제1 전도성 비아에 의해 각각의 게이트 핑거에 접속됨 -, 및 반도체 구조물 위에서 제2 레벨보다 높은 제3 레벨에 있는 반도체 구조물 상의 복수의 게이트 러너를 포함하는 트랜지스터 디바이스가 제공된다. 게이트 러너들 중 적어도 하나는 제2 전도성 비아에 의해 게이트 상호접속부들 중 적어도 하나에 접속되고, 제2 전도성 비아는 인접한 소스 영역과 겹치는 게이트 상호접속부들 중 적어도 하나 상의 제1 내부 위치에서 게이트 상호접속부들 중 적어도 하나에 접속된다.
일부 실시예들에서, 제1 내부 위치는 게이트 상호접속부 중 적어도 하나의 제1 단부와 제2 단부 사이의 거리의 1/3 내지 2/3에 있을 수 있다.
일부 실시예들에서, 트랜지스터 디바이스는 반도체 구조물 상에 있고 게이트 러너들에 접속되는 게이트 매니폴드를 더 포함할 수 있고, 복수의 게이트 러너는 제1 게이트 러너들일 수 있고, 각각의 제1 게이트 러너는 제3 단부 및 제4 단부를 갖는다. 일부 그러한 실시예들에서, 트랜지스터 디바이스는 반도체 구조물 상에 연장되는 복수의 제2 게이트 러너를 더 포함할 수 있고, 제2 게이트 러너는 제3 전도성 비아에 의해 제1 게이트 러너들 중 적어도 하나에 접속될 수 있고, 제3 전도성 비아는 제1 게이트 러너들 중 적어도 하나의 제3 단부 및 제4 단부로부터 떨어져 있는 제1 게이트 러너들 중 적어도 하나의 제2 내부 위치에서 제1 게이트 러너들 중 적어도 하나에 접속된다. 게이트 매니폴드는 복수의 제2 게이트 러너 중의 각각의 것들을 통해 복수의 제1 게이트 러너에 접속될 수 있다.
일부 실시예들에서, 게이트 러너들 중 적어도 하나의 폭은 게이트 상호접속부들 중 적어도 하나의 폭을 초과할 수 있다.
일부 실시예들에서, 트랜지스터 디바이스는 각각 복수의 드레인 영역 상의 복수의 드레인 핑거, 반도체 구조물 상의 복수의 드레인 상호접속부 - 드레인 상호접속부들 각각은 복수의 제3 전도성 비아에 의해 각각의 드레인 핑거에 접속됨 -, 반도체 구조물 상의 복수의 드레인 러너 - 드레인 러너들 중 적어도 하나는 인접한 소스 영역과 겹치는 드레인 상호접속부들 중 적어도 하나 상의 제2 내부 위치에서 드레인 상호접속부들 중 적어도 하나에 접속되는 제4 전도성 비아에 의해 드레인 상호접속부들 중 적어도 하나에 접속됨 -, 및 드레인 러너들에 접속되는 반도체 구조물 상의 드레인 매니폴드를 더 포함할 수 있다. 일부 실시예들에서, 게이트 러너들은 반도체 구조물 위에서 상기 드레인 러너들 중 상기 적어도 하나와는 다른 레벨에 있을 수 있다.
본 발명의 또 다른 실시예들에 따르면, 트랜지스터 디바이스로서, 반도체 구조물, 반도체 구조물 상에 연장되는 복수의 게이트 핑거, 반도체 구조물 상의 복수의 게이트 상호접속부 - 게이트 상호접속부들 각각은 게이트 핑거들 중 각각의 것에 전기적으로 결합되고, 각각의 게이트 상호접속부는 제1 단부 및 제2 단부를 가짐 -, 및 반도체 구조물 상의 복수의 게이트 러너를 포함하고, 게이트 러너들 중 적어도 하나는 전도성 비아에 의해 게이트 상호접속부들 중 적어도 하나에 접속되고, 전도성 비아를 통해 게이트 상호접속부들 중 적어도 하나의 제1 단부에서 수신되는 전류는 전도성 비아를 통해 게이트 상호접속부들 중 적어도 하나의 제2 단부에서 수신되는 전류와 1도 미만의 위상차를 갖는 트랜지스터 디바이스가 제공된다.
일부 실시예들에서, 게이트 러너들 및 게이트 상호접속부들은 제1 방향으로 연장될 수 있고, 제1 방향을 가로지르는 제2 방향에서의 게이트 러너들 중 적어도 하나의 제1 치수는 제2 방향에서의 게이트 상호접속부들 중 적어도 하나의 제2 치수를 초과할 수 있다.
일부 실시예들에서, 전도성 비아는 게이트 상호접속부들 중 적어도 하나의 제1 단부와 제2 단부 사이의 거리의 1/3 내지 2/3에 있는 게이트 상호접속부들 중 적어도 하나의 내부 위치에 접속될 수 있다.
일부 실시예들에서, 게이트 핑거들 중 제1 게이트 핑거는 갭을 사이에 갖는 제1 세그먼트 및 제2 세그먼트를 포함할 수 있다.
본 발명의 추가의 이해를 제공하기 위해 포함되고 본 출원에 통합되며 그 일부를 구성하는 첨부 도면들은 본 발명의 특정 실시예(들)를 도시한다.
도 1은 종래의 다중 셀 트랜지스터의 금속 레이아웃의 평면도이다.
도 2a는 게이트 및 드레인 러너들을 사용하는 다중 셀 트랜지스터의 실시예들을 도시하는 평면도이다. 도 2b는 라인 A-A'을 따라 취해진 도 2a의 단면도이다. 도 2c는 라인 B-B'을 따라 취해진 도 2a의 단면도이다.
도 3a는 종래의 측방향 확산 금속 산화물 반도체(laterally diffused metal oxide semiconductor)(LDMOS) 트랜지스터 디바이스의 단위 셀의 단면도이다. 도 3b는 최하부 소스 단자를 사용하는 종래의 LDMOS 트랜지스터 디바이스의 단위 셀의 단면도이다. 도 3c는 종래의 고 전자 이동도 트랜지스터(high-electron-mobility transistor)(HEMT) 셀의 단면도이다.
도 4는 게이트 핑거 수가 증가된 트랜지스터 디바이스를 도시하는 평면도이다.
도 5a는 게이트 핑거들의 폭이 증가된 트랜지스터 디바이스를 도시하는 평면도이다. 도 5b는 라인 A-A'을 따라 취해진 도 5a의 단면도이다. 도 5c는 라인 B-B'을 따라 취해진 도 5a의 단면도이다.
도 6a는 본 발명의 일부 실시예들에 따라 게이트 핑거들의 폭이 증가된 트랜지스터 디바이스를 도시하는 평면도이다. 도 6b는 본 발명의 일부 실시예들에 따라 라인 A-A'을 따라 취해진 도 6a의 단면도이다. 도 6c는 본 발명의 일부 실시예들에 따라 라인 B-B'을 따라 취해진 도 6a의 단면도이다.
도 7 및 도 8은 도 6a의 라인 A-A'을 따라 취해진 본 발명의 추가 실시예들을 도시한다.
도 9 및 도 10은 종래의 게이트 핑거 구성과 본 발명의 실시예들에 따른 게이트 핑거 구성의 비교를 도시한다.
도 11은 본 발명의 일부 실시예들에 따라 다중 게이트 러너들이 사용되는 트랜지스터 디바이스를 도시하는 단면도이다.
도 12a는 개재된 상호접속부 없이 게이트 및 드레인 핑거들이 내부 위치들에서 피드되는 트랜지스터 디바이스를 도시하는 평면도이다. 도 12b는 본 발명의 일부 실시예들에 따라 라인 A-A'을 따라 취해진 도 12a의 단면도이다. 도 12c는 본 발명의 일부 실시예들에 따라 라인 B-B'을 따라 취해진 도 12a의 단면도이다.
도 13a는 게이트 러너가 소스 영역 위로 연장되는 트랜지스터 디바이스를 도시하는 평면도이다. 도 13b는 본 발명의 일부 실시예들에 따라 라인 C-C'을 따라 취해진 도 13a의 단면도이다. 도 13c는 또한 본 발명의 추가 실시예에 따라 라인 C-C'을 따라 취해진 도 13a의 단면도이다.
도 14a는 본 발명의 일부 실시예들에 따른 전도성 비아들의 추가 구성을 도시하는, 라인 A-A'을 따라 취해진 도 6a의 단면도이다. 도 14b는 본 발명의 일부 실시예들에 따라 라인 B-B'을 따라 취해진 도 6a의 단면도이다. 도 14c 및 도 14d는 도 14a의 실시예들의 추가적인 예들을 도시한다.
도 15a는 본 발명의 일부 실시예들에 따른 전도성 비아들의 추가적인 구성을 도시하는, 라인 A-A'을 따라 취해진 도 6a의 단면도이다. 도 15b는 본 발명의 일부 실시예들에 따라 라인 B-B'을 따라 취해진 도 6a의 단면도이다. 도 15c 및 도 15d는 도 15a의 실시예들의 추가적인 예들을 도시한다.
도 16a는 게이트 러너가 소스 영역에 걸쳐 연장되는 에지 피드 게이트 핑거를 포함하는 트랜지스터 디바이스를 도시하는 평면도이다. 도 16b는 본 발명의 일부 실시예들에 따라 라인 D-D'을 따라 취해진 도 16a의 단면도이다. 도 16c는 또한 본 발명의 추가적인 실시예들에 따라 라인 D-D'을 따라 취해진 도 16a의 단면도이다.
도 17a는 게이트 러너 및 게이트 상호접속부 둘 다가 게이트 핑거에 인접한 반도체 구조물의 영역에 걸쳐 연장되는 실시예를 도시한다. 도 17b는 본 발명의 실시예들에 따라 라인 D-D'을 따라 취해진 도 17a의 단면도를 도시한다.
이하, 본 발명의 개념들의 실시예들은 본 발명의 실시예들이 보여진 첨부 도면들을 참조하여 더 상세하게 설명된다. 그러나, 본 발명의 개념들은 다수의 상이한 형태로 구현될 수 있으며 여기에 제시된 실시예들에 한정되는 것으로 해석되어서는 안 된다. 오히려, 이러한 실시예들은 본 개시내용이 철저하고 완전하며 본 발명의 개념들의 범위를 본 기술분야의 통상의 기술자에게 완전히 전달할 수 있도록 제공된다. 유사한 번호들은 전체적으로 유사한 요소들을 지칭한다.
본 발명의 개념들의 실시예들은 큰 유효 게이트 폭을 갖는 다중 셀 트랜지스터 디바이스들을 제공한다. 게이트 상호접속부의 중점과 같은 게이트 상호접속부의 내부 위치에서 게이트 신호를 게이트 핑거들에 피드함으로써, 게이트 신호가 긴 게이트 핑거의 전체 길이에 걸쳐 전파되는 것으로 인해 발생할 수 있는 큰 위상차가 감소 및/또는 회피될 수 있다. 일부 실시예들에 따르면, 게이트 상호접속부 상의 내부 위치에 게이트 러너를 결합하는 전도성 비아와 함께, 게이트 상호접속부 위에 게이트 러너를 추가함으로써, 다중 셀 트랜지스터 디바이스의 더 큰 게이트 폭이 수용될 수 있다. 게이트 러너를 게이트 상호접속부의 내부 위치에 접속하는 것은, 게이트 핑거를 복수의 세그먼트로 분할하는 역할을 할 수 있다. 따라서, 게이트 신호는 게이트 상호접속부의 내부 위치로부터 게이트 상호접속부의 단부들로 이동할 수 있고, 결과적으로 전파된 게이트 신호에서 위상차를 거의 또는 전혀 갖지 않고서 게이트 핑거에 제공될 수 있다.
게이트 핑거를 세그먼트들로 효과적으로 분할하고 게이트 러너를 이용하여 게이트 핑거 세그먼트들 각각에 게이트 신호를 분배함으로써, 트랜지스터의 이득 성능은 종래 디바이스들에 비해 증가될 수 있다.
본 발명의 양태에 따르면, 게이트 신호가 게이트 상호접속부의 내부 부분에 피드되고, 게이트 상호접속부는 게이트 신호가 게이트 상호접속부에 피드되는 곳으로부터 오프셋된 게이트 핑거 세그먼트들 중 각각의 것들에 결합될 때, 추가적인 이점이 달성될 수 있다. 일부 실시예들에서, 게이트 신호는 게이트 핑거 세그먼트들의 에지에 인접하거나 에지로부터 소량만큼 오프셋된 위치에서 게이트 핑거 세그먼트들 중 각각의 것들에 피드된다. 게이트 핑거 세그먼트들의 에지들에서 또는 그 근처에서 게이트 핑거 세그먼트들에 게이트 신호를 피드하는 것은, 개별 세그먼트들이 마치 전기적으로 병렬로 배선된 것처럼 수행하는 것을 허용할 수 있다.
실시예에 의존하여, 드레인 핑거에 제공되는 신호는 내부 위치들에서 계속 제공될 수 있다. 본 명세서에서 논의되는 바와 같이, 게이트 신호를 게이트 핑거 세그먼트들의 에지들에 제공하는 것은, 게이트 신호와 드레인 신호 사이의 위상 관계를 향상시킴으로써 트랜지스터 디바이스로부터의 결과적인 출력 신호를 향상시킬 수 있다.
예를 들어, 직렬로 늘어선 게이트 핑거의 2개의 부분은 병렬로 늘어선 것처럼 거동하도록 2개의 대향 에지에서 피드될 수 있다. 동시에, 드레인은 내부 위치에서 피드될 수 있다. 이 구성은 트랜지스터의 각각의 긴 핑거가 한 쌍의 짧은 핑거로서 병렬로 동작하는 것을 허용하지만 핑거의 수를 2배로 늘리지 않는다는 점에서 이점을 제공할 수 있다. 이는 더 낮은 게이트 저항의 이점을 유지하여, 동일한 높은 전력을 생성하면서 더 높은 이득을 생성한다. 추가로, 에지 피드 게이트 핑거들과 중앙 피드 드레인 핑거들을 결합하는 구성은 에너지 전파 방향을 따르고, 전류 합산이 동 위상으로 행해질 것을 보장한다. 이는 출력 전력 밀도 및 효율성 측면에서 더 짧은 핑거들의 RF 성능을 보존하는 데 기여할 것이다.
본 발명의 양태에 따르면, 드레인 신호는 드레인 상호접속부의 내부 부분에 피드되고, 드레인 상호접속부는 드레인 신호가 드레인 상호접속부에 피드되는 곳으로부터 오프셋된 드레인 핑거 세그먼트들 중 각각의 것들에 결합된다. 일부 실시예들에서, 드레인 신호는 드레인 핑거 세그먼트들의 에지에 인접하거나 에지로부터 소량만큼 오프셋된 위치에서 드레인 핑거 세그먼트들 중 각각의 것들에 피드된다. 드레인 신호를 드레인 핑거 세그먼트들의 에지에서 또는 그 근처에서 드레인 핑거 세그먼트들에 피드하는 것은 개별 세그먼트들이 마치 전기적으로 병렬로 배선된 것처럼 수행하는 것을 허용할 수 있다. 일부 실시예들에서, 게이트 및 드레인 세그먼트들은 드레인 및 게이트 상호접속부들에 각각 드레인 및 게이트 신호들이 피드되는 내부 위치로부터 오프셋된 위치들로부터 각각 피드된다.
따라서, 일부 실시예들에서, 반도체 구조물, 반도체 구조물 상에 제1 방향으로 연장되는 복수의 게이트 핑거 - 각각의 게이트 핑거는 제1 에지, 및 제1 방향에서 제1 에지로부터 게이트 핑거의 대향 측 상의 제2 에지를 가짐 -, 및 복수의 게이트 상호접속부를 포함하는 트랜지스터들이 제공되고, 여기서 각각의 게이트 상호접속부는 각각의 게이트 핑거의 제1 에지에 인접한 제1 위치 및 제2 에지에 인접한 제2 위치에서 각각의 게이트 핑거에 접속되고, 각각의 게이트 상호접속부는 게이트 상호접속부의 중앙 부분의 내부 위치에서 게이트 신호를 수신하도록 구성된다.
일부 실시예들에서, 반도체 구조물, 반도체 구조물 위의 제1 레벨에서 연장되는 복수의 게이트 핑거, 반도체 구조물 위의 제2 레벨에서 연장되는 복수의 드레인 핑거, 반도체 구조물 위에서 제1 레벨보다 높은 제3 레벨에 있는 반도체 구조물 상의 복수의 게이트 상호접속부 - 게이트 상호접속부들 중 각각의 것들은 그것의 내부 위치에서 게이트 신호를 수신하도록 구성됨 -, 및 반도체 구조물 위에서 제1 레벨보다 높은 제4 레벨에 있는 반도체 구조물 상의 복수의 드레인 상호접속부 - 드레인 상호접속부들 중 각각의 것들은 그것의 내부 위치에서 드레인 신호를 출력하도록 구성됨 - 를 포함하고, 게이트 상호접속부들 중 적어도 하나가 게이트 핑거의 대향 단부들에서 복수의 게이트 핑거 중 각각의 게이트 핑거에 접속되거나, 드레인 상호접속부들 중 적어도 하나가 드레인 핑거의 대향 단부들에서 복수의 드레인 핑거 중 각각의 드레인 핑거에 접속되는 트랜지스터들이 제공된다.
일부 실시예들에서, 반도체 구조물, 및 반도체 구조물 상에 교대로 배열되고 각각 제1 방향으로 연장되는 복수의 게이트 핑거 및 복수의 드레인 핑거를 포함하는 트랜지스터들이 제공된다. 복수의 게이트 핑거 중의 게이트 핑거 및 복수의 드레인 핑거 중의 드레인 핑거는 그것의 대향 에지들에 있는 각각의 에지 부분들, 및 에지 부분들 사이의 중앙 부분을 포함하며, 게이트 핑거 또는 드레인 핑거 중 하나는 그것의 에지 부분들에 접속되는 복수의 전도성 비아를 갖고 중앙 부분에 접속되는 전도성 비아는 갖지 않으며, 게이트 핑거 또는 드레인 핑거 중 다른 하나는 중앙 부분에 접속된 적어도 하나의 전도성 비아를 갖는다.
일부 실시예들에서, 반도체 구조물, 반도체 구조물 상에 제1 방향으로 연장되는 게이트 핑거, 및 제1 방향으로 연장되고 게이트 상호접속부의 내부 위치에서 게이트 신호를 수신하도록 구성되는 게이트 상호접속부를 포함하고, 게이트 상호접속부는 내부 위치로부터 떨어져 있는 게이트 상호접속부의 원격 위치에서 게이트 핑거에 접속되는 트랜지스터들이 제공된다.
이하에서, 본 발명의 실시예들은 도 2a 내지 도 11을 참조하여 더 상세히 설명될 것이다.
배경기술 부분에서 논의된 바와 같이, 트랜지스터의 유효 게이트 주변부를 증가시키기 위한 한 가지 기술은 병렬로 접속된 복수의 단위 셀 트랜지스터를 제공하는 것이다. 이러한 복수의 단위 셀 트랜지스터는 고주파수 및/또는 고전력을 수반하는 응용들에서 사용될 수 있다. 예를 들어, 기지국들은 신호 증폭의 최종 스테이지에서 RF 전력 증폭기들을 사용하여 셀의 커버리지에 요구되는 높은 출력 전력을 생성할 수 있다. 이러한 RF 전력 증폭기들 및 유사한 응용들에서 중요한 요소는 증폭 메커니즘을 생성하는 단위 셀 트랜지스터들이다.
도 2a는 게이트 및 드레인 러너들을 사용하는 다중 셀 트랜지스터의 실시예들을 도시하는 평면도이다. 도 2b는 라인 A-A'을 따라 취해진 도 2a의 단면도이다. 도 2c는 라인 B-B'을 따라 취해진 도 2a의 단면도이다.
먼저 도 2a를 참조하면, 복수의 트랜지스터 셀(200)을 포함하는 트랜지스터 디바이스(100)가 도시되어 있다. 트랜지스터 셀(200)의 활성 영역은 게이트 핑거(210), 드레인 핑거(215), 및 소스 콘택트(205)를 포함할 수 있다. 증폭 동안, 전류는 드레인 핑거(215)와 소스 콘택트(205) 사이에서 흐르고, 전류의 양은 게이트 핑거(210)에 인가되는 전압 신호에 의해 변조될 수 있다.
도 2b에 도시된 바와 같이, 게이트 신호는 게이트 핑거(210)를 통해 트랜지스터 셀(200)에 제공될 수 있다. 게이트 핑거(210)는 트랜지스터 셀(200)의 게이트 영역들에 전기적으로 결합될 수 있다. 마찬가지로, 도 2c에 도시된 바와 같이, 드레인 신호는 드레인 핑거(215)를 통해 트랜지스터 셀(200)에 제공될 수 있다.
게이트 핑거(210), 드레인 핑거(215), 및 소스(205)는 트랜지스터의 실시예를 포함하는 반도체 구조물(190) 상에 형성될 수 있다. 보다 구체적으로, 드레인 핑거(215), 소스 콘택트(205), 및 게이트 핑거(210)는 트랜지스터 셀(200)의 반도체 구현의 드레인 영역, 소스 영역, 및 게이트 영역(예를 들어, 채널)에 각각 결합될 수 있다. 도 2a의 드레인 핑거(215), 소스 콘택트(205), 및 게이트 핑거(210)에 접속될 수 있는 반도체 기반 트랜지스터 셀(200)의 복수의 실시예가 가능함이 이해될 것이다. 예를 들어, 드레인 핑거(215), 소스 콘택트(205), 및 게이트 핑거(210)는 LDMOS 및/또는 HEMT 트랜지스터 실시예들에 결합될 수 있지만, 본 발명은 이에 제한되지 않는다.
예를 들어, 라인 C-C'을 따라 취해진 도 2a의 단면도인 도 3a는, 트랜지스터 셀이 LDMOS 트랜지스터 셀인 도 2a의 트랜지스터 셀(200)의 구현을 도시한다. LDMOS 전계 효과 트랜지스터(FET)는 반도체 구조물(190) 내에 형성된 소스 영역(105) 및 드레인 영역(115)을 갖는 3-단자 트랜지스터 디바이스이다. 반도체 구조물(190)은 반도체 기판(121)(예를 들어, p형 전도성), 및 반도체 기판(121) 상의 드리프트 층(123)(예를 들어, n형 전도성)을 포함한다. 반도체 기판은 예를 들어, 사파이어, 다이아몬드, 알루미늄 질화물, 알루미늄 갈륨 질화물, 갈륨 질화물, 실리콘, 실리콘 카바이드, GaAs, LGO, ZnO, LAO, InP 등을 포함하는 반도체 및 비-반도체 기판을 포함할 수 있다. LDMOS 트랜지스터 셀(200)은 소스 영역(105) 및 드레인 영역(115)을 제공하는 도핑된 웰 영역들을 포함할 수 있다. LDMOS 트랜지스터 셀(200)의 소스 영역(105), 드레인 영역(115) 및 게이트 영역(110)은 LDMOS 트랜지스터 셀(200)의 동작을 위해 콘택트들에 결합될 수 있다. 예를 들어, 게이트 영역(110)은 도 2a에 도시된 게이트 핑거들(210)에 전기적으로 결합될 수 있다. 마찬가지로, 드레인 영역(115)은 도 2a에 도시된 드레인 핑거들(215)에 전기적으로 결합될 수 있다.
게이트 영역(110)은 절연체 층(129)(예를 들어, SiO2)에 의해 전도 채널로부터 격리된다. 소스 영역(105)에 대해 게이트 영역(110)에 양의 전압을 인가하는 것은 소스 영역(105)과 드레인 영역(115) 사이에 반전 층(예를 들어, 채널)을 형성함으로써 드레인 영역(115)과 소스 영역(105) 사이에서 전류가 흐르는 것을 가능하게 할 수 있다. LDMOS FET들은 "증강 모드"에서 동작할 수 있는데, 이는 인가된 양(positive)의 게이트 전압이 p 웰을 가로질러 채널을 증강시킬 때까지 드레인-소스 전류가 흐르지 않을 수 있음을 의미한다.
도 3a는 LDMOS 트랜지스터 셀(200)의 소스 영역(105)의 상부 표면에 접속된 콘택트를 갖는 LDMOS를 도시하지만, 다른 실시예들이 가능하다는 것이 이해될 것이다. 예를 들어, 일부 실시예들에서, 소스 영역(105)을 LDMOS 디바이스의 최하부 표면 상의 콘택트에 접속하기 위해 비아들 또는 다른 접속 영역들이 제공될 수 있다. 예를 들어, 도 3b는 최하부 소스 콘택트(205)를 이용하는 종래의 LDMOS 트랜지스터 셀(200)의 단면도이다. 도 3b에 도시된 바와 같이, 측방향으로 확산된 저 저항 p+ "싱커"(127)는 소스 영역(105)을 기판(121) 및 소스 콘택트(205)에 접속할 수 있다. 도 3b의 LDMOS 디바이스가 도 2a에 도시된 것과 같은 병렬 트랜지스터 구성과 함께 사용될 때, 디바이스의 최상부 표면에서 소스 핑거들 및/또는 다른 소스 콘택트들은 필요하지 않을 수 있다. 일부 실시예들에서, 게이트 핑거들(210) 및/또는 드레인 핑거들(215)과 유사한 소스 핑거들이 제공될 수 있다.
라인 C-C'을 따라 취해진 도 2a의 단면도인 도 3c는 트랜지스터 셀(200)이 HEMT 트랜지스터 셀인 도 2a의 트랜지스터 셀(200)의 구현을 도시한다. 도 3c에 도시된 바와 같이, HEMT 트랜지스터 셀(200)은 예를 들어 4H-SiC 또는 6H-SiC를 포함할 수 있는 기판(122)을 포함하는 반도체 구조물(190)을 포함할 수 있다. 실리콘 카바이드가 기판 재료로서 사용될 수 있지만, 본 발명의 실시예들은 사파이어, 다이아몬드, 알루미늄 질화물, 알루미늄 갈륨 질화물, 갈륨 질화물, 실리콘, GaAs, LGO, ZnO, LAO, InP 등과 같은 임의의 적절한 기판을 이용할 수 있다. 기판(122) 상에 에피택셜 구조물이 형성된다. 에피택셜 구조물은 기판(122) 상에 형성된 채널 층(124), 및 채널 층(124) 상에 형성된 장벽 층(126)을 포함할 수 있다. 채널 층(124) 및 장벽 층(126)은 Ⅲ족 질화물 기반 재료들을 포함할 수 있고, 장벽 층(126)의 재료는 채널 층(124)의 재료보다 더 높은 밴드갭을 갖는다. 예를 들어, 채널 층(124)은 GaN을 포함할 수 있는 한편, 장벽 층(126)은 AlGaN을 포함할 수 있다. 채널 층(124) 및 장벽 층(126)이 단일 층 구조물들로서 도시되어 있지만, 채널 층(124) 및/또는 장벽 층(126) 중 하나 또는 둘 다가 다층 구조물들로서 구현될 수 있음을 이해할 것이다. 또한, 예를 들어 버퍼 층들, 스트레인-밸런싱 층들, 전이 층들 등과 같은 추가적인 층들이 기판(122) 상에 제공되는 에피택셜 구조물의 일부로서 또한 포함될 수 있다는 것이 인식될 것이다.
장벽 층(126)과 채널 층(124) 사이의 밴드갭 차이, 및 장벽 층(126)과 채널 층(124) 사이의 계면에서의 압전 효과들로 인해, 채널 층(124)과 장벽 층(126) 사이의 접합부에서 2차원 전자 가스(two dimensional electron gas)(2DEG)가 채널 층(124)에 유도된다. 2DEG는 각각 소스 콘택트 세그먼트(205) 및 드레인 핑거(215) 아래에 있는 디바이스의 소스 및 드레인 영역 사이의 전도를 허용하는 고도로 전도성인 층으로서 작용한다. 소스 콘택트 세그먼트(205) 및 드레인 핑거(215)는 장벽 층(126) 상에 형성된다. 게이트 핑거(210)는 드레인 핑거(215)와 소스 콘택트 세그먼트(205) 사이의 장벽 층(126) 상에 형성된다.
도 3a, 도 3b, 및 도 3c의 LDMOS 및 HEMT 디바이스들은 트랜지스터 셀(200)의 가능한 구성들에 대한 예로서 포함된다. 그러나, 본 명세서에 설명된 실시예들의 범위를 벗어나지 않고서 다른 트랜지스터 셀 구성들이 본 발명과 함께 이용될 수 있다는 것을 이해할 것이다. 예를 들어, 게이트 핑거 및/또는 드레인 핑거를 사용하여 다른 트랜지스터 셀들과 결합될 수 있는 트랜지스터 셀(200)의 임의의 구성은 본 명세서에 설명된 실시예들로부터 이익을 얻을 수 있다. 그러한 것으로서, 본 발명은 HEMT 및 LDMOS 트랜지스터 셀에 제한되지 않는다. 본 명세서에서 사용될 때, 용어 "반도체 구조물"은 도 2a의 게이트 핑거들(210) 및 드레인 핑거들(215)이 접속될 수 있는 트랜지스터 셀 구성들(예를 들어, 도 3a, 도 3b, 및 도 3c에 도시된 LDMOS 및 HEMT 예들)과 같은 것을 지칭하기 위해 사용될 것이다.
도 2a, 도 2b, 및 도 2c를 다시 참조하면, 게이트 핑거(210)는 복수의 제1 전도성 게이트 비아(228)에 의해 게이트 러너(225)에 결합될 수 있다. 일부 실시예들에서, 게이트 러너(225)는 반도체 기판 위에서 게이트 핑거(210)보다 높은 레벨에 있을 수 있다. 게이트 러너(225)는 제2 전도성 게이트 비아(227)에 의해 게이트 패드(221)에 더 접속될 수 있다. 게이트 패드(221)는 게이트 매니폴드(220)에 더 접속될 수 있다. 게이트 매니폴드(220)는 게이트 신호를 복수의 트랜지스터 셀(200)에 제공할 수 있다.
드레인 핑거(215)는 복수의 제1 전도성 드레인 비아(238)에 의해 드레인 러너(235)에 결합될 수 있다. 일부 실시예들에서, 드레인 러너(235)는 반도체 구조물(190) 위에서 드레인 핑거(215)보다 높은 레벨에 있을 수 있다. 드레인 러너(235)는 제2 전도성 드레인 비아(237)에 의해 드레인 패드(231)에 더 접속될 수 있다. 드레인 패드(231)는 드레인 매니폴드(240)에 더 접속될 수 있다. 드레인 매니폴드(240)는 복수의 트랜지스터 셀(200)에 드레인 신호를 제공할 수 있다.
트랜지스터 디바이스(100)에 제공되는 주어진 고정 드레인 바이어스 전압에 대해, 출력 전류의 양은 트랜지스터 디바이스(100)의 출력 전력에 영향을 미친다. 출력 전류는 전체 게이트 주변부에 부분적으로 기초하며, 이는 도 2a 내지 도 2b에 보여진 게이트 핑거 폭(W)에 게이트 핑거들(210)의 수를 곱한 것이다.
트랜지스터 디바이스(100)에서 더 높은 전력을 생성하기 위해 더 큰 게이트 주변부(periphery)가 사용될 수 있다. 이러한 더 높은 전력 출력은 게이트 핑거들(210)의 수를 증가시키거나 및/또는 게이트 핑거들(210)의 폭을 증가시킴으로써(예를 들어, 게이트 핑거들(210)을 X 방향으로 연장함으로써) 달성될 수 있다. 그러나, 각각의 해법에는 한계가 있다.
예를 들어, 게이트 핑거들(210)의 수를 증가시키는 것은 최종 트랜지스터 다이의 물리적 폭을 (예를 들어, 도 2a의 Y 방향으로) 증가시킬 수 있다. 따라서, 물리적 트랜지스터 패키지 및/또는 반도체 처리 장비는 디바이스에 포함될 수 있는 게이트 핑거들(210)의 최대 수(또는 디바이스가 Y 방향으로 확장될 수 있는 최대 범위)에 제약을 둘 수 있다. 이것은 많은 수의 게이트 핑거(210)를 갖는 트랜지스터 디바이스(100)의 평면도인 도 4를 참조하면 알 수 있다. 도 4에서 볼 수 있는 바와 같이, 물리적 트랜지스터 패키지(405)의 크기는 트랜지스터 디바이스(100)가 배치되는 베이스(410)의 크기에 의해 제한될 수 있다. 물리적 트랜지스터 패키지(405)는 또한 게이트 리드(415) 및/또는 드레인 리드(420)와 같은 패키지 리드들의 크기에 의해 영향을 받을 수 있다.
또한, 도 4에 도시된 바와 같이, 트랜지스터 디바이스(100)에서 증가된 수의 게이트 핑거(210)를 사용하는 것의 또 다른 잠재적인 단점은 게이트 매니폴드(220)의 길이를 따라 발생할 수 있는 불균일한 신호 위상 분포이다. 게이트 핑거들의 수를 증가시키는 것이 신호 위상 분포 및 디바이스 성능에 미칠 수 있는 영향의 크기는 트랜지스터 디바이스의 설계에 의존할 수 있다. 주어진 트랜지스터 디바이스(100)는 중앙 부분(450) 및 단부 부분들(455)을 가질 수 있다. 게이트 매니폴드(220)의 길이가 길어짐에 따라, 예를 들어 게이트 핑거들(210)에 전송되는 게이트 신호와 같이, 게이트 매니폴드(220)의 길이를 따라 (예를 들어, Y 방향으로) 전송되는 신호들에서 위상차가 발생할 수 있다. 일부 실시예들에서, 게이트 신호는 주로 게이트 매니폴드(220)의 중앙 부분(450)에서 게이트 리드(415)로부터 수신되어 게이트 매니폴드(220)의 단부 부분들(455)에 분배될 수 있다. 전송 길이들의 차이들로 인해, 단부 부분(455)에서의 게이트 신호의 위상은 중앙 부분(450)에서의 위상과 다를 수 있다. 그러므로, 이러한 상이한 영역들에서 생성된 드레인 전류는 또한 출력에서(예를 들어, 드레인 리드(420)에서) 위상이 합산되지 않을 수 있으며, 이는 총 출력 전류 크기의 저하, 및 결과적으로 트랜지스터 디바이스(100)의 출력 전력의 저하를 야기한다.
트랜지스터 디바이스(100) 내의 게이트 핑거들의 수를 증가시키는 것에 더하여, 트랜지스터 출력 전력을 증가시키는 또 다른 기술은 소스 콘택트들 및 드레인 핑거들의 폭의 대응하는 증가와 함께 게이트 핑거 폭(W)을 증가시키는 것을 포함할 수 있다. 도 5a는 게이트 핑거들(510), 소스 콘택트들(505), 및 드레인 핑거들(515)의 폭들이 증가된 트랜지스터 디바이스(500)의 실시예를 도시하는 평면도이다. 도 5b는 라인 A-A'을 따라 취해진 도 5a의 단면도이다. 도 5c는 라인 B-B'을 따라 취해진 도 5a의 단면도이다.
도 5a 내지 도 5c의 트랜지스터 디바이스(500)는 도 2a 내지 도 2c의 트랜지스터 디바이스와 매우 유사할 수 있다. 그러나, 트랜지스터 디바이스(500)에 포함된 게이트 핑거들(510), 소스 콘택트들(505), 및 드레인 핑거들(515)의 폭은 트랜지스터 디바이스(100)의 대응하는 게이트 핑거들(210), 소스 콘택트들(205), 및 드레인 핑거들(215)의 폭에 비해 증가된다. 예를 들어, 트랜지스터 디바이스(500)의 게이트 핑거들(510)의 폭은 2W일 수 있다(예를 들어, 트랜지스터 디바이스(100)의 게이트 핑거들(210)의 게이트 폭의 2배만큼 넓음). 증가된 폭을 갖는 게이트 핑거들(510), 소스 콘택트들, 및 드레인 핑거들(515)은 트랜지스터 셀(590)을 형성하도록 반도체 구조물(190)에 접속될 수 있다. 넓어진 게이트 핑거들(510)은 도 2b의 게이트 패드들(221) 및 게이트 러너들(225)과 관련하여 본 명세서에서 논의된 것과 유사한 구조를 갖는 게이트 패드들(221) 및 게이트 러너들(525)을 포함할 수 있다. 넓어진 드레인 핑거들(515)은 도 2c의 드레인 패드들(231) 및 드레인 러너들(235)에 대해 본 명세서에서 논의된 것과 유사한 구조를 갖는 드레인 패드들(231) 및 드레인 러너들(535)을 포함할 수 있다. 트랜지스터 디바이스(500)의 다른 양태들은 도 2a 내지 도 2c와 관련하여 위에서 논의된 트랜지스터 디바이스(100)와 유사할 수 있다. 추가로, 트랜지스터 디바이스(500)는 예를 들어 HEMT로서, 또는 도 3a 내지 도 3c와 관련하여 위에서 논의된 바와 같은 트랜지스터 디바이스(100)와 동일한 방식으로, 예를 들어 LDMOS 트랜지스터와 같은 다른 유형의 트랜지스터들로서 구성될 수 있는 반도체 구조물(190)을 포함할 수 있음을 이해할 것이다.
불행하게도, 게이트 핑거들(510)의 폭을 증가시키는 것은 성능 문제들을 도입할 수 있다. 첫 번째 문제는 게이트 저항의 증가이다. (예를 들어, P.H.Aaen, J.A.Pla, J. Wood, "RF 및 마이크로파 전력 FET의 모델링 및 특성화(Modeling and Characterization of RF and Microwave Power FETs)", Cambridge University Press, 2007을 참조). 게이트 핑거들(510)의 수가 일정하게 유지되고 게이트 핑거들(510)의 길이가 변경되면, 새로운 구성의 게이트 핑거들(510)에 대한 게이트 저항 Rnew은 다음에 의해 주어진다:
Figure pct00001
여기서, Rorig 및 Worig는 각각 원래의 게이트 핑거 구성(예를 들어, 도 2a의 게이트 핑거(210))에 대한 게이트 저항 및 게이트 핑거 폭이고, Wnew는 새로운 구성에서의 게이트 핑거(예를 들어, 도 5a의 게이트 핑거(510))의 폭이다. 수학식 1에서 알 수 있듯이, 게이트 핑거 폭을 W로부터 2W로 증가시키면 게이트 저항이 2배가 된다. 게이트 저항을 증가시키는 것은 증폭기의 중요한 사양인 더 낮은 트랜지스터 이득을 야기할 수 있다. 예를 들어, 게이트 핑거 길이가 W인 트랜지스터가 P의 출력 전력을 생성하는 경우, 게이트 핑거(510)의 폭을 2W로 2배로 증가시키는 것은 2P보다 낮은 출력 전력을 생성한다. 이러한 비선형 스케일링은 또한 주어진 출력 전력 요건에 대한 올바른 트랜지스터 다이 크기를 선택하는 데에 있어서 전력 증폭기 설계자들에게 난제를 제기한다. 증가된 저항은 또한 증폭기의 효율을 감소시킨다.
큰 폭을 갖는 게이트 핑거들(510) 및/또는 드레인 핑거들(515)에 연관된 또 다른 단점은 핑거의 길이를 따라(예를 들어, 게이트 핑거(510)의 영역(550)으로부터 영역(560)까지, 및/또는 드레인 핑거(515)의 영역(555)으로부터 영역(565)까지) 신호에서 발생하는 위상차의 증가이다. 이러한 위상차는 게이트 핑거(510) 및/또는 드레인 핑거(515)를 따른 전송 거리에 관련된 다양한 분산 효과들에 의해 야기될 수 있다. 이러한 위상차들은 드레인 매니폴드(240)에서 합산(결합)된 후 총 출력 전류 크기를 저하시킬 수 있다. 최종 결과는 증가된 치수들로부터 예상되는 것보다 더 낮은, 트랜지스터 디바이스(500)에 대한 출력 전력일 수 있다. 입력 전력이 동일하기 때문에 이는 이득 저하 현상에도 기여할 수 있다.
추가적으로, 이상 전류 결합(out-of-phase current combining)은 시간 영역 출력 전류 파형 형상에 영향을 미칠 수 있으며, 전력 증폭기의 또 다른 핵심 사양인 트랜지스터 효율에 영향을 미칠 수 있다. (예를 들어, S.C.Cripps, "무선 통신을 위한 RF 전력 증폭기(RF Power Amplifiers for Wireless Communications)", Artech House, 2006을 참조). 비-균일 위상 현상은 또한 도 2a 내지 도 2c의 원래의 더 짧은 게이트 핑거들(210)에도 존재할 수 있지만, 그 정도는 더 적을 수 있다.
더 높은 출력 전력이 요구될 때 이러한 문제들을 완화하기 위해, 도 6a, 도 6b, 및 도 6c에 보여진 바와 같은 해법이 제안된다. 도 6a는 본 발명의 일부 실시예들에 따라 게이트 핑거들(610)의 폭이 증가된 트랜지스터 디바이스(600)를 도시하는 평면도이다. 도 6b는 본 발명의 일부 실시예들에 따라 라인 A-A'을 따라 취해진 도 6a의 단면도이다. 도 6c는 본 발명의 일부 실시예들에 따라 라인 B-B'을 따라 취해진 도 6a의 단면도이다.
도 6a, 도 6b, 및 도 6c에 도시된 바와 같이, 본 발명의 일부 실시예들은 반도체 구조물(690) 상에 반복적으로 배열된 복수의 트랜지스터 셀(700)을 제공할 수 있다. 트랜지스터 셀들(700)은 도 3a 내지 도 3c에 도시된 것과 같은 반도체 구조물들(690)(예를 들어, LDMOS 또는 HEMT 트랜지스터 셀들)로 형성될 수 있음을 이해할 것이다. 트랜지스터 셀들(700)은 결합된 출력 신호를 제공하기 위해 트랜지스터 디바이스(600)의 일부로서 배열될 수 있다. 예를 들어, 복수의 트랜지스터 셀(700)의 각각의 게이트 영역들, 드레인 영역들, 및 소스 영역들은 공통으로 접속되어, 병렬로 결합된 복수의 트랜지스터를 제공할 수 있다.
트랜지스터 셀들(700)은 제1 방향(예를 들어, Y 방향)으로 반복적으로 배열될 수 있다. 각각의 트랜지스터 셀(700)의 게이트 영역, 드레인 영역 및 소스 영역은 제1 방향과 교차하는 제2 방향(예를 들어, X 방향)으로 연장될 수 있다. 트랜지스터 셀들(700) 각각에 대한 활성 영역은 각각의 게이트 영역, 드레인 영역 및 소스 영역이 제1 방향(예를 들어, X 방향)으로 겹치는 반도체 구조물(690)의 영역을 포함할 수 있다. 일부 실시예들에서, 인접한 트랜지스터 셀들(700)의 소스 영역은 2개의 상이한 게이트 영역에 대한 소스 영역으로서 작용하는 공유 소스 영역일 수 있다. 마찬가지로, 일부 실시예들에서, 인접한 트랜지스터 셀들(700)의 드레인 영역은 2개의 상이한 게이트 영역에 대한 드레인 영역으로서 작용하는 공유 드레인 영역일 수 있다.
트랜지스터 디바이스(600)는 또한 제1 방향(예를 들어, Y 방향)으로 반도체 구조물(690)을 따라 서로 이격된 복수의 게이트 핑거(610)를 포함할 수 있다. 게이트 핑거들(610) 각각은 제2 방향(예를 들어, X 방향)으로 폭 2W, 또는 종래의 트랜지스터 디바이스의 폭을 초과하는 소정의 다른 폭을 가질 수 있다. 일부 실시예들에서, 폭 2W는 800 미크론일 수 있다.
게이트 핑거들(610)은 복수의 트랜지스터 셀(700)의 게이트 영역들(예를 들어, 채널)과 각각 전기적으로 접촉하도록 반도체 구조물(690) 상에 배치될 수 있다. 복수의 게이트 핑거(610)는 트랜지스터 셀들(700) 중 각각의 것들에 게이트 신호를 제공할 수 있다.
일부 실시예들에서, 트랜지스터 디바이스(600)는 또한 제1 방향(예를 들어, Y 방향)으로 반도체 구조물(690) 상에 배열되는 복수의 드레인 핑거(615)를 포함할 수 있다. 복수의 드레인 핑거(615) 각각은 제2 방향(예를 들어, X 방향)으로 2W의 폭을 가질 수 있지만, 본 발명은 이에 제한되지 않는다. 복수의 드레인 핑거(615)는 복수의 트랜지스터 셀(700)의 드레인 영역들과 각각 전기적으로 접촉하도록 반도체 구조물(690) 상에 배치될 수 있다. 드레인 핑거(615)는 트랜지스터 셀들(700) 중 각각의 것들의 드레인 신호를 전도할 수 있다.
일부 실시예들에서, 트랜지스터 디바이스(600)는 또한 트랜지스터 셀들(700) 중 각각의 것들의 소스 영역들 각각을 공통 소스 신호에 전기적으로 접속할 수 있다. 일부 실시예들에서, 소스 영역들에 대한 전기적 접속은 반도체 구조물(690)의 후면(예를 들어, 게이트 핑거들(610) 및 드레인 핑거들(615)에 대향하는 반도체 구조물(690)의 면) 상에 있을 수 있다. 일부 실시예들에서, 복수의 소스 핑거(605)는 또한 게이트 핑거들(610) 및 드레인 핑거들(615)과 동일한 반도체 구조물(690)의 면 상에 제공될 수 있다. 복수의 소스 핑거(605)는 게이트 핑거들(610) 및 드레인 핑거들(615)과 관련하여 본 명세서에서 논의된 것과 유사한 구조를 가질 수 있다.
각각의 게이트 핑거(610)는 복수의 제1 전도성 게이트 비아(628)에 의해 게이트 상호접속부(625)에 결합될 수 있다. 일부 실시예들에서, 게이트 상호접속부들(625)은 반도체 구조물(690) 위에서 (예를 들어, Z 방향에서) 게이트 핑거들(610)보다 높은 레벨에 있을 수 있다. 일부 실시예들에서, 게이트 상호접속부(625)는 제1 방향에서(예를 들어, Y 방향에서) 게이트 핑거(610)보다 큰 치수를 가질 수 있다. 게이트 상호접속부들(625)은 제2 전도성 게이트 비아(627)에 의해 게이트 러너(621)에 접속될 수 있다. 일부 실시예들에서, 게이트 러너(621)는 반도체 구조물(690) 위에서 게이트 상호접속부(625)보다 높은 레벨에 있을 수 있다. 일부 실시예들에서, 게이트 러너(621)는 제1 방향에서(예를 들어, Y 방향에서) 게이트 상호접속부들(625)보다 큰 치수를 가질 수 있다. 일부 실시예들에서, 게이트 러너(621)는 예를 들어 구리, 금, 및/또는 복합 금속을 포함하는 금속 또는 다른 고 전도성 재료를 포함할 수 있다. 게이트 러너(621)는 게이트 매니폴드(620)에 더 접속될 수 있다. 게이트 매니폴드(620)는 복수의 트랜지스터 셀(700)에 게이트 신호를 제공할 수 있다.
일부 실시예들에서, 게이트 러너(621)를 각각의 게이트 상호접속부(625)에 접속하는 각각의 제2 전도성 게이트 비아(627)는 게이트 상호접속부(625)의 내부 위치(629)에서 게이트 상호접속부(625)에 접속될 수 있다. 예를 들어, 게이트 상호접속부(625)는 제1 및 제2 대향 단부(645, 646)를 가질 수 있다. 일부 실시예들에서, 제2 전도성 게이트 비아(627)는 제1 단부(645)와 제2 단부(646) 사이에 있는 게이트 상호접속부(625)의 내부 위치(629)에서 게이트 상호접속부(625)에 접속될 수 있다. 일부 실시예들에서, 내부 위치(629)는 게이트 상호접속부(625)의 제1 단부(645)와 제2 단부(646)의 중점에(예를 들어, 그들의 중간에) 있을 수 있다. 일부 실시예들에서, 내부 위치(629)는 게이트 상호접속부(625)의 중점으로부터 게이트 상호접속부(625)의 길이의 10% 이내의 거리에 있을 수 있다. 일부 실시예들에서, 내부 위치(629)는 게이트 상호접속부(625)의 중점으로부터 게이트 상호접속부(625)의 길이의 20% 이내의 거리에 있을 수 있다. 일부 실시예들에서, 내부 위치(629)는 게이트 상호접속부(625)의 제1 단부(645)와 제2 단부(646) 사이의 거리의 1/3 내지 2/3의 거리에 있을 수 있다.
일부 실시예들에서, 게이트 핑거들(610) 각각은 제1 세그먼트(610A) 및 제2 세그먼트(610B)로 구성될 수 있다. 일부 실시예들에서, 제1 세그먼트(610A) 및 제2 세그먼트(610B)는 동일 선상으로 연장될 수 있다. 일부 실시예들에서, 제1 세그먼트(610A) 및 제2 세그먼트(610B)는 제2 전도성 게이트 비아(627)의 대향 면들에 배열될 수 있다. 예를 들어, 폭 2W를 갖는 게이트 핑거(610)에 대해, 제1 세그먼트(610A) 및 제2 세그먼트(610B) 둘 다가 폭 W를 가질 수 있지만, 본 발명은 이에 제한되지 않는다. 일부 실시예들에서, 제1 세그먼트(610A) 및 제2 세그먼트(610B)는 도 6b에 도시된 바와 같이 갭에 의해 물리적으로 분리될 수 있다. 예를 들어, 제1 세그먼트(610A)와 제2 세그먼트(610B) 사이에 추가적인 요소(예를 들어, 절연 층)가 배치될 수 있다. 그러나, 본 발명은 이에 제한되지 않으며, 다른 실시예들에서 게이트 핑거(610)는 별개의 제1 및 제2 세그먼트(610A, 610B)로 분할되지 않을 수 있음을 이해할 것이다. 예를 들어, 도 7은 제1 세그먼트(610A) 및 제2 세그먼트(610B)가 일체로 접속된 실시예를 도시한다.
위에서 언급된 바와 같이, 일부 실시예들에서, 제2 전도성 게이트 비아(627)는 게이트 상호접속부(625)의 중점에 위치된 내부 위치(629)에 위치될 수 있다. 그러나, 일부 실시예들에서, 제2 전도성 게이트 비아(627)는 게이트 상호접속부(625)의 중점으로부터 오프셋된 내부 위치(629)에 위치될 수 있다. 이러한 실시예들에서, 제1 세그먼트(610A)는 제2 세그먼트(610B)와 다른 길이를 가질 수 있다(또는 그 반대). 예를 들어, 도 8에 도시된 바와 같이, 제1 세그먼트(610A)는 제1 길이 W를 가질 수 있고, 제2 세그먼트(610B)는 제1 길이(W)와 상이한 제2 길이 W'을 가질 수 있다.
각각의 드레인 핑거(615)는 복수의 제1 전도성 드레인 비아(638)에 의해 각각의 드레인 상호접속부(635)에 결합될 수 있다. 일부 실시예들에서, 드레인 상호접속부들(635)은 반도체 구조물(690) 위에서 드레인 핑거들(615)보다 높은 레벨에 있을 수 있다. 일부 실시예들에서, 드레인 상호접속부들(635)은 반도체 구조물(690) 위에서 게이트 상호접속부들(625)과 동일한 레벨에 있을 수 있다. 일부 실시예들에서, 드레인 상호접속부들(635)은 반도체 구조물(690) 위에서 게이트 상호접속부들(625)과 상이한 레벨에 있을 수 있다. 일부 실시예들에서, 드레인 상호접속부들(635)은 제1 방향에서(예를 들어, Y 방향에서) 드레인 핑거들(615)보다 큰 치수를 가질 수 있다.
각각의 드레인 상호접속부(635)는 각각의 제2 전도성 드레인 비아(637)에 의해 각각의 드레인 러너(631)에 접속될 수 있다. 일부 실시예들에서, 드레인 러너(631)는 반도체 구조물(690) 위에서 드레인 상호접속부(635)보다 높은 레벨에 있을 수 있다. 일부 실시예들에서, 드레인 러너(631)는 반도체 구조물(690) 위에서 게이트 러너(621)와 동일한 레벨에 있을 수 있다. 일부 실시예들에서, 드레인 러너(631)는 반도체 구조물(690) 위에서 게이트 러너(621)와 상이한 레벨에 있을 수 있다. 일부 실시예들에서, 드레인 러너들(631)은 제1 방향에서(예를 들어, Y 방향에서) 드레인 상호접속부들(635)보다 큰 치수를 가질 수 있다. 일부 실시예들에서, 드레인 러너들(631)은 예를 들어 구리, 금 및/또는 복합 금속을 포함하는 금속 또는 다른 고 전도성 재료를 포함할 수 있다. 드레인 러너들(631)은 드레인 매니폴드(640)에 접속될 수 있다. 드레인 매니폴드(640)는 복수의 트랜지스터 셀(700)에 드레인 신호를 제공할 수 있다.
게이트 러너들(621)과 마찬가지로, 일부 실시예들에서, 각각의 드레인 러너(631)를 각각의 드레인 상호접속부(635)에 접속하는 제2 전도성 드레인 비아들(637)은 드레인 상호접속부(635)의 내부 위치(639)에서 드레인 상호접속부(635)에 접속될 수 있다. 드레인 러너들(631)을 드레인 상호접속부들(635)에 접속하는 다양한 가능성들은 게이트 러너들(621)을 게이트 상호접속부들(625)에 접속하는 것과 관련하여 본 명세서에서 논의된 것과 유사하며, 그것의 중복 설명은 간결성을 위해 반복되지 않을 것이다.
본 명세서에 설명된 해법은 각각의 게이트 상호접속부(625)를 2개의 세그먼트로 분할할 수 있으며, 게이트 러너들(621)로부터 각각의 게이트 상호접속부들(625)로의 피드는 예를 들어 각각의 게이트 상호접속부(625)의 대략 중앙(예를 들어, 중앙 부분)에 위치된 제2 전도성 게이트 비아(627)를 통해 제공될 수 있고, 그에 의해 게이트 핑거(610)의 제1 세그먼트(610A) 및 제2 세그먼트(610B)에 대칭 피드를 제공한다. 유사한 구성이 드레인 측에 대해(예를 들어, 드레인 상호접속부(635) 및 드레인 러너(631)에 대해) 또한 구현될 수 있다. 이러한 접근방식은 원래의 짧은 게이트 및 드레인 핑거 길이들(예를 들어, 개별 길이가 W인 별개의 세그먼트들)을 유지하면서 원하는 더 높은 출력 전력을 달성한다. 일부 실시예들에서, 게이트 상호접속부들(625)보다 더 넓고 더 낮은 저항을 가질 수 있는 게이트 러너들(621)의 사용은 게이트 저항을 크게 증가시키지 않을 수 있고, 트랜지스터 디바이스(600)의 출력 전력을 저하시킬 수 있는 트랜지스터 셀들(700)의 결합된 신호들의 위상차를 유리하게 감소시킬 수 있다. 예를 들어, 본 발명의 실시예들에서 신호(예를 들어, 전류)가 제2 전도성 게이트 비아(627)를 통해 게이트 상호접속부(625)에 전송될 때, 게이트 상호접속부(625)의 제1 단부(645)에서 수신되는 신호는 게이트 상호접속부(625)의 제2 단부(646)에서 수신되는 신호와 1도 미만의 위상차를 가질 수 있다. 일부 실시예들에서, 위상차는 0.5도 미만일 수 있다.
본 발명은 종래의 디바이스들에서 사용되는 것과 같은 직렬 구성을 대신하여, 병렬 구성으로 트랜지스터 디바이스의 핑거 길이들을 증가시킨다. 그러나, 본 발명은 종래의 디바이스들과 실질적으로 동일하거나 더 큰 총 게이트 주변부에 도달한다. 따라서, 본 명세서에 설명된 실시예들은 원하는 더 높은 출력 전력을 생성하지만 종래의 디바이스들의 원래의 더 짧은 개별 게이트 핑거 길이를 유지한다.
이 기술을 사용하면, 게이트 핑거의 게이트 저항(또는 드레인 핑거의 드레인 저항)이 직렬이 아닌 병렬로 추가되어, 고전력 구성에서 전체 저항을 감소시키고 트랜지스터 이득을 개선한다.
이 기술은 게이트 핑거의 수를 2배로 늘리는 것과 유사한 효과를 갖지만 패키지에 맞추기에는 물리적으로 지나치게 넓은 다이 치수를 야기하지 않는다. 이는 또한 도 4와 관련하여 본 명세서에서 논의된 넓은 트랜지스터 다이들에 연관된 위상 변동 문제들을 완화한다.
본 명세서에 설명된 이 실시예들은 또한 도 5a 내지 도 5c와 관련하여 설명된 증가된 게이트 및 드레인 핑거 길이(2W)를 따른 위상 변동을 감소시켜, 도 2a 내지 도 2c와 관련하여 설명된 더 짧은 게이트 길이(W)의 원래의 위상 델타로 되돌리지만 출력 전류를 증가시킨다(예를 들어, 2배로 늘린다).
도 9 및 도 10은 각각 종래의 트랜지스터 디바이스와 본 발명의 실시예들에 따른 트랜지스터 디바이스의 평면도이다. 도 10에 도시된 본 발명의 실시예는 도 9에 도시된 것과 같은 기존 다이와 동일한 게이트 및 드레인 본드 패드 구성을 사용할 수 있고, 그에 의해 제조 시에 표준 와이어 본딩 프로세스를 가능하게 한다. 예를 들어, 게이트 핑거 폭이 W인 종래의 트랜지스터 디바이스와 비교하여, 본 발명의 실시예들은 제1 방향(예를 들어, Y 방향)에서 동일한 전체 트랜지스터 치수를 유지할 수 있는 한편, 예를 들어, 제2 방향(예를 들어, X 방향)에서 게이트 핑거 폭을 2W로 2배로 늘릴 수 있다. 따라서, 본 발명의 실시예들에 따른 트랜지스터 디바이스는 종래의 트랜지스터 디바이스에 대한 것과 동일하거나 실질적으로 유사한 제조 프로세스가 사용되는 것을 허용할 수 있다.
도 10에서 볼 수 있는 바와 같이, 본 명세서에서 설명되는 게이트/드레인 러너 및 게이트/드레인 상호접속부 구성의 사용은 디바이스를 통해 전파되는 신호의 위상 변위를 감소시킴으로써 기존 디바이스의 성능을 향상시킬 수 있다. 일부 실시예들에서, 도 10에 도시된 개선된 구성은 제조 프로세스의 수정을 최소화하면서 기존 다이와 통합될 수 있다.
도 11은 본 발명의 일부 실시예들에 따라 복수의 게이트 러너가 사용되는 트랜지스터 디바이스를 도시하는 단면도이다. 일부 실시예들에서, 추가 전도체 층들(예를 들어, 게이트 러너들)이 도 11에 보여진 바와 같이 분기 형태(branch-out form)로 사용될 수 있다. 일부 실시예들에서, 분기는 대칭일 수 있다. 더 많은 분기를 허용하도록 전도체 층들의 수가 확장될 수 있고, 그에 의해 동일한 원하는 게이트 주변부를 생성하면서 더 짧은 핑거들이 사용될 수 있다. 예를 들어, 도 11에 도시된 바와 같이, 게이트 핑거(1110)는 다수의 게이트 핑거 세그먼트(1110A, 1110B, 1110C 등)로 분리될 수 있다. 도 6b 및 도 7에 관련하여 논의된 바와 같이, 게이트 핑거 세그먼트들(1110A, 1110B, 1110C)은 서로 분리되거나 통합될 수 있다.
게이트 핑거(1110)는 복수의 제1 전도성 게이트 비아(1128)에 의해 게이트 상호접속부(1125)에 더 결합될 수 있다. 일부 실시예들에서, 게이트 상호접속부(1125)는 게이트 핑거(1110)보다 더 높은 레벨에 있을 수 있다. 일부 실시예들에서, 게이트 상호접속부(1125)는 제1 방향에서(예를 들어, Y 방향에서) 게이트 핑거(1110)보다 큰 치수를 가질 수 있다. 게이트 핑거(1110)는 도 6a 내지 도 6c의 반도체 구조물(690)과 유사한 방식으로 반도체 구조물(1190)에 접속될 수 있다.
게이트 상호접속부(1125)는 복수의 제2 전도성 게이트 비아(1127_1)에 의해 제1 게이트 러너(1121_1)에 더 접속될 수 있다. 제1 게이트 러너(1121_1)는 게이트 상호접속부(1125)보다 더 높은 레벨에 있을 수 있다. 일부 실시예들에서, 게이트 러너(1121_1)는 제1 방향에서(예를 들어, Y 방향에서) 게이트 상호접속부(1125)보다 큰 치수를 가질 수 있다. 일부 실시예들에서, 게이트 상호접속부(1125)는 세그먼트들로 되어 있을 수 있다. 예를 들어, 게이트 상호접속부(1125)는 서로 물리적으로 격리될 수 있는 복수의(예를 들어, 4개의) 세그먼트로 분리될 수 있다. 게이트 상호접속부(1125)의 세그먼트들 각각은 게이트 상호접속부(1125)의 세그먼트의 내부 위치에 배치된 복수의 제2 전도성 게이트 비아(1127_1) 중 하나에 의해 제1 게이트 러너(1121_1)에 접속될 수 있다. 일부 실시예들에서, 게이트 상호접속부(1125)의 세그먼트의 내부 위치는 게이트 상호접속부(1125)의 세그먼트의 중점일 수 있다.
제1 게이트 러너(1121_1)는 복수의 제3 전도성 게이트 비아(1127_2)에 의해 제2 게이트 러너(1121_2)에 더 접속될 수 있다. 제2 게이트 러너(1121_2)는 제1 게이트 러너(1121_1)보다 높은 레벨에 있을 수 있다. 일부 실시예들에서, 제2 게이트 러너(1121_2)는 제1 방향에서(예를 들어, Y 방향에서) 제1 게이트 러너(1121_1)보다 큰 치수를 가질 수 있다. 제2 게이트 러너(1121_2)는 제4 전도성 게이트 비아(1127_3)에 의해 제3 게이트 러너(1121_3)에 더 접속될 수 있다. 제3 게이트 러너(1121_3)는 제2 게이트 러너(1121_2)보다 높은 레벨에 있을 수 있다. 일부 실시예들에서, 제3 게이트 러너(1121_3)는 제1 방향에서(예를 들어, Y 방향에서) 제2 게이트 러너(1121_2)보다 큰 치수를 가질 수 있다. 이러한 방식으로, 3개의 층의 게이트 러너(1121_1, 1121_2, 1121_3)를 갖는 디바이스가 구성될 수 있다.
일부 실시예들에서, 각각의 게이트 러너 층은 인접한 하부 층의 내부 위치에 위치된 전도성 비아에 의해 그 아래의 인접한 하부 층에 접속될 수 있다. 예를 들어, 제3 게이트 러너(1121_3)는 제2 게이트 러너(1121_2)의 내부 위치에 배치된 제4 전도성 게이트 비아(1127_3)에 의해 제2 게이트 러너(1121_2)에 접속될 수 있다. 일부 실시예들에서, 내부 위치는 제2 게이트 러너(1121_2)의 중점일 수 있다. 일부 실시예들에서, 내부 위치는 게이트 러너 층의 중점으로부터 게이트 러너 층의 길이의 10% 이내의 거리에 있을 수 있다. 일부 실시예들에서, 내부 위치는 게이트 러너 층의 중점으로부터 게이트 러너 층의 길이의 20% 이내의 거리에 있을 수 있다. 일부 실시예들에서, 내부 위치는 게이트 러너 층의 제1 단부와 제2 단부 사이의 거리의 1/3 내지 2/3 사이의 거리에 있을 수 있다.
도 11에 도시된 바와 같이, 적층된 게이트 러너 층들 중 일부는 세그먼트들로 되어 있을 수 있다. 예를 들어, 제1 게이트 러너(1121_1)는 물리적으로 서로 격리될 수 있는 2개의 세그먼트로 분리될 수 있다. 제1 게이트 러너(1121_1)의 세그먼트들 각각은 세그먼트의 내부 위치에 배치된 복수의 제3 전도성 게이트 비아(1127_2) 중 하나에 의해 제2 게이트 러너(1121_2)에 접속될 수 있다. 일부 실시예들에서, 제1 게이트 러너(1121_1)의 세그먼트의 내부 위치는 세그먼트의 중점이다. 일부 실시예들에서, 제1 게이트 러너(1121_1)는 단일 층일 수 있다. 추가로, 도 11은 3개의 게이트 러너(1121_1, 1121_2, 및 1121_3)를 도시하지만, 본 발명의 범위를 초과하지 않고서 더 많거나 더 적은 게이트 러너 및/또는 층이 제공될 수 있음이 이해될 것이다.
본 명세서에 설명된 발명은 기술 독립적이며, 이는 LDMOS, GaN, 및 다른 고전력 RF 트랜지스터 기술에 적용될 수 있음을 의미한다. 본 발명의 실시예들은 LDMOS 및 HEMT 구조물들을 참조하여 도시되었지만, 본 발명의 개념들은 이러한 디바이스들에 한정되지 않는다. 따라서, 본 발명의 실시예들은 복수의 단위 셀 및 제어 전극을 갖는 다른 트랜지스터 디바이스들을 포함할 수 있다. 본 발명의 실시예들은 더 넓은 제어 전극이 요구되고 디바이스의 복수의 단위 셀이 존재하는 임의의 트랜지스터 디바이스에 사용하기에 적합할 수 있다. 따라서, 예를 들어, 본 발명의 실시예들은 SiC, GaN, GaAs, 실리콘 등을 사용하여 제조된 MESFET, MMIC, SIT, LDMOS, BJT, pHEMT 등과 같은 다양한 유형의 디바이스에 사용하기에 적합할 수 있다.
본 명세서에 설명된 실시예들이 게이트 상호접속부를 포함했지만(예를 들어, 도 6b의 게이트 상호접속부(625) 및 도 6c의 드레인 상호접속부(635) 참조), 일부 실시예들에서 드레인/게이트 러너는 내부 위치에서 드레인/게이트 핑거에 직접 접속될 수 있음이 이해될 것이다. 도 12a는 개재된 상호접속부 없이, 게이트 및 드레인 핑거들이 내부 위치들에서 피드되는 트랜지스터 디바이스(1200)를 도시하는 평면도이다. 도 12b는 본 발명의 일부 실시예들에 따라 라인 A-A'을 따라 취해진 도 12a의 단면도이다. 도 12c는 본 발명의 일부 실시예들에 따라 라인 B-B'을 따라 취해진 도 12a의 단면도이다. 앞에서 설명된 것들과 유사한 도 12a 내지 도 12c의 요소들은 유사한 참조 번호들로 표시되고, 그것의 중복 설명은 생략될 수 있다.
도 12a 내지 도 12c에 도시된 바와 같이, 개재된 상호접속부 구조물 없이 내부 위치에서, 게이트 러너(621)가 게이트 핑거(610)에 접속될 수 있고/있거나 드레인 러너(631)가 드레인 핑거(615)에 접속될 수 있다. 예를 들어, 도 12b를 참조하면, 게이트 러너(621)는 전도성 비아(627)를 통해 게이트 핑거(610)의 내부 위치(1229)에 접속하기 위해 게이트 핑거(610) 위로 연장될 수 있다. 일부 실시예들에서, 내부 위치(1229)는 게이트 핑거(610)의 중점에 있을 수 있다. 일부 실시예들에서, 내부 위치(1229)는 게이트 핑거(610)의 중점으로부터 게이트 핑거(610)의 길이의 10% 이내의 거리에 있을 수 있다. 일부 실시예들에서, 내부 위치(1229)는 게이트 핑거(610)의 중점으로부터 게이트 핑거(610)의 길이의 20% 이내의 거리에 있을 수 있다. 일부 실시예들에서, 내부 위치(1229)는 게이트 핑거(610)의 대향 단부들 사이의 거리의 1/3 내지 2/3의 거리에 있을 수 있다.
유사한 방식으로, 도 12c에 도시된 바와 같이, 드레인 러너(631)는 전도성 비아(637)를 통해 드레인 핑거(615)의 내부 위치(1239)에 접속되도록 드레인 핑거(615) 위로 연장될 수 있다. 일부 실시예들에서, 내부 위치(1239)는 드레인 핑거(615)의 중점에 있을 수 있다. 일부 실시예들에서, 내부 위치(1239)는 드레인 핑거(615)의 중점으로부터 드레인 핑거(615)의 길이의 10% 이내의 거리에 있을 수 있다. 일부 실시예들에서, 내부 위치(1239)는 드레인 핑거(615)의 중점으로부터 드레인 핑거(615)의 길이의 20% 이내의 거리에 있을 수 있다. 일부 실시예들에서, 내부 위치(1239)는 드레인 핑거(615)의 대향 단부들 사이의 거리의 1/3 내지 2/3의 거리에 있을 수 있다.
도 12a는 드레인 핑거(615) 및 게이트 핑거(610) 둘 다가 각각의 상호접속부 없이 드레인 러너(631) 및 게이트 러너(621)에 각각 직접 접속되는 것을 도시하고 있지만, 다른 구성들이 가능하다는 것이 이해될 것이다. 예를 들어, 일부 실시예들에서, 게이트 러너(621)는 예를 들어 도 6b에 도시된 바와 같이 게이트 상호접속부(625)의 내부 위치(629)를 통해 게이트 핑거(610)에 접속될 수 있는 한편, 드레인 러너(631)는 예를 들어 도 12c에 도시된 바와 같이 드레인 상호접속부 없이 내부 위치(1239)에서 드레인 핑거(615)에 접속될 수 있다. 일부 실시예들에서, 드레인 러너(631)는 예를 들어 도 6c에 도시된 바와 같이 드레인 상호접속부(635)의 내부 위치(639)를 통해 드레인 핑거(615)에 접속될 수 있는 한편, 게이트 러너(621)는 예를 들어 도 12b에 도시된 바와 같이 게이트 상호접속부 없이 내부 위치(1229)에서 게이트 핑거(610)에 접속될 수 있다.
상호접속부(예를 들어, 게이트 상호접속부 및/또는 드레인 상호접속부)의 사용은 트랜지스터 디바이스의 고유 핑거(intrinsic finger)(예를 들어, 게이트 핑거 및/또는 드레인 핑거)보다 낮은 저항을 갖는 층의 사용을 허용할 수 있다. 예를 들어, 상호접속부는 일부 실시예들에서 금속층으로 형성될 수 있고/있거나 핑거보다 큰 치수들을 가질 수 있다. 일부 실시예들에서, 핑거는 폴리실리콘으로 이루어질 수 있다. 일부 기술들에서, 상호접속부로서 사용하기 위한 추가적인 금속 층들이 이용가능하지 않을 수 있다. 일부 실시예들에서, 추가적인 공간이 이용가능할 때 추가적인 금속 층들이 사용될 수 있다. 예를 들어, 본 명세서에서 논의된 바와 같이, 디바이스의 소스 영역들은 최상부 표면이 아닌 디바이스의 후면 표면을 통해 전기적으로 접속될 수 있다. 이러한 실시예들에서, 디바이스의 게이트 핑거에 대한 배선 층들은 소스 영역에 대한 접속들을 방해하지 않고서 소스 영역의 표면 위로 연장될 수 있다.
도 13a는 게이트 러너(621)가 소스 영역(605) 위로 연장되는 트랜지스터 디바이스(1300)를 도시하는 평면도이다. 도 13b는 본 발명의 일부 실시예들에 따라 라인 C-C'을 따라 취해진 도 13a의 단면도이다. 도 13c는 본 발명의 추가 실시예에 따라 라인 C-C'을 따라 취해진 도 13a의 단면도이다. 앞에서 설명된 것과 유사한 도 13a 내지 도 13c의 요소들은 유사한 참조 번호들로 표시되고, 그것의 중복 설명은 생략될 수 있다.
도 13a에 도시된 바와 같이, 일부 실시예들에서, 게이트 러너(621) 및/또는 게이트 상호접속부(625)의 부분들은 트랜지스터 디바이스(1300)의 소스 영역(605) 위로 연장될 수 있다. 게이트 러너(621) 및/또는 게이트 상호접속부(625)의 부분들은 (예를 들어, Y 방향에서) 게이트 핑거(610)로부터 오프셋될 수 있다. 예를 들어, 도 13a 및 도 13b에 도시된 바와 같이, 게이트 러너(621)는 게이트 핑거(610)에 인접한 소스 영역(605) 위로 연장될 수 있다. 게이트 러너(621)는 게이트 상호접속부(625)의 내부 위치(629)에서 게이트 상호접속부(625)에 접속될 수 있다. 내부 위치(629)는 게이트 상호접속부(625)의 제1 단부(645)와 제2 단부(646) 사이에 있을 수 있다. 일부 실시예들에서, 내부 위치(629)는 게이트 핑거(610)의 중점에 있을 수 있다. 일부 실시예들에서, 내부 위치(629)는 게이트 핑거(610)의 중점으로부터 게이트 핑거(610)의 길이의 10% 이내의 거리에 있을 수 있다. 일부 실시예들에서, 내부 위치(629)는 게이트 핑거(610)의 중점으로부터 게이트 핑거(610)의 길이의 20% 이내의 거리에 있을 수 있다. 일부 실시예들에서, 내부 위치(629)는 게이트 핑거(610)의 대향 단부들 사이의 거리의 1/3 내지 2/3의 거리에 있을 수 있다. 게이트 상호접속부(625)는 복수의 전도성 비아(628)에 의해 게이트 핑거(610)(예를 들어, 제1 및 제2 세그먼트(610A, 610B))에 결합될 수 있다.
게이트 러너(621)는 전도성 부분(627')에 의해 게이트 상호접속부(625)에 접속될 수 있다. 일부 실시예들에서, 전도성 부분(627')은 게이트 러너(621)와 게이트 상호접속부(625) 사이에서 반도체 구조물(690)의 표면에 평행한 방향(예를 들어, Y 방향)으로 연장될 수 있다. 일부 실시예들에서, 전도성 부분(627')은 게이트 러너(621)와 동일하거나 유사한 재료로 구성될 수 있다.
게이트 러너(621)는 도 13b에 도시된 바와 같이 게이트 상호접속부(625)와 동일한 레벨에 배치될 수 있지만, 본 명세서에서 설명되는 실시예들은 이에 제한되지 않는다. 예를 들어, 도 13c에 도시된 바와 같이, 게이트 러너(621)는 게이트 상호접속부(625)와 상이한 레벨에 배치될 수 있다. 이러한 실시예들에서, 전도성 부분(627')은 또한 반도체 구조물(690)의 최상부 표면에 수직한 방향(예를 들어, Z 방향)으로 연장될 수 있다.
본 명세서에서 논의된 바와 같이, 일부 실시예들에서, 상호접속부들(예를 들어, 드레인 상호접속부 및/또는 게이트 상호접속부)은 복수의 전도성 비아(예를 들어, 도 6b의 전도성 비아들(628) 및/또는 도 6c의 전도성 비아들(638))를 통해 트랜지스터 디바이스의 고유 핑거들에 접속될 수 있다. 일부 실시예들에서, 게이트 핑거에 대한 전도성 비아의 구성이 드레인 핑거에 대한 전도성 비아의 구성과 다른 것이 유익할 수 있다.
예를 들어, 도 6a에서와 같은 평면도에서 검토할 때, 게이트 러너(621)에 인가되는 게이트 신호는 게이트 상호접속부(625)의 내부 위치에서 게이트 상호접속부(625)에 전달될 것임을 알 수 있다. 그러면, 도 6a 내지 도 6c에 도시된 바와 같이, 신호는 전도성 비아들(628)을 통해 게이트 핑거(610)의 내부 위치로부터 게이트 핑거(610)의 외부/에지로 전기적으로 흐를 것이다. 따라서, 게이트 신호는 내부 위치로부터 에지로 반도체 구조물(690)에 인가된다.
트랜지스터 셀의 드레인 측에서, 드레인 핑거(615)의 내부 부분에서 수신되는 전기 신호들/전류는 드레인 러너(631)로 이동하여 디바이스에 의해 출력되기 위한 최단 거리를 갖는 한편, 드레인 핑거(615)의 에지 부분들에서 수신되는 전기 신호들/전류는 드레인 러너(631)로 이동하여 디바이스에 의해 출력되기 위한 최장 거리를 갖는다. 완전한 트랜지스터 셀로 볼 때, 게이트 핑거(610)의 가장 바깥쪽 에지에 인가되어 게이트 경로를 따라 가장 멀리 이동하는 바이어스는 드레인 경로를 따라 가장 멀리 이동하는 신호를 드레인 핑거(615)에 유도할 수 있다. 본 발명자들이 인식한 바와 같이, 이러한 변형은 디바이스 내의 전류 합산에 문제를 야기할 수 있다.
도 14a는 내부 피드 게이트 상호접속부(625)가 게이트 핑거(610)의 인접 에지들에 있는 위치들에서 게이트 핑거(610)에 결합되는 본 발명의 실시예를 도시하는 라인 A-A'을 따라 취해진 도 6a의 단면도이다. 도 14b는 내부 피드 드레인 상호접속부(635)가 복수의 전도성 비아(638)를 통해 드레인 핑거(615)에 결합되는 본 발명의 실시예를 도시하는 라인 B-B'을 따라 취해진 도 6a의 단면도이다. 앞에서 설명된 것과 유사한 도 14a 및 도 14b의 요소들은 유사한 참조 번호로 표시되며, 그것의 중복 설명은 생략될 수 있다.
본 발명의 양태에 따르면, 게이트 신호는 게이트 상호접속부(625)의 내부 위치(629)에 피드되고, 게이트 상호접속부(625)는 내부 위치(629)로부터 오프셋(예를 들어, 오프셋(1412) 및/또는 오프셋(1422))에 의해 위치(647, 648)에서 게이트 핑거(610)에 결합된다. 일부 실시예들에서, 내부 피드 게이트 상호접속부(625)는 게이트 핑거(610)의 에지에 인접한 위치에서 게이트 핑거(610)에 결합된다. 일부 실시예들에서, 도 14a와 관련하여 설명된 게이트 상호접속부/핑거 구성은 본 명세서에 추가로 설명된 도 15b의 드레인 상호접속부/핑거 구성과 함께 사용될 수 있다. 일부 실시예들에서, 다른 도면들 중 임의의 것에 설명된 구성들과 같은 다른 게이트 및/또는 드레인 상호접속부/핑거 구성들이 가능하다. 예를 들어, 도 14a의 게이트 구성은 또한 도 11에 설명된 것과 같은 구성 내에서 또는 그러한 구성과 함께 사용될 수 있다.
도 14a에 도시된 바와 같이, 게이트 러너(621)는 앞에서 설명된 것과 유사한 방식으로 게이트 핑거(610)에 결합될 수 있다. 예를 들어, 각각의 게이트 핑거(610)는 복수의 제1 전도성 게이트 비아(628)에 의해 게이트 상호접속부(625)에 결합될 수 있다. 일부 실시예들에서, 게이트 상호접속부들(625)은 반도체 구조물(690) 위에서 (예를 들어, Z 방향에서) 게이트 핑거들(610)보다 높은 레벨에 있을 수 있다. 일부 실시예들에서, 게이트 상호접속부(625)는 제1 방향에서(예를 들어, Y 방향에서) 게이트 핑거(610)보다 큰 치수를 가질 수 있다. 게이트 상호접속부들(625)은 게이트 상호접속부(625)의 내부 위치(629)에서 제2 전도성 게이트 비아(627)에 의해 게이트 러너(621)에 접속될 수 있다. 일부 실시예들에서, 게이트 러너(621)는 반도체 구조물(690) 위에서 게이트 상호접속부(625)보다 높은 레벨에있을 수 있다. 일부 실시예들에서, 내부 위치(629)는 게이트 상호접속부(625)의 제1 단부(645)와 제2 단부(646)의 중점(예를 들어, 그들의 중간)에 있을 수 있다. 일부 실시예들에서, 내부 위치(629)는 게이트 상호접속부(625)의 중점으로부터 게이트 상호접속부(625)의 길이의 10% 이내의 거리에 있을 수 있다. 일부 실시예들에서, 내부 위치(629)는 게이트 상호접속부(625)의 중점으로부터 게이트 상호접속부(625)의 길이의 20% 이내의 거리에 있을 수 있다. 일부 실시예들에서, 내부 위치(629)는 게이트 상호접속부(625)의 제1 단부(645)와 제2 단부(646) 사이의 거리의 1/3 내지 2/3의 거리에 있을 수 있다.
일부 실시예들에서, 게이트 러너(621)는 제1 방향에서(예를 들어, Y 방향에서) 게이트 상호접속부(625)보다 큰 치수를 가질 수 있다. 일부 실시예들에서, 게이트 러너(621)는 예를 들어 구리, 금 및/또는 복합 금속을 포함하는 금속 또는 다른 고 전도성 재료를 포함할 수 있다. 게이트 러너(621)는 게이트 매니폴드(620)에 더 접속될 수 있다. 게이트 매니폴드(620)는 복수의 트랜지스터 셀(700)에 게이트 신호를 제공할 수 있다.
일부 실시예들에서, 게이트 핑거(610)는 갭을 사이에 갖는 제1 세그먼트(610A) 및 제2 세그먼트(610B)로 구성될 수 있지만, 본 발명은 이에 제한되지 않는다. 예를 들어, 일부 실시예들에서, 게이트 핑거(610)는 단일 세그먼트일 수 있다. 일부 실시예들에서, 제1 세그먼트(610A) 및 제2 세그먼트(610B)는 동일 선상에 배열될 수 있다. (예를 들어, X 방향에서의) 제1 세그먼트(610A)의 길이는 제2 세그먼트(610B)의 길이와 동일하거나 상이할 수 있다. 게이트 핑거(610)는 대향 에지들(654 및 656)을 가질 수 있다. 제1 대향 에지(654)는 게이트 매니폴드(620)에 가장 가까운 게이트 핑거(610)의 에지에 위치될 수 있다(도 6a 참조). 제2 대향 에지(656)는 드레인 매니폴드(640)에 가장 가까운 게이트 핑거(610)의 에지에 위치될 수 있다(도 6a 참조). 게이트 상호접속부(625)와 게이트 핑거(610) 사이의 제1 전도성 비아(628)는 제1 대향 에지(654)로부터 제1 오프셋(1410)만큼 오프셋된 제1 위치(647)에서 게이트 핑거(610)에 접속될 수 있고, 게이트 상호접속부(625)와 게이트 핑거(610) 사이의 제2 전도성 비아(628)는 게이트 핑거(610)의 제2 대향 에지(656)로부터 제2 오프셋(1420)만큼 오프셋된 제2 위치(648)에서 게이트 핑거(610)에 접속될 수 있다. 즉, 제1 위치(647)는 제1 대향 에지(654)에 인접할 수 있고, 제2 위치(648)는 제2 대향 에지(656)에 인접할 수 있다.
제1 오프셋(1410) 및 제2 오프셋(1420)은 제1 및/또는 제2 전도성 비아(628)를 게이트 핑거(610)의 각각의 대향 에지들(654, 656)에 인접하여 위치시키도록 구성될 수 있다. 일부 실시예들에서, 제1 및/또는 제2 전도성 비아(628)는 게이트 핑거(610)의 가장 가까운 대향 에지(654, 656)로부터 (예를 들어, X 방향에서) 게이트 핑거의 폭의 1/3 내의 제1 및 제2 오프셋(1410, 1420)만큼 게이트 핑거(610)의 각각의 대향 에지들(654, 656)로부터 오프셋될 수 있다. 본 명세서에서 사용될 때, 게이트 핑거(610)의 폭(예를 들어, 연관된 트랜지스터 셀에 대한 게이트의 폭)은 게이트 핑거 세그먼트들(610A, 610B) 사이의 갭을 포함하지 않는 게이트 핑거(610)의 대향 에지들(654, 656) 사이의 (예를 들어, X 방향에서의) 거리이다. 일부 실시예들에서, 게이트 핑거(610)의 폭은 제1 게이트 핑거 세그먼트(610A)의 폭과 제2 게이트 핑거 세그먼트(610B)의 폭의 합일 수 있다. 일부 실시예들에서, 제1 및/또는 제2 전도성 비아(628)는 게이트 핑거(610)의 가장 가까운 대향 에지들(654, 656)로부터 (예를 들어, X 방향에서) 게이트 핑거(610)의 폭의 1/4 내의 제1 및 제2 오프셋(1410, 1420)만큼 게이트 핑거(610)의 각각의 대향 에지(654, 656)로부터 오프셋될 수 있다. 에지들(654, 656)로부터의 제1 오프셋(1410) 및 제2 오프셋(1420)은 서로 다른 값을 가질 수 있다는 것이 이해될 것이다(예를 들어, 오프셋 중 하나가 다른 오프셋보다 클 수 있다). 일부 실시예들에서, 게이트 상호접속부(625)의 내부 위치(629)와 게이트 핑거(610)의 위치(647 및/또는 648) 사이의 오프셋들(1412 및/또는 1422)은 전도성 비아(628)와 게이트 핑거(610)의 에지들(654, 656) 사이의 제1 및/또는 제2 오프셋(1410, 1420)보다 클 수 있다.
일부 실시예들에서, 게이트 핑거(610)는 에지 부분들(E)로 분할될 수 있고, 여기서 제1 및/또는 제2 전도성 비아(628)는 중앙 부분(C)을 사이에 두고 게이트 핑거(610)에 접속될 수 있다. 예를 들어, 제1 전도성 비아(628)는 제1 위치(647)에서 접속될 수 있고, 제2 전도성 비아(628)는 제2 위치(648)에서 접속될 수 있다. 제1 전도성 비아(628)의 제1 위치(647)는 게이트 상호접속부(625)의 내부 위치로부터 제1 오프셋(1412)만큼 오프셋될 수 있고, 제2 전도성 비아(628)의 제2 위치(648)는 게이트 상호접속부(625)의 내부 위치로부터 제2 오프셋(1422)만큼 오프셋될 수 있다.
일부 실시예들에서, 제1 위치(647)는 게이트 매니폴드(620)에 가장 가까운 제1 세그먼트(610A)의 절반부 내에 있는 게이트 핑거(610)의 제1 세그먼트(610A) 내에 위치될 수 있다(도 6a 참조). 일부 실시예들에서, 제2 위치(648)는 드레인 매니폴드(640)에 가장 가까운 제2 세그먼트(610B)의 절반부 내에 있는 게이트 핑거(610)의 제2 세그먼트(610B) 내에 위치될 수 있다(도 6a 참조).
일부 실시예들에서, 에지(654)로부터의 제1 오프셋(1410) 및/또는 에지(656)로부터의 제2 오프셋(1420)은 실질적으로 0일 수 있지만, 본 발명은 이에 제한되지 않는다. 즉, 제1 및/또는 제2 전도성 비아(628)는 게이트 핑거(610)의 각각의 대향 에지들(654, 656)에 또는 그 근처에 위치될 수 있다. 이러한 실시예는 도 14c에 도시된다.
도 14a 및 도 14c는 게이트 핑거(610)의 각각의 대향 에지들(654, 656)이 각각의 에지로부터 오프셋되는 단일 전도성 비아(628)를 갖는 실시예들을 도시하였지만, 본 발명은 이에 제한되지 않음을 이해할 것이다. 일부 실시예들에서, 복수의 전도성 비아(628)는 (예를 들어, 게이트 핑거(610)의 에지로부터 오프셋된) 게이트 핑거(610)의 에지 부분(E)에 위치될 수 있다. 게이트 핑거 세그먼트들(610A, 610B) 각각이 각각의 게이트 핑거 세그먼트들(610A, 610B)의 에지 부분(E) 내에 복수의 전도성 비아(628)를 갖는 예가 도 14d에 도시되어 있다.
일부 실시예들에서, 게이트 상호접속부(625)와 게이트 핑거(610) 사이의 유일한 접속들은 에지 부분들(E)(예를 들어, 게이트 핑거(610)의 대향 에지들로부터 오프셋됨) 내에, 예를 들어 제1 위치(647) 및 제2 위치(648)에 있을 수 있고, 그에 의해 중앙 부분(예를 들어, 중앙 부분(C))은 게이트 상호접속부(625)에 대한 접속을 갖지 않는다.
이제 도 14b를 참조하면, 드레인 핑거(615)는 게이트 핑거(610)와는 다른 구성의 전도성 비아들(638)을 가질 수 있는 것으로 도시되어 있다. 게이트 상호접속부(625)는 게이트 핑거(610)의 대향 에지들(654, 656)에서 또는 그로부터 오프셋되어 게이트 핑거(610)에 접속될 수 있는 한편, 드레인 상호접속부(635)는 드레인 핑거(615)의 복수의 위치에 걸쳐 드레인 핑거(615)에 접속될 수 있다. 즉, 드레인 핑거의 구성은 도 6c에 대해 앞에서 논의된 바와 같을 수 있다.
드레인 핑거(615)와 게이트 핑거(610) 사이의 전도성 비아들의 상이한 구성들은 디바이스(600)의 에너지 전파 방향을 따를 수 있고, 종래의 디바이스들보다 더 효율적으로 동작하는 트랜지스터 디바이스(600)를 허용할 수 있다.
도 14a 및 도 14b는 게이트 핑거(610)가 게이트 핑거(610)의 대향 에지들로부터 오프셋된 위치에서 게이트 상호접속부(625)에 접속되고, 드레인 핑거(615)가 드레인 핑거(615)의 길이에 걸쳐 드레인 상호접속부(635)에 접속되는 실시예를 도시하지만, 이러한 구성은 도 15a 및 도 15b에 도시된 바와 같이 반전될 수 있음을 이해할 것이다.
일부 실시예들에서, 드레인 핑거(615)는 드레인 핑거(615)의 대향 에지들로부터 오프셋된 위치에서 드레인 상호접속부(635)에 접속될 수 있고, 게이트 핑거(610)는 게이트 핑거(610)의 길이에 걸쳐 게이트 상호접속부(625)에 접속될 수 있다. 이 실시예는 도 15a 및 도 15b에 도시되어 있다. 도 15a는 내부 피드 게이트 상호접속부(625)가 복수의 전도성 비아(628)에 의해 게이트 핑거(610)에 결합되는 본 발명의 다른 실시예를 도시하는, 라인 A-A'을 따라 취해진 도 6a의 단면도이다. 라인 B-B'을 따라 취해진 도 6a의 단면도인 도 15b에서, 내부 피드 드레인 상호접속부(635)는 드레인 핑거(615)의 인접한 에지들인 위치들에서 드레인 핑거(615)에 결합된다.
본 발명의 양태에 따르면, 도 15b는 드레인 신호가 드레인 상호접속부(635)의 내부 위치(639)로 피드되고, 드레인 상호접속부(635)가 내부 위치(639)로부터의 오프셋(1512)에 의해 제1 위치(657)에서 그리고 내부 위치(639)로부터의 오프셋(1522)에 의해 제2 위치(658)에서 적어도 하나의 드레인 핑거(615)에 결합되는 것을 보여준다. 일부 실시예들에서, 내부 피드 드레인 상호접속부(635)는 드레인 핑거(615)의 에지에 인접한 위치에서 드레인 핑거(615)에 결합된다. 일부 실시예들에서, 드레인 상호접속부/핑거 구성은 도 15a의 게이트 상호접속부/핑거 구성들과 함께 사용될 수 있다. 일부 실시예들에서, 다른 도면들 중 임의의 것에서 설명된 구성들과 같이, 다른 드레인 및/또는 게이트 상호접속부/핑거 구성들이 가능하다. 도 15b의 드레인 구성은 또한 도 11에서와 같은 구조의 구성 내에서 또는 그러한 구성과 함께 사용될 수 있다.
도 15b를 참조하면, 드레인 핑거(615)는 갭을 사이에 갖는 제1 세그먼트(615A)와 제2 세그먼트(615B)로 구성될 수 있지만, 본 발명이 이에 제한되지 않는다. 예를 들어, 일부 실시예들에서, 드레인 핑거(615)는 단일 세그먼트일 수 있다. 일부 실시예들에서, 제1 세그먼트(615A) 및 제2 세그먼트(615B)는 동일 선상에 배열될 수 있다. (예를 들어, X 방향의) 제1 세그먼트(615A)의 길이는 제2 세그먼트(615B)의 길이와 동일하거나 다를 수 있다. 드레인 핑거(615)는 대향 에지들(664, 665)을 가질 수 있다. 제1 대향 에지(664)는 게이트 매니폴드(620)에 가장 가까운 드레인 핑거(615)의 에지에 위치될 수 있다(도 6a 참조). 제2 대향 에지(665)는 드레인 매니폴드(640)에 가장 가까운 드레인 핑거(615)의 에지에 위치될 수 있다(도 6a 참조). 드레인 상호접속부(635)와 드레인 핑거(615) 사이의 제2 전도성 비아(638)는 제1 대향 에지(664)로부터 제1 오프셋(1510)만큼 오프셋된 제1 위치(657)에서 드레인 핑거(615)에 접속될 수 있고, 드레인 상호접속부(635)와 드레인 핑거(615) 사이의 제2 전도성 비아(638)는 드레인 핑거(615)의 제2 대향 에지(665)로부터 제2 오프셋(1520)만큼 오프셋된 제2 위치(658)에서 드레인 핑거(615)에 접속될 수 있다.
제1 오프셋(1510) 및 제2 오프셋(1520)은 제1 및/또는 제2 전도성 비아(638)를 드레인 핑거(615)의 각각의 대향 에지(664, 665)에 인접하여 위치시키도록 구성될 수 있다. 일부 실시예들에서, 제1 및/또는 제2 전도성 비아(638)는 드레인 핑거(615)의 가장 가까운 대향 에지(664, 665)로부터 (예를 들어, X 방향으로) 드레인 핑거(615)의 폭의 1/3 내에 있는, 또는 일부 실시예들에서는 1/4 내에 있는 제1 및 제2 오프셋(1510, 1520)에 의해 드레인 핑거(615)의 각각의 대향 에지들(664, 665)로부터 오프셋될 수 있다. 여기에서 사용될 때, 드레인 핑거(615)의 폭은 드레인 핑거 세그먼트들(615A, 615B) 사이의 갭을 포함하지 않는 (예를 들어, X 방향의) 드레인 핑거(615)의 대향 에지들(664, 665) 사이의 거리이다. 일부 실시예들에서, 드레인 핑거(615)의 폭은 제1 드레인 핑거 세그먼트(615A)의 폭과 제2 드레인 핑거 세그먼트(615B)의 폭의 합일 수 있다. 일부 실시예들에서, 제1 및/또는 제2 전도성 비아(638)는 드레인 핑거(615)의 가장 가까운 대향 에지들(664, 665)로부터 (예를 들어, X 방향으로) 드레인 핑거(615)의 폭의 1/4 내에 있는 제1 및 제2 오프셋(1510, 1520)에 의해 드레인 핑거(615)의 각각의 대향 에지(664, 665)로부터 오프셋될 수 있다. 제1 오프셋(1510) 및 제2 오프셋(1520)은 서로 다른 값을 가질 수 있음을 이해할 것이다(예를 들어, 오프셋들 중 하나가 다른 것보다 클 수 있음). 일부 실시예들에서, 드레인 상호접속부(635)의 내부 위치(639)와 드레인 핑거(615)의 위치(657 및/또는 658) 사이의 오프셋들(1512 및/또는 1522)은 각각 전도성 비아(638)와 드레인 핑거(615)의 에지들(664, 665) 사이의 제1 및/또는 제2 오프셋(1510, 1520)보다 클 수 있다.
일부 실시예들에서, 드레인 핑거(615)는 에지 부분들(E)로 분할될 수 있고, 여기서 제1 및/또는 제2 전도성 비아(638)는 중앙 부분(C)을 사이에 두고 드레인 핑거(615)에 접속될 수 있다. 일부 실시예들에서, 제1 위치(657)는 게이트 매니폴드(620)에 가장 가까운 제1 세그먼트(615A)의 절반부 내에 있는 드레인 핑거(615)의 제1 세그먼트(615A) 내에 위치될 수 있다(도 6a 참조). 일부 실시예들에서, 제2 위치(658)는 드레인 매니폴드(640)에 가장 가까운 제2 세그먼트(615B)의 절반부 내에 있는 드레인 핑거(615)의 제2 세그먼트(615B) 내에 위치될 수 있다(도 6a 참조).
일부 실시예들에서, 제1 오프셋(1510) 및/또는 제2 오프셋(1520)은 실질적으로 0일 수 있지만, 본 발명은 이에 제한되지 않는다. 즉, 제1 및/또는 제2 전도성 비아(638)는 드레인 핑거(615)의 각각의 대향 에지(664, 665)에 또는 그 근처에 위치될 수 있다. 이러한 실시예는 도 15c에 도시되어 있다.
도 15a 및 도 15c는 드레인 핑거(615)의 각각의 대향 에지(664, 665)가 각각의 에지로부터 오프셋된 단일 전도성 비아(638)를 갖는 실시예들을 도시하였지만, 본 발명이 이에 제한되지 않음을 이해할 것이다. 일부 실시예들에서, 복수의 전도성 비아(638)는 드레인 핑거(615)의 에지 부분(E)에 위치될 수 있다(예를 들어, 드레인 핑거(615)의 에지로부터 오프셋됨). 드레인 핑거 세그먼트들(615A, 615B) 각각이 각각의 드레인 핑거 세그먼트들(615A, 615B)의 에지 부분(E) 내에 복수의 전도성 비아(638)를 갖는 예가 도 15d에 도시되어 있다.
일부 실시예들에서, 드레인 상호접속부(635)와 드레인 핑거(615) 사이의 유일한 접속은 에지 부분들(E) 내에 있을 수 있고(예를 들어, 드레인 핑거(615)의 대향 에지들로부터 오프셋되어, 예를 들어 제1 위치(657) 및 제2 위치(658)에서), 중앙 부분(예를 들어, 중앙 부분(C))은 드레인 상호접속부(635)에 대한 접속을 갖지 않는다.
이제 도 15a를 참조하면, 게이트 핑거(610)는 드레인 핑거(615)와 다른 구성의 전도성 비아들(628)을 가질 수 있는 것으로 도시되어 있다. 드레인 상호접속부(635)는 드레인 핑거(615)의 대향 에지들(664, 665)에서 또는 그로부터 오프셋되어 드레인 핑거(615)에 접속될 수 있는 한편, 게이트 상호접속부(625)는 게이트 핑거(610)의 복수의 위치에 걸쳐 게이트 핑거(610)에 접속될 수 있다. 즉, 게이트 핑거의 구성은 도 6b와 관련하여 앞에서 논의된 바와 같을 수 있다.
이전 실시예들과 관련하여 본 명세서에서 논의된 바와 같이, 에지 피드 게이트 및/또는 드레인을 포함하는 본 발명의 실시예들은 게이트 상호접속부 및/또는 게이트 러너의 적어도 일부를 소스 영역 위로 연장하도록 구성될 수 있다. 도 16a는 게이트 러너(621)가 소스 영역(605) 위로 연장되는 에지 피드 게이트 핑거(610)를 포함하는 트랜지스터 디바이스(1300')를 도시하는 평면도이다. 도 16b는 본 발명의 일부 실시예들에 따라 라인 D-D'을 따라 취해진 도 16a의 단면도이다. 도 16c는 또한 본 발명의 일부 실시예들에 따라 라인 D-D'을 따라 취해진 도 16a의 단면도이다. 앞에서 설명된 것과 유사한 도 16a 내지 도 16c의 요소들은 유사한 참조 번호로 표시되고, 그것의 중복 설명은 생략될 수 있다.
도 16a에 도시된 바와 같이, 일부 실시예들에서, 게이트 러너(621) 및/또는 게이트 상호접속부(625)의 부분들은 트랜지스터 디바이스(1300')의 소스 영역(605) 위로 연장될 수 있다. 게이트 러너(621) 및/또는 게이트 상호접속부(625)의 부분들은 게이트 핑거(610)로부터 (예를 들어, Y 방향으로) 오프셋될 수 있다. 예를 들어, 도 16a 및 도 16b에 도시된 바와 같이, 게이트 러너(621)는 게이트 핑거(610)에 인접한 소스 영역(605) 위로 연장될 수 있다. 게이트 러너(621)는 게이트 상호접속부(625)의 내부 위치(629)에서 게이트 상호접속부(625)에 접속될 수 있다. 내부 위치(629)는 게이트 상호접속부(625)의 제1 단부(645)와 제2 단부(646) 사이에 있을 수 있다. 일부 실시예들에서, 내부 위치(629)는 게이트 핑거(610)의 중점에 있을 수 있다. 일부 실시예들에서, 내부 위치(629)는 게이트 핑거(610)의 중점으로부터 게이트 핑거(610) 길이의 10% 이내의 거리에 있을 수 있다. 일부 실시예들에서, 내부 위치(629)는 게이트 핑거(610)의 중점으로부터 게이트 핑거(610) 길이의 20% 내의 거리에 있을 수 있다. 일부 실시예들에서, 내부 위치(629)는 게이트 핑거(610)의 대향 단부들 사이의 거리의 1/3 내지 2/3의 거리에 있을 수 있다.
게이트 러너(621)는 전도성 부분(627')에 의해 게이트 상호접속부(625)에 접속될 수 있다. 일부 실시예들에서, 전도성 부분(627')은 게이트 러너(621)와 게이트 상호접속부(625) 사이에서 반도체 구조물(690)의 표면에 평행한 방향(예를 들어, Y 방향)으로 연장될 수 있다.
일부 실시예들에서, 게이트 핑거(610)는 갭을 사이에 갖는 제1 게이트 핑거 세그먼트(610A) 및 제2 게이트 핑거 세그먼트(610B)로 구성될 수 있다. 일부 실시예들에서, 제1 게이트 핑거 세그먼트(610A) 및 제2 게이트 핑거 세그먼트(610B)는 동일 선상에 배열될 수 있다. 게이트 핑거(610)는 대향 에지들(654 및 656)을 가질 수 있다. 제1 대향 에지(654)는 게이트 매니폴드(620)에 가장 가까운 게이트 핑거(610)의 에지에 위치될 수 있다(도 6a 참조). 제2 대향 에지(656)는 드레인 매니폴드(640)에 가장 가까운 게이트 핑거(610)의 에지에 위치될 수 있다(도 6a 참조). 게이트 상호접속부(625)와 게이트 핑거(610) 사이의 제1 전도성 비아(628)는 제1 대향 에지(654)로부터 오프셋된 제1 위치(647)에서 게이트 핑거(610)에 접속될 수 있고, 게이트 상호접속부(625)와 게이트 핑거(610) 사이의 제2 전도성 비아(628)는 게이트 핑거(610)의 제2 대향 에지(656)로부터 오프셋된 제2 위치(648)에서 게이트 핑거(610)에 접속될 수 있다. 도 16a는 실질적으로 0인 양만큼 대향 에지들(654, 656)로부터 오프셋된 전도성 비아들(628)을 도시하고 있지만, 본 발명은 이에 제한되지 않으며, 전도성 비아들(628)은 게이트 핑거(610)의 대향 에지들(654, 656)로부터 0이 아닌 거리만큼 오프셋될 수 있음을 이해할 것이다. 따라서, 게이트 상호접속부(625)와 게이트 핑거(610) 사이의 접속은 도 14a와 관련하여 여기에서 논의된 것과 실질적으로 유사할 수 있다.
게이트 러너(621)는 도 16b에 도시된 바와 같이 게이트 상호접속부(625)와 동일한 레벨에 배치될 수 있지만, 본 명세서에 설명된 실시예들은 이에 제한되지 않는다. 예를 들어, 도 16c에 도시된 바와 같이, 게이트 러너(621)는 게이트 상호접속부(625)와 상이한 레벨에 배치될 수 있다. 그러한 실시예들에서, 전도성 부분(627')은 또한 반도체 구조물(690)의 최상부 표면에 수직한 방향(예를 들어, Z 방향)으로 연장될 수 있다.
도 16a 내지 도 16c는 게이트 상호접속부(625)가 게이트 핑거(610) 위로 연장되는 실시예들을 도시하고 있지만, 본 발명은 이에 제한되지 않는다는 것을 이해할 것이다. 일부 실시예들에서, 게이트 상호접속부(625)의 부분들은 게이트 핑거(610)와 인접한 소스 영역 사이에 있는 반도체 기판의 부분들 상에 연장될 수 있다. 도 17a는 게이트 러너(621) 및 게이트 상호접속부(625) 둘 다가 게이트 핑거에 인접한 반도체 구조물의 영역 위로 연장되는 트랜지스터 디바이스(1300")의 실시예를 도시한다. 도 17b는 본 발명의 실시예들에 따라 라인 D-D'을 따라 취해진 도 17a의 단면을 도시한다.
도 17a에 도시된 바와 같이, 게이트 러너(621)는 게이트 핑거(610)에 인접한 소스 영역(605) 위로 부분적으로 연장될 수 있다. 게이트 러너(621)는 제1 전도성 부분(627')을 통해 게이트 상호접속부(625)에 접속될 수 있다. 일부 실시예들에서, 제1 전도성 부분(627')은 게이트 러너(621)와 게이트 상호접속부(625) 사이에서 반도체 구조물(690)의 표면에 평행한 방향(예를 들어, Y 방향)으로 연장될 수 있다. 일부 실시예들에서, 제1 전도성 부분(627')은 게이트 러너(621)와 동일하거나 유사한 재료로 구성될 수 있다.
게이트 상호접속부(625)는 또한 게이트 핑거(610)에 인접한 반도체 구조물(690)의 부분 위로 연장될 수 있다. 일부 실시예들에서, 게이트 상호접속부(625)는 게이트 핑거(610)와 소스 영역(105) 사이의 반도체 구조물(690)의 부분 위로 연장될 수 있다. 일부 실시예들에서, 게이트 상호접속부(625)는 소스 영역(105)의 부분 위로 연장될 수 있다.
게이트 상호접속부는 부분적으로 제2 전도성 부분(627")을 통해 게이트 핑거(610)에 접속될 수 있다. 제2 전도성 부분(627")은 게이트 상호접속부(625)와 전도성 비아(628) 사이에서 연장될 수 있다. 도 17b에 도시된 바와 같이, 전도성 비아(628)는 예를 들어 도 14a와 관련하여 본 명세서에서 논의된 바와 같이 게이트 핑거(610)의 에지 부분(E)에 결합될 수 있다.
게이트 러너(621) 및 게이트 상호접속부(625)는 상이한 높이들에 배치될 수 있다. 일부 실시예들에서, 게이트 러너(621)의 적어도 일부는 게이트 상호접속부(625)의 일부와 겹칠 수 있다. 일부 실시예들에서, 게이트 러너(621) 및 게이트 상호접속부(625) 둘 다는 금속을 포함할 수 있지만, 본 발명은 이에 제한되지 않는다. 일부 실시예들에서, 게이트 러너(621)의 단면은 (예를 들어, Y 방향에서) 게이트 상호접속부(625)의 단면보다 큰 치수를 가질 수 있다.
본 명세서에 설명된 실시예들은 동일 선상에 배열된 분할된 게이트 핑거들(610)이 역시 병렬로 배열된 것처럼 동작하는 한편, 드레인은 내부 피드 방식으로 동작하는 것을 허용할 수 있다. 일부 실시예들에서, 이러한 구성은 2W 폭을 갖는 트랜지스터의 각각의 게이트 핑거가 각각 W 폭을 갖는 병렬의 더 짧은 게이트 핑거들의 쌍으로서 동작하는 것을 허용할 수 있지만, 핑거의 수를 2배로 늘리지는 않는다. 이 구성은 낮은 게이트 저항의 이익을 유지하여, 동일한 고전력을 생성하면서 더 높은 이득을 생성할 수 있다.
중앙 피드 드레인 핑거들을 갖는 에지 피드 게이트 핑거들은 디바이스의 에너지 전파 방향을 따르고, 전류 합산이 동위상으로 행해지는 것을 허용한다. 이는 출력 전력 밀도 및 효율의 측면에서 더 짧은 핑거들의 RF 성능을 보존하는 데 기여할 것이다. 일부 실시예들에서, 에지 피드 드레인 핑거들과 함께 중앙 피드 게이트 핑거들의 사용을 통해 유사한 이익들이 얻어질 수 있다.
용어 제1, 제2 등이 본 명세서에서 다양한 요소들을 설명하기 위해 사용될 수 있지만, 이러한 요소들은 이러한 용어들에 의해 제한되어서는 안 된다는 것을 이해할 것이다. 이러한 용어들은 하나의 요소를 다른 요소로부터 구별하기 위해서만 사용된다. 예를 들어, 본 발명의 범위를 벗어나지 않으면서 제1 요소가 제2 요소로 명명될 수 있고, 마찬가지로 제2 요소가 제1 요소로 명명될 수 있다. 본 명세서에서 사용될 때, 용어 "및/또는"은 연관된 나열된 항목들 중 하나 이상의 항목의 임의의 및 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 오직 특정 실시예들을 설명하기 위한 것이며, 본 발명을 제한하도록 의도되지 않는다. 본 명세서에서 사용될 때, 단수 형태인 "a", "an" 및 "the"는 문맥상 달리 명확하게 나타내지 않는 한 복수 형태도 포함하도록 의도된다. 본 명세서에서 사용될 때, 용어 "포함하는(comprises, comprising, includes, 및/또는 including)"은 언급된 특징들, 정수들, 단계들, 동작들, 요소들 및/또는 컴포넌트들의 존재를 명시하지만, 하나 이상의 다른 특징들, 정수들, 단계들, 동작들, 요소들, 컴포넌트들 및/또는 그들의 그룹들의 존재 또는 추가를 배제하지 않음이 추가로 이해될 것이다.
달리 정의되지 않는 한, (기술적 및 과학적 용어들을 포함하여) 본 명세서에서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 본 명세서에서 사용되는 용어들은 본 명세서 및 관련 기술의 맥락에서 그 의미와 일치하는 의미들을 갖는 것으로 해석되어야 하며, 본 명세서에서 명시적으로 그렇게 정의되지 않는 한 이상화되거나 지나치게 형식적인 의미로 해석되지 않을 것임이 추가로 이해될 것이다.
층, 영역 또는 기판과 같은 요소가 다른 요소 "상에" 있거나 "상으로" 연장되는 것으로 언급될 때, 그것은 다른 요소 바로 위에 또는 다른 요소 바로 위로 연장되거나, 또한 개재되는 요소들이 존재할 수 있음을 이해할 수 있을 것이다. 대조적으로, 요소가 다른 요소에 "바로 위에" 있거나 "바로 위로" 연장되는 것으로 언급되는 경우, 개재되는 요소들은 존재하지 않는다. 또한, 요소가 다른 요소에 "접속된" 또는 "결합된" 것으로서 지칭될 때, 다른 요소에 직접 접속 또는 결합될 수 있거나, 또한 개재되는 요소가 존재할 수 있음이 이해될 것이다. 대조적으로, 요소가 다른 요소에 "직접 접속" 또는 "직접 결합"되는 것으로 언급될 때, 개재되는 요소들은 존재하지 않는다.
"아래" 또는 "위" 또는 "상부" 또는 "하부" 또는 "수평" 또는 "측방향" 또는 "수직"과 같은 관계 용어들은 도면들에 도시된 바와 같은 하나의 요소, 층 또는 영역과 다른 요소, 층 또는 영역의 관계를 설명하기 위해 본 명세서에서 사용될 수 있다. 이러한 용어들은 도면들에 도시된 배향에 추가하여 디바이스의 상이한 배향들을 포괄하도록 의도된 것임이 이해될 것이다.
본 발명의 실시예들은 본 발명의 이상화된 실시예들(및 중간 구조들)의 개략도인 단면도들을 참조하여 본 명세서에서 설명된다. 도면들에서의 층들 및 영역들의 두께는 명확성을 위해 과장될 수 있다. 추가적으로, 예를 들어 제조 기술들 및/또는 공차들의 결과로서, 도시의 형상으로부터의 변화가 예상되어야 한다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역들의 특정 형상들로 제한되는 것으로 해석되어서는 안 되며, 예를 들어 제조로부터 야기되는 형상들의 편차를 포함해야 한다.
도면들 및 명세서에서, 본 발명의 전형적인 실시예들이 개시되어 있으며, 특정 용어들이 사용되지만, 이들은 제한의 목적이 아닌 포괄적이고 설명적인 의미로만 사용되며, 본 발명의 범위는 이하의 청구항들에서 제시된다.

Claims (44)

  1. 트랜지스터 디바이스로서,
    반도체 구조물;
    상기 반도체 구조물 상에 제1 방향으로 연장되는 게이트 핑거(gate finger); 및
    상기 제1 방향으로 연장되는 게이트 상호접속부(gate interconnect) - 상기 게이트 상호접속부는 상기 게이트 상호접속부의 내부 위치에서 게이트 신호에 결합되도록 구성됨 -
    를 포함하고, 상기 게이트 상호접속부는 상기 게이트 상호접속부의 내부 위치로부터 오프셋된 위치에서 상기 게이트 핑거에 접속되는, 트랜지스터 디바이스.
  2. 제1항에 있어서, 상기 게이트 핑거는 상기 게이트 핑거의 대향 에지들에 있는 에지 부분들, 및 상기 에지 부분들 사이의 중앙 부분을 포함하고,
    상기 게이트 상호접속부는 복수의 전도성 비아를 통해 상기 게이트 핑거의 에지 부분들에 접속되는, 트랜지스터 디바이스.
  3. 제1항 또는 제2항에 있어서, 상기 게이트 핑거는 상기 게이트 핑거의 중앙 부분에 접속되는 전도성 비아를 갖지 않는, 트랜지스터 디바이스.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 에지 부분들은 상기 게이트 핑거의 각각의 대향 에지들로부터 상기 게이트 핑거의 제1 방향의 폭의 1/3 내에 있는, 트랜지스터 디바이스.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 게이트 상호접속부는 상기 게이트 핑거의 제1 에지에 인접한 상기 게이트 핑거 상의 제1 위치 및 상기 게이트 핑거의 제2 에지에 인접한 상기 게이트 핑거 상의 제2 위치에서 상기 게이트 핑거에 접속되는, 트랜지스터 디바이스.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 반도체 구조물 상에 상기 제1 방향으로 연장되는 게이트 러너(gate runner)를 더 포함하고,
    상기 게이트 상호접속부는 제1 단부 및 제2 단부를 가지며,
    상기 게이트 상호접속부는 상기 게이트 상호접속부의 상기 제1 단부 및 상기 제2 단부로부터 떨어져 있는 상기 게이트 상호접속부의 내부 위치에서 상기 게이트 러너에 접속되는, 트랜지스터 디바이스.
  7. 제6항에 있어서, 상기 게이트 핑거는 상기 반도체 구조물 위의 제1 레벨에서 상기 반도체 구조물 상에 연장되고, 상기 게이트 상호접속부는 상기 반도체 구조물 위에서 상기 제1 레벨보다 높은 제2 레벨에서 상기 반도체 구조물 상에 연장되고, 상기 게이트 러너는 상기 반도체 구조물 위에서 상기 제2 레벨과 동일하거나 그보다 높은 제3 레벨에서 상기 반도체 구조물 상에 연장되는, 트랜지스터 디바이스.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 게이트 핑거는 갭을 사이에 갖는 제1 세그먼트 및 제2 세그먼트를 포함하는, 트랜지스터 디바이스.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 반도체 구조물 상에 상기 제1 방향으로 연장되는 드레인 핑거; 및
    상기 제1 방향으로 연장되는 드레인 상호접속부 - 상기 드레인 상호접속부는 상기 드레인 상호접속부의 내부 위치에서 드레인 신호에 결합되도록 구성됨 -
    를 더 포함하며, 상기 드레인 상호접속부는 복수의 전도성 비아에 의해 상기 드레인 핑거에 접속되는, 트랜지스터 디바이스.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 게이트 상호접속부의 내부 위치로부터 오프셋된 위치는 상기 게이트 상호접속부의 내부 위치로부터 제1 오프셋만큼 오프셋되고, 상기 게이트 핑거의 에지로부터 제2 오프셋만큼 오프셋되며,
    상기 제1 오프셋은 상기 제2 오프셋보다 큰, 트랜지스터 디바이스.
  11. 트랜지스터 디바이스로서,
    반도체 구조물;
    상기 반도체 구조물 상에 제1 방향으로 연장되는 드레인 핑거; 및
    상기 제1 방향으로 연장되는 드레인 상호접속부 - 상기 드레인 상호접속부는 상기 드레인 상호접속부의 내부 위치에서 드레인 신호에 결합되도록 구성됨 -
    를 포함하고, 상기 드레인 상호접속부는 상기 드레인 상호접속부의 내부 위치로부터 오프셋된 위치에서 상기 드레인 핑거에 접속되는, 트랜지스터 디바이스.
  12. 제11항에 있어서, 상기 드레인 핑거는 상기 드레인 핑거의 대향 에지들에 있는 에지 부분들, 및 상기 에지 부분들 사이의 중앙 부분을 포함하고,
    상기 드레인 상호접속부는 복수의 전도성 비아를 통해 상기 드레인 핑거의 에지 부분들에 접속되는, 트랜지스터 디바이스.
  13. 제11항 또는 제12항에 있어서, 상기 드레인 핑거는 상기 드레인 핑거의 중앙 부분에 접속되는 전도성 비아를 갖지 않는, 트랜지스터 디바이스.
  14. 제11항 내지 제13항 중 어느 한 항에 있어서, 상기 에지 부분들은 상기 드레인 핑거의 각각의 대향 에지들로부터 상기 드레인 핑거의 제1 방향의 폭의 1/3 내에 있는, 트랜지스터 디바이스.
  15. 제11항 내지 제14항 중 어느 한 항에 있어서, 상기 드레인 상호접속부는 상기 드레인 핑거의 제1 에지에 인접한 상기 드레인 핑거 상의 제1 위치 및 상기 드레인 핑거의 제2 에지에 인접한 상기 드레인 핑거 상의 제2 위치에서 상기 드레인 핑거에 접속되는, 트랜지스터 디바이스.
  16. 제11항 내지 제15항 중 어느 한 항에 있어서,
    상기 반도체 구조물 상에 상기 제1 방향으로 연장되는 드레인 러너를 더 포함하고,
    상기 드레인 상호접속부는 제1 단부 및 제2 단부를 가지며,
    상기 드레인 상호접속부는 상기 드레인 상호접속부의 상기 제1 단부 및 상기 제2 단부로부터 떨어져 있는 상기 드레인 상호접속부의 내부 위치에서 상기 드레인 러너에 접속되는, 트랜지스터 디바이스.
  17. 제16항에 있어서, 상기 드레인 핑거는 상기 반도체 구조물 위의 제1 레벨에서 상기 반도체 구조물 상에 연장되고, 상기 드레인 상호접속부는 상기 반도체 구조물 위에서 상기 제1 레벨보다 높은 제2 레벨에서 상기 반도체 구조물 상에 연장되고, 상기 드레인 러너는 상기 반도체 구조물 위에서 상기 제2 레벨과 동일하거나 그보다 높은 제3 레벨에서 상기 반도체 구조물 상에 연장되는, 트랜지스터 디바이스.
  18. 제11항 내지 제17항 중 어느 한 항에 있어서,
    상기 반도체 구조물 상에 상기 제1 방향으로 연장되는 게이트 핑거; 및
    상기 제1 방향으로 연장되는 게이트 상호접속부 - 상기 게이트 상호접속부는 상기 게이트 상호접속부의 내부 위치에서 게이트 신호에 결합되도록 구성됨 -
    를 더 포함하며, 상기 게이트 상호접속부는 복수의 전도성 비아에 의해 상기 게이트 핑거에 접속되는, 트랜지스터 디바이스.
  19. 제11항 내지 제19항 중 어느 한 항에 있어서, 상기 드레인 상호접속부의 내부 위치로부터 오프셋된 위치는 상기 드레인 상호접속부의 내부 위치로부터 제1 오프셋만큼 오프셋되고, 상기 드레인 핑거의 에지로부터 제2 오프셋만큼 오프셋되며,
    상기 제1 오프셋은 상기 제2 오프셋보다 큰, 트랜지스터 디바이스.
  20. 트랜지스터 디바이스로서,
    반도체 구조물; 및
    상기 반도체 구조물 상에 교대로 배열되고 각각 제1 방향으로 연장되는 복수의 게이트 핑거 및 복수의 드레인 핑거
    를 포함하고,
    상기 복수의 게이트 핑거 중의 게이트 핑거 및 상기 복수의 드레인 핑거 중의 드레인 핑거는 그것들의 대향 에지들에 있는 각각의 에지 부분들, 및 상기 각각의 에지 부분들 사이의 중앙 부분을 포함하고,
    상기 게이트 핑거 또는 상기 드레인 핑거 중 하나는 그것들의 각각의 에지 부분들에 접속되는 복수의 전도성 비아를 가지며, 상기 중앙 부분에 접속되는 전도성 비아를 갖지 않고,
    상기 게이트 핑거 또는 상기 드레인 핑거 중 다른 하나는 그것들의 중앙 부분에 접속되는 적어도 하나의 전도성 비아를 갖는, 트랜지스터 디바이스.
  21. 제20항에 있어서, 상기 각각의 에지 부분들은 상기 게이트 핑거 또는 상기 드레인 핑거의 대향 에지들로부터 상기 게이트 핑거 또는 상기 드레인 핑거의 제1 방향의 폭의 1/3 내에 있는, 트랜지스터 디바이스.
  22. 제20항 또는 제21항에 있어서,
    상기 반도체 구조물 상의 복수의 게이트 상호접속부 - 상기 복수의 게이트 상호접속부 중 각각의 것들은 상기 복수의 게이트 핑거 중 각각의 것들에 결합됨 -; 및
    상기 반도체 구조물 상에 연장되는 복수의 게이트 러너
    를 더 포함하고,
    상기 복수의 게이트 상호접속부 각각은 제1 단부 및 제2 단부를 갖고,
    상기 게이트 상호접속부들 중 적어도 하나는, 상기 게이트 상호접속부들 중 적어도 하나의 상기 제1 단부 및 상기 제2 단부로부터 떨어져 있는 상기 게이트 상호접속부들 중 적어도 하나의 내부 위치에서 상기 게이트 러너들 중 하나에 접속되는, 트랜지스터 디바이스.
  23. 제20항 내지 제22항 중 어느 한 항에 있어서, 상기 반도체 구조물 상에 교대로 배열된 복수의 소스 영역 및 복수의 드레인 영역을 더 포함하고,
    상기 복수의 게이트 핑거 중 각각의 것들은 상기 소스 영역들 및 상기 드레인 영역들 중 인접한 것들 사이에서 연장되고,
    상기 게이트 러너들 중 적어도 하나는 상기 소스 영역들 중 하나 상에 연장되는, 트랜지스터 디바이스.
  24. 제23항에 있어서, 상기 게이트 러너들 중 적어도 하나는 상기 제1 방향으로 연장되고,
    상기 제1 방향을 가로지르는 제2 방향에서의 상기 게이트 러너들 중 적어도 하나의 제1 치수는 상기 제2 방향에서의 상기 게이트 상호접속부들 중 적어도 하나의 제2 치수를 초과하는, 트랜지스터 디바이스.
  25. 트랜지스터 디바이스로서,
    반도체 구조물;
    상기 반도체 구조물 상에 제1 방향으로 연장되는 복수의 게이트 핑거;
    상기 반도체 구조물 상에 상기 제1 방향으로 연장되는 제1 단부 및 제2 단부를 각각 갖는 복수의 게이트 상호접속부 - 각각의 게이트 상호접속부는 복수의 제1 전도성 비아에 의해 각각의 게이트 핑거에 접속됨 -; 및
    상기 반도체 구조물 상에 상기 제1 방향으로 연장되는 복수의 게이트 러너
    를 포함하고,
    상기 게이트 상호접속부들 중 적어도 하나는 적어도 하나의 게이트 상호접속부의 상기 제1 단부 및 상기 제2 단부로부터 떨어져 있는 상기 적어도 하나의 게이트 상호접속부의 내부 위치에서 제2 전도성 비아에 의해 상기 게이트 러너들 중 하나에 접속되는, 트랜지스터 디바이스.
  26. 제25항에 있어서, 상기 게이트 핑거들 중 각각의 것들은 상기 트랜지스터 디바이스를 위한 게이트 전극으로서 작용하도록 구성되는, 트랜지스터 디바이스.
  27. 제25항 또는 제26항에 있어서, 상기 게이트 핑거들은 상기 반도체 구조물 위의 제1 레벨에서 상기 반도체 구조물 상에 연장되고, 상기 게이트 상호접속부들은 상기 반도체 구조물 위에서 상기 제1 레벨보다 높은 제2 레벨에서 상기 반도체 구조물 상에 연장되고, 상기 게이트 러너들은 상기 반도체 구조물 위에서 상기 제2 레벨보다 높은 제3 레벨에서 상기 반도체 구조물 상에 연장되는, 트랜지스터 디바이스.
  28. 제25항 내지 제27항 중 어느 한 항에 있어서, 상기 적어도 하나의 게이트 상호접속부의 내부 위치는 상기 적어도 하나의 게이트 상호접속부의 상기 제1 단부와 상기 제2 단부 사이의 거리의 1/3 내지 2/3에 있는, 트랜지스터 디바이스.
  29. 제25항 내지 제28항 중 어느 한 항에 있어서, 상기 적어도 하나의 게이트 상호접속부의 내부 위치는 상기 적어도 하나의 게이트 상호접속부의 상기 제1 단부와 상기 제2 단부 사이의 중간점에 있는, 트랜지스터 디바이스.
  30. 제25항 내지 제29항 중 어느 한 항에 있어서, 상기 게이트 핑거들 중 제1 게이트 핑거는 갭을 사이에 갖는 제1 세그먼트 및 제2 세그먼트를 포함하는, 트랜지스터 디바이스.
  31. 제30항에 있어서, 상기 적어도 하나의 게이트 상호접속부들의 내부 위치는 상기 갭과 수직으로 겹치는, 트랜지스터 디바이스.
  32. 제25항 내지 제31항 중 어느 한 항에 있어서, 상기 게이트 러너들에 접속되는 상기 반도체 구조물 상의 게이트 매니폴드를 더 포함하고, 상기 게이트 매니폴드는 상기 제1 방향을 가로지르는 제2 방향으로 상기 반도체 구조물 상에 연장되는, 트랜지스터 디바이스.
  33. 제32항에 있어서, 상기 게이트 러너들은 제1 게이트 러너들이고, 각각의 제1 게이트 러너는 제3 단부 및 제4 단부를 가지며,
    상기 내부 위치는 제1 내부 위치이고,
    상기 트랜지스터 디바이스는 상기 반도체 구조물 상에 상기 제1 방향으로 연장되는 복수의 제2 게이트 러너를 더 포함하고,
    적어도 하나의 제2 게이트 러너는 제3 전도성 비아에 의해 제1 게이트 러너에 접속되고, 상기 제3 전도성 비아는 상기 제1 게이트 러너의 상기 제3 단부 및 상기 제4 단부로부터 떨어져 있는 상기 제1 게이트 러너의 제2 내부 위치에서 상기 제1 게이트 러너에 접속되고,
    상기 게이트 매니폴드는 상기 제2 게이트 러너들 중 각각의 것들을 통해 상기 제1 게이트 러너들에 접속되는, 트랜지스터 디바이스.
  34. 제25항 내지 제33항 중 어느 한 항에 있어서, 상기 내부 위치는 제1 내부 위치이고,
    상기 트랜지스터 디바이스는:
    상기 반도체 구조물 상에 상기 제1 방향으로 연장되는 복수의 드레인 핑거;
    상기 반도체 구조물 상에 상기 제1 방향으로 연장되는 제3 단부 및 제4 단부를 각각 갖는 복수의 드레인 상호접속부 - 각각의 드레인 상호접속부는 복수의 제3 전도성 비아에 의해 각각의 드레인 핑거에 접속됨 -;
    상기 반도체 구조물 상에 상기 제1 방향으로 연장되는 복수의 드레인 러너 - 적어도 하나의 드레인 상호접속부의 상기 제3 단부 및 상기 제4 단부로부터 떨어져 있는 상기 적어도 하나의 드레인 상호접속부의 제2 내부 위치는 제4 전도성 비아에 의해 드레인 러너에 접속됨 -; 및
    상기 반도체 구조물 상에 있고 상기 복수의 드레인 러너에 접속되는 드레인 매니폴드
    를 더 포함하는, 트랜지스터 디바이스.
  35. 트랜지스터 디바이스로서,
    반도체 구조물;
    상기 반도체 구조물 상에 교대로 배열된 복수의 소스 영역 및 복수의 드레인 영역;
    상기 소스 영역들 및 상기 드레인 영역들 중 인접한 것들 사이에서 상기 반도체 구조물 위의 제1 레벨에서 각각 연장되는 복수의 게이트 핑거;
    상기 반도체 구조물 위에서 상기 제1 레벨보다 높은 제2 레벨에 있는 상기 반도체 구조물 상의 복수의 게이트 상호접속부 - 상기 게이트 상호접속부들 각각은 복수의 제1 전도성 비아에 의해 각각의 게이트 핑거에 접속됨 -; 및
    상기 반도체 구조물 위에서 상기 제2 레벨보다 높은 제3 레벨에 있는 상기 반도체 구조물 상의 복수의 게이트 러너 - 상기 게이트 러너들 중 적어도 하나는 제2 전도성 비아에 의해 상기 게이트 상호접속부들 중 적어도 하나에 접속되고, 상기 제2 전도성 비아는 인접한 소스 영역과 겹치는 상기 게이트 상호접속부들 중 적어도 하나 상의 제1 내부 위치에서 상기 게이트 상호접속부들 중 적어도 하나에 접속됨 -
    를 포함하는 트랜지스터 디바이스.
  36. 제35항에 있어서, 상기 제1 내부 위치는 상기 게이트 상호접속부 중 적어도 하나의 제1 단부와 제2 단부 사이의 거리의 1/3 내지 2/3에 있는, 트랜지스터 디바이스.
  37. 제35항 또는 제36항에 있어서, 상기 반도체 구조물 상에 있고 상기 게이트 러너들에 접속되는 게이트 매니폴드를 더 포함하고,
    상기 복수의 게이트 러너는 제1 게이트 러너들이고, 각각의 제1 게이트 러너는 제3 단부 및 제4 단부를 가지며,
    상기 트랜지스터 디바이스는 상기 반도체 구조물 상에 연장되는 복수의 제2 게이트 러너를 더 포함하고,
    제2 게이트 러너는 제3 전도성 비아에 의해 상기 제1 게이트 러너들 중 적어도 하나에 접속되고, 상기 제3 전도성 비아는 상기 제1 게이트 러너들 중 적어도 하나의 상기 제3 단부 및 상기 제4 단부로부터 떨어져 있는 상기 제1 게이트 러너들 중 적어도 하나의 제2 내부 위치에서 상기 제1 게이트 러너들 중 적어도 하나에 접속되고,
    상기 게이트 매니폴드는 상기 복수의 제2 게이트 러너 중 각각의 것들을 통해 상기 복수의 제1 게이트 러너에 접속되는, 트랜지스터 디바이스.
  38. 제35항 내지 제37항 중 어느 한 항에 있어서, 상기 게이트 러너들 중 적어도 하나의 폭은 상기 게이트 상호접속부들 중 적어도 하나의 폭을 초과하는, 트랜지스터 디바이스.
  39. 제35항 내지 제38항 중 어느 한 항에 있어서, 상기 트랜지스터 디바이스는
    상기 복수의 드레인 영역 상에 각각 있는 복수의 드레인 핑거;
    상기 반도체 구조물 상의 복수의 드레인 상호접속부 - 상기 드레인 상호접속부들 각각은 복수의 제3 전도성 비아에 의해 각각의 드레인 핑거에 접속됨 -;
    상기 반도체 구조물 상의 복수의 드레인 러너 - 상기 드레인 러너들 중 적어도 하나는 인접한 소스 영역과 겹치는 상기 드레인 상호접속부들 중 적어도 하나 상의 제2 내부 위치에서 상기 드레인 상호접속부들 중 적어도 하나에 접속되는 제4 전도성 비아에 의해 상기 드레인 상호접속부들 중 적어도 하나에 접속됨 -; 및
    상기 반도체 구조물 상에 있고 상기 드레인 러너들에 접속되는 드레인 매니폴드
    를 더 포함하는, 트랜지스터 디바이스.
  40. 제39항에 있어서, 상기 게이트 러너들은 상기 반도체 구조물 위에서 상기 드레인 러너들 중 적어도 하나와는 다른 레벨에 있는, 트랜지스터 디바이스.
  41. 트랜지스터 디바이스로서,
    반도체 구조물;
    상기 반도체 구조물 상에 연장되는 복수의 게이트 핑거;
    상기 반도체 구조물 상의 복수의 게이트 상호접속부 - 상기 게이트 상호접속부들 각각은 상기 게이트 핑거들 중 각각의 것들에 전기적으로 결합되고, 각각의 게이트 상호접속부는 제1 단부 및 제2 단부를 가짐 -; 및
    상기 반도체 구조물 상의 복수의 게이트 러너
    를 포함하고, 상기 게이트 러너들 중 적어도 하나는 전도성 비아에 의해 상기 게이트 상호접속부들 중 적어도 하나에 접속되고, 상기 전도성 비아를 통해 상기 게이트 상호접속부들 중 적어도 하나의 상기 제1 단부에서 수신되는 전류는 상기 전도성 비아를 통해 상기 게이트 상호접속부들 중 적어도 하나의 상기 제2 단부에서 수신되는 전류와 1도 미만의 위상차를 갖는, 트랜지스터 디바이스.
  42. 제41항에 있어서, 상기 게이트 러너들 및 상기 게이트 상호접속부들은 제1 방향으로 연장되고,
    상기 제1 방향을 가로지르는 제2 방향에서의 상기 게이트 러너들 중 적어도 하나의 제1 치수는 상기 제2 방향에서의 상기 게이트 상호접속부들 중 적어도 하나의 제2 치수를 초과하는, 트랜지스터 디바이스.
  43. 제41항 또는 제42항에 있어서, 상기 전도성 비아는 상기 게이트 상호접속부들 중 적어도 하나의 상기 제1 단부와 상기 제2 단부 사이의 거리의 1/3 내지 2/3에 있는 상기 게이트 상호접속부들 중 적어도 하나의 내부 위치에 접속되는, 트랜지스터 디바이스.
  44. 제41항 내지 제43항 중 어느 한 항에 있어서, 상기 게이트 핑거들 중 제1 게이트 핑거는 갭을 사이에 갖는 제1 세그먼트 및 제2 세그먼트를 포함하는, 트랜지스터 디바이스.
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