JP2014078568A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2014078568A JP2014078568A JP2012224376A JP2012224376A JP2014078568A JP 2014078568 A JP2014078568 A JP 2014078568A JP 2012224376 A JP2012224376 A JP 2012224376A JP 2012224376 A JP2012224376 A JP 2012224376A JP 2014078568 A JP2014078568 A JP 2014078568A
- Authority
- JP
- Japan
- Prior art keywords
- silicon nitride
- nitride film
- semiconductor layer
- gate electrode
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Formation Of Insulating Films (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
【課題】電極間のリーク電流を抑制すること。
【解決手段】窒化物半導体層20と、前記窒化物半導体層上に形成されたゲート電極34と、前記窒化物半導体層上に前記ゲート電極を挟むように形成されたソース電極30およびドレイン電極32と、前記ゲート電極と前記ソース電極との間の領域と、前記ゲート電極と前記ドレイン電極との間の領域と、の少なくとも一方の領域における前記窒化物半導体層表面上の一部領域だけに前記窒化物半導体層上に形成された、屈折率が2.2以上の第1窒化シリコン膜22と、前記窒化物半導体層の表面と前記第1窒化シリコン膜上とに形成され、屈折率が前記第1窒化シリコン膜より小さい第2窒化シリコン膜24と、を具備する半導体装置。
【選択図】図1
【解決手段】窒化物半導体層20と、前記窒化物半導体層上に形成されたゲート電極34と、前記窒化物半導体層上に前記ゲート電極を挟むように形成されたソース電極30およびドレイン電極32と、前記ゲート電極と前記ソース電極との間の領域と、前記ゲート電極と前記ドレイン電極との間の領域と、の少なくとも一方の領域における前記窒化物半導体層表面上の一部領域だけに前記窒化物半導体層上に形成された、屈折率が2.2以上の第1窒化シリコン膜22と、前記窒化物半導体層の表面と前記第1窒化シリコン膜上とに形成され、屈折率が前記第1窒化シリコン膜より小さい第2窒化シリコン膜24と、を具備する半導体装置。
【選択図】図1
Description
本発明は、半導体装置に関し、例えば、窒化シリコン膜を備える半導体装置に関する。
窒化物半導体を用いたHEMT(High Electron Mobility Transistor)等のFET(Field Effect Transistor)は、携帯電話基地局用増幅器等の高周波かつ高出力で動作する増幅器として注目されている。
特許文献1には、窒化物半導体を用いたFETの窒化物半導体層上に屈折率が2.2以上の第1窒化シリコン膜、第1窒化シリコン膜上に第1窒化シリコン膜より屈折率の小さな第2窒化シリコン膜を形成することが記載されている。
特許文献1の発明においては、第1窒化シリコン膜の屈折率を2.2以上とすることにより、窒化物半導体層と窒化シリコン膜との界面のガリウム酸化物等の不要な化合物を抑制し、コラプス現象を抑制する。一方、第1窒化シリコン膜上に屈折率の小さな第2窒化シリコン膜を形成することにより、パワースランプを抑制する。
しかしながら、第1窒化シリコン膜が窒化物半導体層の電極間全面に形成されているため、第1窒化シリコン膜を介し電極間のリーク電流が増大する。
本発明は、上記課題に鑑みなされたものであり、電極間のリーク電流を抑制することを目的とする。
本発明は、窒化物半導体層と、前記窒化物半導体層上に形成されたゲート電極と、前記窒化物半導体層上に前記ゲート電極を挟むように形成されたソース電極およびドレイン電極と、前記ゲート電極と前記ソース電極との間の領域と、前記ゲート電極と前記ドレイン電極との間の領域と、の少なくとも一方の領域における前記窒化物半導体層表面上の一部領域だけに前記窒化物半導体層上に形成された、屈折率が2.2以上の第1窒化シリコン膜と、前記窒化物半導体層の表面と前記第1窒化シリコン膜上とに形成され、屈折率が前記第1窒化シリコン膜より小さい第2窒化シリコン膜と、を具備することを特徴とする半導体装置である。本発明によれば、電極間のリーク電流を抑制することができる。
上記構成において、前記第1窒化シリコン膜の膜厚は1nm以上かつ10nm以下である構成とすることができる。
上記構成において、前記ゲート電極は、前記第2窒化シリコン膜上に延在しており、前記第1窒化シリコン膜と前記第2窒化シリコン膜とにより形成される段差を反映した段差を有する構成とすることができる。
本発明は、窒化物半導体層と、前記窒化物半導体層上に形成されたゲート電極と、前記窒化物半導体層上に前記ゲート電極を挟むように形成されたソース電極およびドレイン電極と、前記ゲート電極と前記ソース電極との間の領域と、前記ゲート電極と前記ドレイン電極との間の領域と、の少なくとも一方の領域における前記窒化物半導体層の表面全面に形成され、厚みが1nm以上かつ10nm以下であり、屈折率が2.2以上の第1窒化シリコン膜と、前記窒化物半導体層の表面と前記第1窒化シリコン膜上とに形成され、屈折率が前記第1窒化シリコン膜より小さい第2窒化シリコン膜と、を具備することを特徴とする半導体装置である。本発明によれば、電極間のリーク電流を抑制することができる。
上記構成において、前記第1窒化シリコン膜の屈折率は2.85以下である構成とすることができる。
上記構成において、前記第2窒化シリコン膜の屈折率は、1.8以上かつ2.1以下である構成とすることができる。
上記構成において、前記第1窒化シリコン膜は300℃以上かつ700℃以下の温度で熱処理されたものである構成とすることができる。
本発明によれば、電極間のリーク電流を抑制することができる。
以下、本発明の実施例について説明する。
図1は、実施例1に係る半導体装置の断面図である。図1に示すように、SiC、Siまたはサファイア等からなる基板10上に、窒化物半導体層20が形成されている。窒化物半導体層20は、基板側からバリア層12、チャネル層14、電子供給層16およびキャップ層18を備えている。バリア層12は、例えば膜厚が300nmのAlN層、チャネル層14は、例えば膜厚が1000nmのアンドープGaN層、電子供給層16は、例えば膜厚が20nmのAlGaN層、キャップ層18は、例えば膜厚が5nmのn型GaN層である。
窒化物半導体層20上にゲート電極34と、ゲート電極34を挟むソース電極30およびドレイン電極32が形成されている。ゲート電極34は、例えば窒化物半導体層20側からNi膜およびAu膜等の金属膜を含む。Ni膜の膜厚は例えば50nm、Au膜の膜厚は例えば400nmである。ソース電極30およびドレイン電極32は、例えば窒化物半導体層20側からTa膜およびAl膜等の金属膜を含むオーミック電極部分である。ここで、Ta膜の膜厚は例えば30nm、Al膜の膜厚は例えば300nmである。
ゲート電極34とドレイン電極32との間の窒化物半導体層20の表面の領域の一部領域のみに窒化物半導体層20上に第1窒化シリコン膜22が形成されている。典型的には、第1窒化シリコン膜22は前記n型GaN層からなるキャップ層18の表面に形成される。第1窒化シリコン膜22の屈折率は2.2以上である。第1窒化シリコン膜22が形成された一部領域以外の窒化物半導体層20の表面上および第1窒化シリコン膜22上に第2窒化シリコン膜24が形成されている。第2窒化シリコン膜24の屈折率は第1窒化シリコン膜22より小さい。第2窒化シリコン膜24上に第3窒化シリコン膜26が形成されている。第3窒化シリコン膜26の屈折率は第2窒化シリコン膜24と同程度である。
ソース電極30、ドレイン電極32およびゲート電極34を覆うように第3窒化シリコン膜26上に絶縁層36が形成されている。絶縁層36は、例えば窒化シリコン膜である。絶縁層36にソース電極30およびドレイン電極32に接続する開口部が設けられている。開口部内にソース電極30およびドレイン電極32上に直接接続するそれぞれソース配線40およびドレイン配線42が形成されている。ソース配線40およびドレイン配線42は、例えばAu等の金属からなる。
図2(a)から図3(c)は、実施例1に係る半導体装置の製造方法を示す断面図である。
図2(a)を参照。基板10上に例えばMOCVD(Metal Organic Chemical Vapor Deposition)法を用い窒化物半導体層20を形成する。
図2(b)を参照。まず、窒化物半導体層20上に第1窒化シリコン膜22を、例えばCVD法を用い形成する。第1窒化シリコン膜22の成膜条件は、例えば以下である。
成膜装置:平行平板型プラズマCVD装置
基板温度:250℃〜350℃
成膜ガス:SiH4、N2、He
ガス流量:SiH4:3〜6sccm、N2:200〜600sccm、He:500〜900sccm
圧力:0.8〜1.0Torr
パワー:25〜75Watts
図2(a)を参照。基板10上に例えばMOCVD(Metal Organic Chemical Vapor Deposition)法を用い窒化物半導体層20を形成する。
図2(b)を参照。まず、窒化物半導体層20上に第1窒化シリコン膜22を、例えばCVD法を用い形成する。第1窒化シリコン膜22の成膜条件は、例えば以下である。
成膜装置:平行平板型プラズマCVD装置
基板温度:250℃〜350℃
成膜ガス:SiH4、N2、He
ガス流量:SiH4:3〜6sccm、N2:200〜600sccm、He:500〜900sccm
圧力:0.8〜1.0Torr
パワー:25〜75Watts
つぎに、第1窒化シリコン膜22をフォトリソグラフィ法およびエッチング法を用い選択的に除去する。これにより、窒化物半導体層20表面上の一部領域のみに第1窒化シリコン膜22が形成される。
図2(c)を参照。前記一部領域以外の窒化物半導体層20の表面上と第1窒化シリコン膜22上とに第2窒化シリコン膜24を形成する。第2窒化シリコン膜24は、例えばCVD法を用い形成する。その後、第1窒化シリコン膜22を300℃以上かつ700℃以下の温度において熱処理する。この熱処理により、窒化物半導体層20の表面における残留酸素等のゲッタリングが促進される。なお、この熱処理は、図2(b)を参照して説明した、第1窒化シリコン膜22を成膜した後、第1窒化シリコン膜22を選択的に除去する前に実施してもよい。
図2(d)を参照し、第1窒化シリコン膜22が形成された一部領域を挟んで、第2窒化シリコン膜24に開口部を形成する。開口部内の窒化物半導体層20上にソース電極30およびドレイン電極32を例えば蒸着法およびリフトオフ法を用い形成する。
図3(a)を参照し、ソース電極30、ドレイン電極32および第2窒化シリコン膜24上に第3窒化シリコン膜26をCVD法を用い形成する。
図3(b)を参照し、第2窒化シリコン膜24および第3窒化シリコン膜26に開口部を形成する。第2窒化シリコン膜24および第3窒化シリコン膜26の開口部の窒化物半導体層20上にゲート電極34を例えば蒸着法およびリフトオフ法を用い形成する。ゲート電極34は、第1窒化シリコン膜22が形成された一部領域が、ゲート電極34とドレイン電極32との間の領域となるように形成する。
図3(c)を参照し、第3窒化シリコン膜26およびゲート電極34上に、絶縁膜36を例えばCVD法を用い形成する。絶縁膜36および第3窒化シリコン膜26にソース電極30およびドレイン電極32に接続する開口部を形成する。開口部内にそれぞれソース電極30およびドレイン電極32に接続するソース配線40およびドレイン配線42を例えばめっき法を用い形成する。
実施例1として、以下のFETを試作した。なお、窒化物半導体層20および電極の構成は、図1において例示した構造である。
第1窒化シリコン膜22の膜厚:3nm
第1窒化シリコン膜22の屈折率:2.35
第2窒化シリコン膜24の膜厚:20nm
第2窒化シリコン膜24の屈折率:2.05
第3窒化シリコン膜26の膜厚:40nm
第3窒化シリコン膜26の屈折率:2.05
ゲート電極34と第1窒化シリコン膜22との距離L1:1μm
第1窒化シリコン膜22の幅L2:2μm
第1窒化シリコン膜22とドレイン電極32との距離L3:2μm
ゲート長:0.9μm
ゲート幅:1mm
第1窒化シリコン膜22の膜厚:3nm
第1窒化シリコン膜22の屈折率:2.35
第2窒化シリコン膜24の膜厚:20nm
第2窒化シリコン膜24の屈折率:2.05
第3窒化シリコン膜26の膜厚:40nm
第3窒化シリコン膜26の屈折率:2.05
ゲート電極34と第1窒化シリコン膜22との距離L1:1μm
第1窒化シリコン膜22の幅L2:2μm
第1窒化シリコン膜22とドレイン電極32との距離L3:2μm
ゲート長:0.9μm
ゲート幅:1mm
比較例1として、第1窒化シリコン膜22を形成しないFETを試作した。比較例2として、第1窒化シリコン膜22を20nmとし、且つ第1窒化シリコン膜22が第2窒化シリコン膜24の下全面に形成されたFETを試作した。
比較例1、比較例2および実施例1のコラプスを測定した。測定方法は以下である。ゲート−ソース電圧Vgsが0Vおよびドレイン−ソース電圧Vdsが0Vの電圧を初期状態の基準電圧とする。ゲート−ソース電圧Vgsが−3Vおよびドレイン−ソース電圧Vdsが50Vの電圧をコラプス状態の基準電圧とする。基準電圧からパルス周期が400μ秒、パルス幅が4μ秒、デュティ比が1%のパルスを印加する。パルスは、ドレイン−ソース電圧Vdsが0から20Vまで0.2Vステップ、ゲート−ソース電圧Vgsが−2Vから2Vまで0.4Vステップで印加する。これにより、ドレイン特性を測定する。基準電圧として、初期状態とコラスプ状態とについてドレイン特性を測定する。
図4(a)から図4(c)は、それぞれ比較例1、比較例2および実施例1に係るFETのドレイン特性を示す図である。点線は、初期状態のドレイン特性、実線は、コラプス状態のドレイン特性である。図4(a)に示すように、比較例1においては、コラプス状態のドレイン電流の初期状態からの低下が大きい。図4(b)および図4(c)に示すように、比較例2および実施例1においては、コラプス状態のドレイン電流の初期状態からの低下が比較例1より小さい。さらに、比較例2および実施例1においては、ドレイン電流の初期状態からの低下量が同程度である。
さらに、比較例2および実施例1において、ゲート−ドレイン逆方向リーク電流を測定した。リーク電流の測定は、半導体パラメータアラナイザを用い測定した。ゲート−ドレイン電圧Vgdを、0Vから−50Vまで0.5Vッステップで測定したときのVgdが−50Vの電流をリーク電流とした。リーク電流は以下である。
比較例2:1.5×10−6A/mm
実施例1:4.8×10−7A/mm
比較例2:1.5×10−6A/mm
実施例1:4.8×10−7A/mm
実施例1は、コラプス現象を比較例2と同程度とし、リーク電流を比較例2より低減できることがわかった。
これは、以下の理由による。屈折率が大きくなると窒化シリコン膜のシリコン組成比率が大きくなる。例えば、屈折率が1.8〜2.1で窒化シリコン膜の組成比Si/Nは化学量論的な値0.75となる。屈折率が2.2以上の窒化シリコン膜はシリコンが過剰な膜(シリコンリッチ膜)である。窒化物半導体層に接してシリコンリッチな窒化シリコン膜を形成すると、シリコン原子の未結合手が、窒化物半導体層と窒化シリコン膜との界面の残留酸素等の不純物元素と反応する。これにより、窒化物半導体層と窒化シリコン膜との界面の例えば酸素等がゲッタリングされる。これにより、残留酸素等の不純物元素に起因したコラプス現象が抑制される。シリコンリッチな窒化シリコン膜内のシリコン原子の未結合手は、Si−HのHが離脱した場合に形成される。Si−HのHの離脱を促進するためには、熱処理を行なうことが好ましい。
これにより、特許文献1に記載されているように、コラプスに起因するトランジスタのパワースランプ等の不安定現象を抑制できる。
しかしながら、第1窒化シリコン膜22をゲート電極34とドレイン電極32の間の全領域に設けている場合、リーク電流が増加する問題がある。本発明者が検討したところ、このリーク電流の原因は第1窒化シリコン膜22の厚みが関与していることを見出した。比較例2における第1窒化シリコン膜22の厚みは20nmである。この厚みは窒化物半導体層20の表面保護、カバレッジ機能を考慮したものである。しかし、上記の如き第1窒化シリコン膜22の厚みは、時として第1窒化シリコン膜22の内部にシリコン原子の未結合手を大きく残留させてしまう原因になる。窒化物半導体層20表面の残留酸素等の不純物元素の濃度を一定に制御することはプロセス管理上困難である。このため、残留酸素等の不純物元素の濃度が比較的小さい場合、主として第1窒化シリコン膜22の表面に近い側に未結合手が余ってしまう。この未結合手が第1窒化シリコン膜22におけるリークパスを形成する。
実施例1においては、ゲート電極34とドレイン電極32との間の窒化物半導体層20の表面が、全面に渡って第1窒化シリコン膜22で覆われていない。リーク電流の原因になる第1窒化シリコン膜22は、ゲート電極34とドレイン電極32の間における窒化物半導体層20の表面の一部領域だけに設けられている。ゲート電極34とドレイン電極32の間の全面に渡ってリークの原因になる第1窒化シリコン膜22が設けられていないため、前述したリーク電流が抑制できる。
なお、ソース電極30とゲート電極34の間の全面に渡って第1窒化シリコン膜22が設けられていると、その間のリーク電流を増大させる原因になる。この場合は、第1窒化シリコン膜22をソース電極30とゲート電極34の間における窒化物半導体層20の表面の一部領域だけに設ける構成を採用すればよい。
すなわち本発明によれば、第1窒化シリコン膜22は、ソース電極30とゲート電極34との間および/またはドレイン電極32とゲート電極34との間における窒化物半導体層20の表面の一部領域だけに形成ることで、リーク電流が抑制できる。
以上から、実施例1は、図4(b)および図4(c)のように、コラプス現象を比較例2と同程度にできる。さらに、ゲート−ドレイン逆方向リーク電流を、比較例2に比べ小さくできる。
第1窒化シリコン膜22の屈折率は、ゲッタリング効果をより奏するため、2.3以上が好ましく、2.35以上がより好ましい。第1窒化シリコン膜22の屈折率は、第1窒化シリコン膜22がアモルファス状とならない程度以下であることが好ましく、例えば2.85以下が好ましく、2.6以下がより好ましい。
第2窒化シリコン膜24の屈折率は、第2窒化シリコン膜24が化学量論的な組成であることが好ましく、例えば、1.8以上かつ2.1以下が好ましい。1.85以上かつ2.05以下がより好ましい。
第1窒化シリコン膜22がリーク電流の経路になることを抑制するためには、その内部に含まれるシリコン原子の未結合手を低減することが有効である。そこで、残留酸素等の不純物元素を十分にゲッタリングしかつ未結合手を少なくするために、第1窒化シリコン膜22の膜厚は1nm以上かつ10nm以下であることが好ましい。さらに第1窒化シリコン膜22の膜厚は1nm以上かつ5nm以下を採用することが好ましい。
図5(a)から図5(c)は、実施例1の変形例1から3に係る半導体装置の断面図である。図5(a)に示すように、変形例1においては、第1窒化シリコン膜22は、ゲート電極34とドレイン電極32との間の領域の窒化物半導体層20の表面全面に形成されている。図5(b)に示すように、変形例2においては、第1窒化シリコン膜22は、ゲート電極34とソース電極30との間の領域の窒化物半導体層20の表面全面に形成されている。図5(c)に示すように、変形例3においては、第1窒化シリコン膜22は、ゲート電極34とドレイン電極32との間の領域およびゲート電極34とソース電極30との間の領域における窒化物半導体層20の表面全面に形成されている。
図5(a)のように、リーク電流を低減する観点からすれば、ゲート電極34とドレイン電極32の間における窒化物半導体層20の表面全面に渡って、1nm以上かつ10nm以下の第1窒化シリコン膜22(屈折率は2.2以上)を設けることも好適な手段である。
屈折率2.2以上の窒化シリコン膜22を1nm以上かつ10nm以下で設けた場合、その内部におけるシリコン原子の未結合手の殆どが残留酸素等の不純物元素のゲッタリングに寄与する。この結果、第1窒化シリコン膜22の内部における未結合手が大きく低減される。これにより、第1窒化シリコン膜22をリークパスとしたリーク電流を低減することができる。もちろん、上記ゲッタリングの効果により、コラプスも低減することができる。なお、第1窒化シリコン膜22が1nm以上かつ10nm以下であるため、窒化物半導体層20の表面保護の効果は期待できない。このため、ゲート電極34とドレイン電極32の間における窒化物半導体層20の表面全面に渡って設けられた、上記窒化シリコン膜22の表面には、第2窒化シリコン膜24を設ける。この第2窒化シリコン膜24は、第1窒化シリコン膜22に比べて屈折率が低く、内在する未結合手は低く抑えられる。このため、第2窒化シリコン膜24はストイキオメトリックな条件に近い組成であることが好適である。なお、この観点は、図1に示した構造の場合においても同様である。
なお、上記はゲート電極34とドレイン電極32の間における窒化物半導体層20の表面について説明したが、図5(b)のように、同様にソース電極30とゲート電極34の間における窒化物半導体層20の表面においても、その全面に渡って、1nm以上かつ10nm以下の第1窒化シリコン膜22(屈折率は2.2以上)を設けることも好適な手段である。あるいは、図5(c)のように、ゲート電極34とドレイン電極32の間およびソース電極30とゲート電極34の間の両方における窒化物半導体層20の表面について適用することも好適な態様である。
図2(c)における熱処理温度は、残留酸素をゲッタリングし、かつ窒化物半導体層20を劣化させないため、300℃以上かつ700℃以が好ましく、400℃以上かつ600℃以下がより好ましい。この熱処理は、例えばソース電極30およびドレイン電極32の合金化のための熱処理と共用してもよい。
図6(a)および図6(b)は、実施例1の変形例4および変形例5に係る半導体装置の断面図である。図6(a)に示すように、実施例1の変形例1においては、第1窒化シリコン膜22がゲート電極34とソース電極30との間に設けられている。図6(b)に示すように、実施例1の変形例2においては、第1窒化シリコン膜22がゲート電極34とソース電極30との間と、ゲート電極34とドレイン電極32との間と、の両方に設けられている。
なお、これら態様では第1窒化シリコン膜22は、ゲート電極34とおよびドレイン電極32(またはソース電極30)と離間して設けられているが、それに制限されるものではない。たとえば、第1窒化シリコン膜22の一端はゲート電極34と接していてもよい。または、その一端がドレイン電極32(またはソース電極30)と接していてもよい。さらに、第1窒化シリコン膜22がゲート電極34およびドレイン電極32(またはソース電極30)と接し、且つゲート電極34とドレイン電極32(またはソース電極30)の間の領域において、この第1窒化シリコン膜22が排除された態様でもよい。
このように、第1窒化シリコン膜22は、ゲート電極34とソース電極30との間の領域と、ゲート電極34とドレイン電極32との間の領域と、の少なくとも一方の領域の一部領域に形成されていればよい。
実施例1およびその変形例において、第1窒化シリコン膜22は、ゲート幅方向(図1、図5(a)から図6(b)の奥行き方向)の活性領域内に連続して設けられていることが好ましい。これにより、コラプス現象をより抑制できる。
第1窒化シリコン膜22の両側の窒化物半導体層20上には第2窒化シリコン膜24が形成されていることが好ましい。これにより、リーク電流をより抑制できる。
図1、図6(a)から図6(b)のように、ゲート電極34は、第2窒化シリコン膜24(および第3窒化シリコン膜26)上に延在しておいる。ゲート電極34は、第1窒化シリコン膜22と第2窒化シリコン膜24(および第3窒化シリコン膜26)とにより形成される段差を反映した段差を有する。例えば、図1のゲート電極34の庇の長さL4は2μmであり、距離L1より長い。これにより、ゲート電極34は、第1窒化シリコン膜22上まで延在する。ゲート電極34の庇の下面は端に行くに従い、窒化物半導体層20の表面から遠ざかる。よって、ゲート電極34近傍の電界を緩和することができる。
実施例1およびその変形例において、窒化物半導体層20は、例えばGaN層、InN層、AlN層、InGaN層、AlGaN層、InAlN層およびInAlGaN層の少なくとも一層を含む層とすることができる。また、第2窒化シリコン膜として、窒化シリコン膜を2層(第2窒化シリコン膜24および第3窒化シリコン膜26)に分けて形成しているが、第2窒化シリコン膜は1層で形成してもよい。
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
10 基板
20 窒化物半導体層
22 第1窒化シリコン膜
24 第2窒化シリコン膜
26 第3窒化シリコン膜
30 ソース電極
32 ドレイン電極
34 ゲート電極
20 窒化物半導体層
22 第1窒化シリコン膜
24 第2窒化シリコン膜
26 第3窒化シリコン膜
30 ソース電極
32 ドレイン電極
34 ゲート電極
Claims (7)
- 窒化物半導体層と、
前記窒化物半導体層上に形成されたゲート電極と、
前記窒化物半導体層上に前記ゲート電極を挟むように形成されたソース電極およびドレイン電極と、
前記ゲート電極と前記ソース電極との間の領域と、前記ゲート電極と前記ドレイン電極との間の領域と、の少なくとも一方の領域における前記窒化物半導体層表面上の一部領域だけに前記窒化物半導体層上に形成された、屈折率が2.2以上の第1窒化シリコン膜と、
前記窒化物半導体層の表面と前記第1窒化シリコン膜上とに形成され、屈折率が前記第1窒化シリコン膜より小さい第2窒化シリコン膜と、
を具備することを特徴とする半導体装置。 - 前記第1窒化シリコン膜の膜厚は1nm以上かつ10nm以下であることを特徴とする請求項1記載の半導体装置。
- 前記ゲート電極は、前記第2窒化シリコン膜上に延在しており、前記第1窒化シリコン膜と前記第2窒化シリコン膜とにより形成される段差を反映した段差を有することを特徴とする請求項1または2記載の半導体装置。
- 窒化物半導体層と、
前記窒化物半導体層上に形成されたゲート電極と、
前記窒化物半導体層上に前記ゲート電極を挟むように形成されたソース電極およびドレイン電極と、
前記ゲート電極と前記ソース電極との間の領域と、前記ゲート電極と前記ドレイン電極との間の領域と、の少なくとも一方の領域における前記窒化物半導体層の表面全面に形成され、厚みが1nm以上かつ10nm以下であり、屈折率が2.2以上の第1窒化シリコン膜と、
前記窒化物半導体層の表面と前記第1窒化シリコン膜上とに形成され、屈折率が前記第1窒化シリコン膜より小さい第2窒化シリコン膜と、
を具備することを特徴とする半導体装置。 - 前記第1窒化シリコン膜の屈折率は2.85以下であることを特徴とする請求項1または4記載の半導体装置。
- 前記第2窒化シリコン膜の屈折率は、1.8以上かつ2.1以下であることを特徴とする請求項1または4記載の半導体装置。
- 前記第1窒化シリコン膜は300℃以上かつ700℃以下の温度で熱処理されたものであることを特徴とする請求項1または4記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012224376A JP2014078568A (ja) | 2012-10-09 | 2012-10-09 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012224376A JP2014078568A (ja) | 2012-10-09 | 2012-10-09 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2014078568A true JP2014078568A (ja) | 2014-05-01 |
Family
ID=50783659
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012224376A Pending JP2014078568A (ja) | 2012-10-09 | 2012-10-09 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2014078568A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2015198512A1 (ja) * | 2014-06-26 | 2015-12-30 | 株式会社デンソー | 半導体装置およびその製造方法 |
JP2018010937A (ja) * | 2016-07-12 | 2018-01-18 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
JP2018113286A (ja) * | 2017-01-06 | 2018-07-19 | 住友電工デバイス・イノベーション株式会社 | 半導体装置 |
JP2020088104A (ja) * | 2018-11-21 | 2020-06-04 | 富士通株式会社 | 半導体装置、半導体装置の製造方法、電源装置及び増幅器 |
JP2022517320A (ja) * | 2019-01-03 | 2022-03-08 | クリー インコーポレイテッド | 向上されたドレイン電流ドリフト及び/又は漏れ電流性能を有する高電子移動度トランジスタ |
US11742304B2 (en) | 2018-07-19 | 2023-08-29 | Wolfspeed, Inc. | Radio frequency transistor amplifiers and other multi-cell transistors having isolation structures |
US11757013B2 (en) | 2018-07-11 | 2023-09-12 | Wolfspeed, Inc. | Drain and/or gate interconnect and finger structure |
-
2012
- 2012-10-09 JP JP2012224376A patent/JP2014078568A/ja active Pending
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2015198512A1 (ja) * | 2014-06-26 | 2015-12-30 | 株式会社デンソー | 半導体装置およびその製造方法 |
JP2016009843A (ja) * | 2014-06-26 | 2016-01-18 | 株式会社デンソー | 半導体装置およびその製造方法 |
JP2018010937A (ja) * | 2016-07-12 | 2018-01-18 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
JP2018113286A (ja) * | 2017-01-06 | 2018-07-19 | 住友電工デバイス・イノベーション株式会社 | 半導体装置 |
US11757013B2 (en) | 2018-07-11 | 2023-09-12 | Wolfspeed, Inc. | Drain and/or gate interconnect and finger structure |
US11742304B2 (en) | 2018-07-19 | 2023-08-29 | Wolfspeed, Inc. | Radio frequency transistor amplifiers and other multi-cell transistors having isolation structures |
JP2020088104A (ja) * | 2018-11-21 | 2020-06-04 | 富士通株式会社 | 半導体装置、半導体装置の製造方法、電源装置及び増幅器 |
JP7155934B2 (ja) | 2018-11-21 | 2022-10-19 | 富士通株式会社 | 半導体装置、半導体装置の製造方法、電源装置及び増幅器 |
JP2022517320A (ja) * | 2019-01-03 | 2022-03-08 | クリー インコーポレイテッド | 向上されたドレイン電流ドリフト及び/又は漏れ電流性能を有する高電子移動度トランジスタ |
JP7333819B2 (ja) | 2019-01-03 | 2023-08-25 | ウルフスピード インコーポレイテッド | 向上されたドレイン電流ドリフト及び/又は漏れ電流性能を有する高電子移動度トランジスタ |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5071377B2 (ja) | 化合物半導体装置及びその製造方法 | |
US7956383B2 (en) | Field effect transistor | |
US9620599B2 (en) | GaN-based semiconductor transistor | |
JP5200936B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
JP5785153B2 (ja) | 補償型ゲートmisfet及びその製造方法 | |
US8586994B2 (en) | Semiconductor device | |
JP5724347B2 (ja) | 化合物半導体装置及びその製造方法 | |
US9419121B1 (en) | Semiconductor device with multiple carrier channels | |
JP5672868B2 (ja) | 化合物半導体装置及びその製造方法 | |
US9035357B2 (en) | Compound semiconductor device and manufacturing method therefor | |
JP2014078568A (ja) | 半導体装置 | |
JP5825017B2 (ja) | 化合物半導体装置及びその製造方法 | |
US10784361B2 (en) | Semiconductor device and method for manufacturing the same | |
JP2008091392A (ja) | 窒化物半導体装置及びその製造方法 | |
JP2008166469A (ja) | 窒化物半導体装置とその製造方法 | |
JP2007251144A (ja) | 半導体素子 | |
JP2008235613A (ja) | 半導体装置 | |
JP2010192633A (ja) | GaN系電界効果トランジスタの製造方法 | |
JP2013172152A (ja) | セグメント化ゲートを有するパワートランジスタ | |
JP2010166027A (ja) | GaN系電界効果トランジスタおよびその製造方法 | |
JP5170885B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
JP4815020B2 (ja) | 窒化物半導体装置 | |
JP2018157100A (ja) | 窒化物半導体装置 | |
JP2013069810A (ja) | 化合物半導体装置及びその製造方法 | |
JP2011142358A (ja) | 窒化物半導体装置 |