DE69637366T2 - Halbleiteranordnung mit isoliertem Gate - Google Patents

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Description

  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung bzw. -anordnung mit isoliertem Gate und ein Verfahren zum Herstellen derselben. Genauer betrifft die vorliegende Erfindung einen Anordnungsaufbau, bei welchem ein parasitärer Transistor eines Bipolartransistor mit isoliertem Gate, welcher ein Graben-MOS-Gate aufweist, nicht leicht durchschaltet bzw. sich nicht leicht einschaltet, sodass ein sicherer Betriebsbereich (nachstehend "SOA" – Safe Operating Area) groß ist, und betrifft auch ein Verfahren zum Herstellen desselben.
  • Beschreibung des Stands der Technik
  • 26 ist eine Teilschnittansicht einer herkömmlichen Halbleiteranordnung mit isoliertem Gate. Als ein Beispiel wird ein Bipolartransistor mit isoliertem Gate (nachstehend "IGBT"), speziell ein IGBT mit einem Aufbau eines grabenförmigen Gate beschrieben werden (ein IGBT mit einem Aufbau eines grabenförmigen Gate wird nachstehend als ein "U-IGBT" bezeichnet werden).
  • In den vergangenen Jahren sind in Spannungsschwingkreisen, die als Hochfrequenzumsetzer bzw. -umrichter, Altzweck-Umsetzer, AC-Servo, Klimaanlage, etc. dienen, sehr oft IGBTs in verschiedenen Vorrichtungen wie etwa einem intelligenten Leistungs- bzw. Servomodul, das eine veränderliche Drehzahl eines Dreiphasenmotors steuert, eingesetzt worden, um den Energieverbrauch, die Größe und das Gewicht von elektrischen Haushaltsgeräten zu verringern. Während eine Schaltcharakteristik, eine Sättigungsspannung und ein SOA bei IGBTs, d. h. Schlüsselvorrichtungen in diesen verschiedenen Geräten, gegeneinander abgewogen werden müssen, werden IGBTs mit einer bes seren Schaltcharakteristik, einer niedrigen Sättigungsspannung und einem großen SOA verlangt.
  • In 26 bezeichnet die Bezugsziffer 1 eine P+-Kollektorschicht, bezeichnet die Bezugsziffer 2 eine N–-Schicht, bezeichnet die Bezugsziffer 3 eine P-Basisschicht, bezeichnet die Bezugsziffer 4 N+-Emitterregionen, bezeichnet die Bezugsziffer 5 Gräben, bezeichnet die Bezugsziffer 6 Gate-Isolationsfilme, bezeichnet die Bezugsziffer 7 Gate-Elektroden, bezeichnet die Bezugsziffer 8 einen Zwischenschichtisolationsfilm, bezeichnet die Bezugsziffer 9 eine N+-Pufferschicht, bezeichnet die Bezugsziffer 10 eine Emitterelektrode, bezeichnet die Bezugsziffer 11 eine Kollektorelektrode und bezeichnet die Bezugsziffer 12 Kanalregionen.
  • Als nächstes wird eine Betriebsweise eines IGBT beschrieben werden.
  • Wenn über die Emitterelektrode 10 und die Kollektorelektrode 11 eine vorbestimmte Kollektorspannung VCE angelegt wird und über die Emitterelektrode 10 und die Gate-Elektroden 7 eine vorbestimmte Gate-Spannung VGE angelegt wird, werden, wenn die Gates eingeschaltet werden, die Kanalregionen 12 in den N-Typ umgekehrt, wodurch Kanäle gebildet werden. Durch diese Kanäle werden Elektronen aus der Emitterelektrode 10 in die N–-Schicht 2 injiziert. Injizierte Elektronen legen eine Vorspannung in Durchlassrichtung über die P+-Kollektorschicht 1 und die N–-Schicht 2 an, sodass Löcher aus der Kollektorelektrode 11 durch die P+-Kollektorschicht 1 und die N+-Pufferschicht 9 in die N–-Schicht 2 injiziert werden. Die Leitfähigkeit wird demzufolge geändert, und der Widerstand der N–-Schicht 2 wird in hohem Ausmaß verringert, sodass sich eine Stromkapazität des IGBT erhöht. Ein Spannungsabfall zwischen Kollektor und Emitter in dem IGBT während dieses Zustands (ON-Zustand) definiert eine ON-Spannung bzw. Durchlass-Spannung (VCE(sat)).
  • Um den IGBT von einem ON-Zustand bzw. Durchlasszustand in einen OFF-Zustand bzw. Sperrzustand zu ändern, wird die über die Emitterelektrode 10 und die Gate-Elektroden 7 angelegte Gate-Spannung VGE auf 0 V geändert oder wird über die Emitterelektrode 10 und die Gate-Elektroden 7 eine Vorspannung in Sperr-Richtung bzw. eine umgekehrte Vorspannung angelegt, wodurch die Gates ausgeschaltet werden. Im Ergebnis kehren die in den N-Typ umgekehrten Kanalregionen 12 in den P-Typ zurück, sodass eine Injektion von Elektronen aus der Emitterelektrode 10 endet. In der N–-Schicht 2 angesammelte Elektronen und Löcher fließen dann in die Kollektorelektrode 11 bzw. die Emitterelektrode 10 oder rekombinieren miteinander so, dass sie sich neutralisieren.
  • Die ON-Spannung des IGBT wird primär durch einen substanziellen bzw. Materialwiderstand der N–-Schicht 2 bestimmt, der erforderlich ist, um eine Durchbruchspannung zu halten. Einer der Faktoren, die den Materialwiderstand bestimmen, ist eine Fähigkeit eines den IBGT ausbildenden MOSFET, Elektronen zu liefern.
  • Bei einem U-IGBT, bei welchem enge und tiefe Nuten (Gräben) in einer Oberfläche eines Chips ausgebildet sind und MOSFETs in Seitenwänden der Gräben ausgebildet sind, wird die Fähigkeit der MOSFETs, Elektronen zu liefern, durch weitestmögliches Reduzieren von Abständen zwischen Einheitszellen verbessert.
  • Im Allgemeinen ist ein Abschalt-Stromwert unter einer angelegten hohen Spannung eine wichtige elektrische Eigenschaft eines IGBT. Es ist daher vorzuziehen, einen höchstmöglichen Abschalt-Stromwert sicherzustellen. Je besser diese elektrische Eigenschaft ist, um so größer wird ein sicherer Betriebsbereich unter umgekehrter Vorspannung (nachstehend "RBSOA" – Reverse Bias Safe Operating Area).
  • Wie indessen aus 26, die den Aufbau des U-IGBT zeigt, klar verstanden werden kann, beinhaltet der U-IGBT einen parasitären Bipolartran sistor, der durch die N+-Emitterregionen 4, die P-Basisschicht 3 und die N–-Schicht 2 ausgebildet wird.
  • Wenn der parasitäre Bipolartransistor eingeschaltet wird, kann die Gate-Spannung VGE allein einen in dem U-IGBT fließenden Strom nicht mehr steuern, wodurch der U-IGBT zerstört wird. Daher sind als Maßname zur Vergrößerung des RBSOA verschiedene Vorrichtungsstrukturen vorgeschlagen worden, in denen die Zellengröße klein ist, wobei eine Grabengatestruktur verwendet wird, sodass der parasitäre Bipolartransistor sich nicht leicht einschaltet.
  • 27 ist eine Teilschnittansicht, welche ein Beispiel einer herkömmlichen Halbleiteranordnung mit isoliertem Gate zeigt, die in der japanischen ungeprüften Offenlegungsschrift Nr. 60-253275 beschrieben ist.
  • In 27 ist mit der Bezugsziffer 13 ein Halbleitersubstrat bezeichnet, ist mit der Bezugsziffer 14 eine erste Hauptoberfläche des Halbleitersubstrats bezeichnet und sind mit der Bezugsziffer 15 P+-Regionen bezeichnet. Die anderen Bezugszeichen sind den in 24 verwendeten gleich. Die P+-Regionen 15 der N+-Emitterregionen 4 sind einfach deshalb angeordnet, um einen besseren Kontakt mit der Emitterelektrode 10 sicherzustellen. Die Störstellenkonzentration der P+-Regionen 15 ist niedriger als diejenige der N+-Emitterregionen.
  • Wenn bei dieser herkömmlichen Halbleiteranordnung mit isoliertem Gate die gleiche Maske als eine Maske zum Ausbilden der N+-Emitterregionen 4 und eine Maske zum Ausbilden der V-förmigen Gate-Elektroden 7 verwendet wird, wird eine Ausrichtung der Masken unnötig und werden Abstände zwischen Zellen reduziert. Nachdem jedoch die Gate-Elektroden 7 von der ersten Hauptoberfläche 14 des Halbleitersubstrat 13 aus hervorragen, müssen, um sicherzustellen, dass die N+-Emitterregionen 4 die P+-Regionen 15 kontaktieren, und um gleichzeitig eine Anordnung des Zwischenschichtisolationsfilm 8 über die Emitterelektrode 10 und die Gate-Elektroden 7 zuzulassen, die N+-Emitterregionen 4 groß mit einem zusätzlichen Rand ausgebildet werden, wenn Mas ken während Ausbildung des Zwischenschichtisolationsfilm 8 ausgerichtet werden. Dies wirkt als ein Hindernis bezüglich eines Aufwand zur Reduzierung der Abstände zwischen den Zellen.
  • 28 ist eine schematische Darstellung, welche einen Kontaktrand bei der herkömmlichen Technik zeigt.
  • In 28 sind die Gate-Elektroden 7 eher Elektroden vom Grabentyp denn V-förmige Elektroden. 28 zeigt zusätzliche Bereiche, welche erforderlich sind, damit die N+-Emitterregionen 4 mit einer Fehlausrichtung der Masken zurechtkommen (d. h., Gate-Kontaktränder).
  • 29 ist eine Teilschnittansicht, welche ein Beispiel einer herkömmlichen Halbleiteranordnung mit isoliertem Gate zeigt, die in US-Patent Nr. 5,034,785 beschrieben ist. Die Abstände zwischen Zellen sind in der dargestellten Anordnung kürzer, da die dargestellte Anordnung die Gate-Kontaktränder, die bei der herkömmlichen Technik gemäß 28 verwendet werden, nicht verwendet.
  • Die in 29 gezeigte Anordnung bzw. Vorrichtung ist ein DMOS-Leistungstransistor und enthält ein Gate einer Grabenstruktur. Die Gate-Elektroden 7 weisen eine Oberfläche auf, die von der Hauptoberfläche 14 des Halbleitersubstrats 13 zurückgesetzt ist. Mit der Bezugsziffer 16 ist eine Source-Elektrode bezeichnet.
  • Bei dem dargestellten Aufbau sind die Oberflächen der Gate-Elektroden 7 von der Hauptoberfläche 14 des Halbleitersubstrats 13 zurückgesetzt. Dies macht eine Maske zur Ausbildung der Gate-Elektroden 7 entbehrlich und macht es auch entbehrlich, dass die Source-Elektrode einen Rand zur Ausrichtung der Masken aufweist. Daher ist es möglich, den Grabenabstand bzw. die Grabenteilung zu reduzieren.
  • Es ist jedoch erforderlich, die N+-Source-Region 16 so auszubilden, dass sie tiefer als die Oberfläche der Gate-Elektroden 7 ist. Die N+-Source-Region 16 neigt daher dazu, tiefer zu sein. Nachdem die N+-Source-Region 16 in den meisten Fällen durch Diffusion ausgebildet wird, wird dann, wenn die N+-Source-Region 16 tief diffundiert wird, die N+-Source-Region 16 breit diffundiert. Dies vergrößert die Grabenteilung.
  • 30 ist eine schematische Darstellung, welche eine Seitendiffusion bei der herkömmlichen Struktur zeigt. Die dargestellte Anordnung ist ein IGBT.
  • In 30 sind, um sicherzustellen, dass die Oberflächen der Gate-Elektroden 7 von den Oberflächen der N+-Emitterregionen 4 zurückgesetzt sind, die N+-Emitterregionen 4 tiefer ausgebildet und ist daher eine Seitendiffusion der N+-Emitterregionen 4 groß. Daher muss, damit eine freiliegende Oberfläche der P-Basisschicht 3 und die Oberflächen der N+-Emitterregionen 4 an der Emitterelektrode 10 einander kontaktieren, die Grabenteilung groß ausgebildet werden. Dies ermöglicht es dem parasitären Transistor, leicht durchzuschalten.
  • Ein anderer Wert, der mit dem SOA eines Elements in Bezug steht, ist der Sättigungsstrom IC(sat).
  • Der Wert eines Stroms, der in einem IGBT als Reaktion auf eine bestimmte angelegte Gate-Spannung fließt, wird als IC(sat) ausgedrückt. Falls der Wert IC(sat) zu groß ist, schaltet der parasitäre Transistor leicht durch, was wiederum den IGBT zerstört.
  • Weitere Halbleiteranordnungen sind in JP 11980769 , EP 159 663 beschrieben.
  • Demgemäß ist es eine Aufgabe der vorliegenden Erfindung, eine Halbleiteranordnung mit isoliertem Gate zu schaffen, die einen Anordnungsaufbau aufweist, bei welchem ein parasitärer Transistor sich nicht leicht einschaltet und daher der SOA verbessert ist.
  • Ein erstes Beispiel einer Halbleiteranordnung mit isoliertem Gate weist auf: eine erste Halbleiterschicht eines ersten Leitfähigkeitstyps, wobei die erste Halbleiterschicht eine erste Hauptoberfläche und eine zweite Hauptoberfläche aufweist; eine zweite Halbleiterschicht eines zweiten Leitfähigkeitstyps, die auf der ersten Hauptoberfläche der ersten Halbleiterschicht angeordnet ist, wobei die zweite Halbleiterschicht eine niedrige Störstellenkonzentration aufweist; eine dritte Halbleiterschicht des ersten Leitfähigkeitstyps, die auf einer Oberfläche der zweiten Halbleiterschicht angeordnet ist; eine vierte Halbleiterschicht des zweiten Leitfähigkeitstyps, die selektiv auf einem Abschnitt einer Oberfläche der dritten Halbleiterschicht angeordnet ist; eine nutförmige Innenwand, die wenigstens eine an der Zahl ist und die eine Öffnung definiert, die sich in einer Oberfläche der vierten Halbleiterschicht so öffnet, dass sie sich in einer Richtung entlang der Oberfläche der vierten Halbleiterschicht erstreckt, wobei sich die nutförmige Innenwand entlang einer Tiefenrichtung hiervon von der Oberfläche der vierten Halbleiterschicht aus zu der zweiten Halbleiterschicht erstreckt; eine fünfte Halbleiterschicht des zweiten Leitfähigkeitstyps, die auf den Oberflächen der dritten und vierten Halbleiterschichten so angeordnet ist, dass sie sich über die dritte und die vierte Halbleiterschicht erstreckt, wobei eine Verbindungs- bzw. Übergangsstelle zwischen der fünften Halbleiterschicht und der vierten Halbleiterschicht an einer Oberfläche freiliegt, wobei eine Bodenfläche der fünften Halbleiterschicht in einer seichteren Lage als eine Bodenfläche der vierten Halbleiterschicht angeordnet ist, wobei die fünfte Halbleiterschicht eine höhere Störstellenkonzentration als die vierte Halbleiterschicht aufweist; einen Isolationsfilm, der die Innenwand und eine Oberfläche der vierten Halbleiterschicht, die sich an die Innenwand anschließt und sich in der Umgebung der Öffnung befindet, bedeckt; eine Steuerelektrode, die auf einer Oberfläche der Innenwand mit dem Isolationsfilm dazwischen so angeordnet ist, dass sie eine zurückgesetzte Oberfläche aufweist, die von einer Oberfläche eines die Oberfläche der vierten Halbleiterschicht bedeckenden Abschnitts des Isolationsfilms zurückgesetzt ist; eine erste Hauptelektrode, die auf den Oberflächen der vierten und fünften Halbleiterschichten angeordnet ist; und eine zweite Hauptelektrode, die auf der zweiten Hauptoberfläche der ersten Halbleiterschicht angeordnet ist.
  • Bei der Halbleiteranordnung mit isoliertem Gate des ersten Beispiels kann die nutförmige Innenwand eine Mehrzahl von nutförmigen Innenwänden sein und kann eine freiliegende Oberfläche der fünften Halbleiterschicht zwischen zwei Benachbarten der nutförmigen Innenwände sich entlang den nutförmigen Innenwänden erstrecken.
  • Des Weiteren kann die freiliegende Oberfläche der fünften Halbleiterschicht eine verstreute Konfiguration aufweisen.
  • Ein zweites Beispiel einer Halbleiteranordnung mit isoliertem Gate weist auf: eine erste Halbleiterschicht eines ersten Leitfähigkeitstyps, wobei die erste Halbleiterschicht eine erste Hauptoberfläche und eine zweite Hauptoberfläche aufweist; eine zweite Halbleiterschicht eines zweiten Leitfähigkeitstyps, die auf der ersten Hauptoberfläche der ersten Halbleiterschicht angeordnet ist, wobei die zweite Halbleiterschicht eine niedrige Störstellenkonzentration aufweist; eine dritte Halbleiterschicht des ersten Leitfähigkeitstyps, die auf einer Oberfläche der zweiten Halbleiterschicht angeordnet ist; eine vierte Halbleiterschicht des zweiten Leitfähigkeitstyps, die selektiv auf einem Abschnitt einer Oberfläche der dritten Halbleiterschicht angeordnet ist; nutförmige Innenwände mehrfacher Zahl, wobei jede derselben eine Öffnung definiert, die sich in einer Oberfläche der vierten Halbleiterschicht so öffnet, dass sie sich in einer Richtung entlang der Oberfläche der vierten Halbleiterschicht erstreckt, wobei sich die nutförmigen Innenwände entlang einer Tiefenrichtung hiervon von der Oberfläche der vierten Halbleiterschicht aus zu der zweiten Halbleiterschicht erstrecken; eine fünfte Halbleiterschicht des zweiten Leitfähigkeitstyps, die auf den Oberflächen der dritten und vierten Halbleiterschichten, die zwischen zwei Benachbarten der nutförmigen Innenwände vorliegen, so angeordnet ist, dass sie sich über die dritte und die vierte Halbleiterschicht erstreckt, wobei eine Verbindungs- bzw. Übergangsstelle zwischen der fünften Halbleiterschicht und der vierten Halbleiterschicht an einer Oberfläche freiliegt; wobei die fünfte Halbleiterschicht eine höhere Störstellenkonzentration als die vierte Halbleiterschicht aufweist; einen Isolationsfilm, der die nutförmigen Innenwände, einen Abschnitt einer Oberfläche der vierten Halbleiterschicht, der sich an die nutförmigen Innenwände anschließt und an diese angrenzt, und einen Abschnitt einer Oberfläche der fünften Halbleiterschicht, der an den Abschnitt der Oberfläche der vierten Halbleiterschicht angrenzt, bedeckt; eine Steuerelektrode, die auf Oberflächen der nutförmigen Innenwände mit dem Isolationsfilm dazwischen so angeordnet ist, dass sie eine zurückgesetzte Oberfläche aufweist, die von einer Oberfläche eines den Abschnitt der Oberfläche der vierten Halbleiterschicht bedeckenden Abschnitts des Isolationsfilms zurückgesetzt ist; eine erste Hauptelektrode, die auf den Oberflächen der vierten und der fünften Halbleiterschicht angeordnet ist; und eine zweite Hauptelektrode, die auf der zweiten Hauptoberfläche der ersten Halbleiterschicht angeordnet ist.
  • Ein drittes Beispiel einer Halbleiteranordnung mit isoliertem Gate weist auf: eine erste Halbleiterschicht eines ersten Leitfähigkeitstyps, wobei die erste Halbleiterschicht eine erste Hauptoberfläche und eine zweite Hauptoberfläche aufweist; eine zweite Halbleiterschicht eines zweiten Leitfähigkeitstyps, die auf der ersten Hauptoberfläche der ersten Halbleiterschicht angeordnet ist, wobei die zweite Halbleiterschicht eine niedrige Störstellenkonzentration aufweist; eine dritte Halbleiterschicht des ersten Leitfähigkeitstyps, die auf einer Oberfläche der zweiten Halbleiterschicht angeordnet ist; vierte Halbleiterschichten des zweiten Leitfähigkeitstyps, die mehrere an der Zahl sind und parallel zueinander in der Gestalt von Säulen auf einem Abschnitt einer Oberfläche der dritten Halbleiterschicht angeordnet sind; nutförmige Innenwände mehrfacher Zahl, welche jeweils Öffnungen definieren, die sich in jeweiligen Oberflächen der vierten Halbleiterschichten so öffnen, dass sie sich entlang den Säulen der vierten Halbleiterschichten erstrecken, wobei sich die nutförmigen Innenwände entlang einer Tiefenrichtung hiervon von den Oberflächen der vierten Halbleiter schichten aus zu der zweiten Halbleiterschicht erstrecken; eine fünfte Halbleiterschicht des zweiten Leitfähigkeitstyps, die auf den Oberflächen der dritten Halbleiterschicht und der vierten Halbleiterschichten so angeordnet ist, dass sie sich über die dritte und die vierten Halbleiterschichten erstreckt, wobei eine Verbindungs- bzw. Übergangsstelle zwischen der fünften Halbleiterschicht und den vierten Halbleiterschichten an einer Oberfläche freiliegt, wobei eine Bodenfläche der fünften Halbleiterschicht in einer seichteren Position angeordnet ist als die Bodenflächen der vierten Halbleiterschichten, wobei die fünfte Halbleiterschicht eine höhere Störstellenkonzentration als die vierten Halbleiterschichten aufweist; einen Isolationsfilm, der die nutförmigen Innenwände und Oberflächen der vierten Halbleiterschichten, die sich in der Umgebung der Öffnungen befinden und sich an die nutförmigen Innenwände anschließen, bedeckt; eine Steuerelektrode, die auf Oberflächen der nutförmigen Innenwände mit dem Isolationsfilm dazwischen so angeordnet ist, dass sie eine zurückgesetzte Oberfläche aufweist, die von einer Oberfläche eines die Oberflächen der vierten Halbleiterschichten bedeckenden Abschnitts des Isolationsfilms zurückgesetzt ist; eine erste Hauptelektrode, die auf den Oberflächen der vierten und der fünften Halbleiterschichten und des Zwischenschichtisolationsfilms angeordnet ist; und eine zweite Hauptelektrode, die auf der zweiten Hauptoberfläche der ersten Halbleiterschicht angeordnet ist.
  • Bei der Halbleiteranordnung mit isoliertem Gate des dritten Beispiels kann die fünfte Halbleiterschicht in einer verstreuten Konfiguration entlang den vierten Halbleiterschichten angeordnet sein.
  • Ein viertes Beispiel einer Halbleiteranordnung mit isoliertem Gate weist auf: eine erste Halbleiterschicht eines ersten Leitfähigkeitstyps, wobei die erste Halbleiterschicht eine erste Hauptoberfläche und eine zweite Hauptoberfläche aufweist; eine zweite Halbleiterschicht eines zweiten Leitfähigkeitstyps, die auf der ersten Hauptoberfläche der ersten Halbleiterschicht angeordnet ist, wobei die zweite Halbleiterschicht eine niedrige Störstellenkonzentration aufweist; eine dritte Halbleiterschicht des ersten Leitfähigkeitstyps, die auf einer Oberflä che der zweiten Halbleiterschicht angeordnet ist; vierte Halbleiterschichten des zweiten Leitfähigkeitstyps, die mehrere an der Zahl sind und parallel zueinander in der Gestalt von Säulen auf einem Abschnitt einer Oberfläche der dritten Halbleiterschicht angeordnet ist; nutförmige Innenwände mehrfacher Zahl, welche jeweils Öffnungen definieren, die sich in jeweiligen Oberflächen der vierten Halbleiterschichten so öffnen, dass sie sich entlang den Säulen der vierten Halbleiterschichten erstrecken, wobei sich die nutförmigen Innenwände entlang einer Tiefenrichtung hiervon von der Oberfläche der vierten Halbleiterschichten aus zu der zweiten Halbleiterschicht erstrecken; eine fünfte Halbleiterschicht des zweiten Leitfähigkeitstyps, die in einer verstreuten Konfiguration entlang den vierten Halbleiterschichten und auf den Oberflächen der dritten und der vierten Halbleiterschichten so angeordnet ist, dass sie sich über die dritte und die vierten Halbleiterschichten erstreckt, wobei eine Verbindungs- bzw. Obergangsstelle zwischen der fünften Halbleiterschicht und den vierten Halbleiterschichten an einer Oberfläche freiliegt, wobei die fünfte Halbleiterschicht eine höhere Störstellenkonzentration als die vierten Halbleiterschichten aufweist; einen Isolationsfilm, der die nutförmigen Innenwände, Oberflächen der vierten Halbleiterschichten, die sich an die nutförmigen Innenwände anschließen, an diese angrenzen und entlang diesen liegen, und einen Abschnitt einer Oberfläche der fünften Halbleiterschicht, der sich in der Umgebung der vierten Halbleiterschichten befindet, bedeckt; eine Steuerelektrode, die auf Oberflächen der nutförmigen Innenwände mit dem Isolationsfilm dazwischen so angeordnet ist, dass sie eine zurückgesetzte Oberfläche aufweist, die von einer Oberfläche eines Oberflächen der vierten Halbleiterschichten bedeckenden Abschnitts des Isolationsfilms zurückgesetzt ist; einen Zwischenschichtsisolationsfilm, der auf einer Oberfläche der Steuerelektrode angeordnet ist; eine erste Hauptelektrode, die auf den Oberflächen der vierten und der fünften Halbleiterschichten und des Zwischenschichtisolationsfilms angeordnet ist; und eine zweite Hauptelektrode, die auf der zweiten Hauptoberfläche der ersten Halbleiterschicht angeordnet ist.
  • Ein fünftes Beispiel einer Halbleiteranordnung mit isoliertem Gate weist auf: eine erste Halbleiterschicht eines ersten Leitfähigkeitstyps, wobei die erste Halbleiterschicht eine erste Hauptoberfläche und eine zweite Hauptoberfläche aufweist; eine zweite Halbleiterschicht eines zweiten Leitfähigkeitstyps, die auf der ersten Hauptoberfläche der ersten Halbleiterschicht angeordnet ist, wobei die zweite Halbleiterschicht eine niedrige Störstellenkonzentration aufweist; eine dritte Halbleiterschicht des ersten Leitfähigkeitstyps, die auf einer Oberfläche der zweiten Halbleiterschicht angeordnet ist; eine vierte Halbleiterschicht des zweiten Leitfähigkeitstyps, die auf einer Oberfläche der dritten Halbleiterschicht so angeordnet ist, dass sie eine freiliegende Oberfläche der dritten Halbleiterschicht in einer verstreuten Konfiguration belässt; eine nutförmige Innenwand, die wenigstens eine an der Zahl ist, welche eine Öffnung definiert, die sich in einer Oberfläche der vierten Halbleiterschicht so öffnet, dass sie sich in einer Richtung entlang der Oberfläche der vierten Halbleiterschicht erstreckt, wobei sich die nutförmige Innenwand entlang einer Tiefenrichtung hiervon von der Oberfläche der vierten Halbleiterschichten aus zu der zweiten Halbleiterschicht erstreckt; einen Isolationsfilm, der die nutförmige Innenwand, einen Abschnitt einer Oberfläche der vierten Halbleiterschicht, der sich in der Umgebung der Öffnung befindet und sich an die Innenwand anschließt, und einen Abschnitt einer Oberfläche der dritten Halbleiterschicht, der an die vierte Halbleiterschicht angrenzt, bedeckt; eine Steuerelektrode, die auf Oberflächen der nutförmigen Innenwände mit dem Isolationsfilm dazwischen so angeordnet ist, dass sie eine zurückgesetzte Oberfläche aufweist, die von einer Oberfläche eines Abschnitts des Isolationsfilms, der eine Oberfläche der vierten Halbleiterschicht bedeckt, zurückgesetzt ist; eine erste Hauptelektrode, die auf den Oberflächen der vierten und der fünften Halbleiterschichten und des Zwischenschichtisolationsfilms angeordnet ist; und eine zweite Hauptelektrode, die auf der zweiten Hauptoberfläche der ersten Halbleiterschicht angeordnet ist.
  • Bei der Halbleiteranordnung mit isoliertem Gate des fünften Beispiels ist die nutförmige Innenwand eine Mehrzahl von nutförmigen Innenwänden, ist eine freiliegende Oberfläche der dritten Halbleiterschicht zwischen zwei Be nachbarten der nutförmigen Innenwände und entlang diesen angeordnet und erstreckt sich in einer Längsrichtung der zwei Benachbarten.
  • Ein erstes beispielhaftes Verfahren zum Herstellen einer Halbleiteranordnung mit isoliertem Gate weist auf: einen ersten Schritt eines Ausbildens eines Halbleitersubstrats, welches eine erste Halbleiterschicht eines ersten Leitfähigkeitstyps und eine zweite, auf einer Oberfläche der ersten Halbleiterschicht angeordnete Halbleiterschicht eines zweiten Leitfähigkeitstyps aufweist; einen zweiten Schritt eines Implantierens von Fremdatomen bzw. Störstellen des ersten Leitfähigkeitstyps in eine ersten Hauptoberfläche des Halbleitersubstrats, die sich auf der Seite der zweiten Halbleiterschicht des Halbleitersubstrats befindet, um hierdurch eine dritten Halbleiterschicht des ersten Leitfähigkeitstyps auszubilden; einen dritten Schritt eines Stapelns eines Resists auf der ersten Hauptoberfläche, eines selektiven Entfernens des Resists, um ein Resistmuster zu erhalten, eines selektiven Implantierens von Störstellen des zweiten Leitfähigkeitstyps unter Verwendung des Resistmusters als einer Maske, und eines Diffundierens der Störstellen des zweiten Leitfähigkeitstyps in einer Oberfläche der dritten Halbleiterschicht, um hierdurch eine vierte Halbleiterschicht des zweiten Leitfähigkeitstyps mit einer höheren Störstellenkonzentration als die zweite Halbleiterschicht selektiv auszubilden; einen vierten Schritt eines Ausbildens eines Abschirmfilms auf der ersten Hauptoberfläche, eines Ausbildens einer Öffnung in dem Abschirmfilms auf einem Abschnitt einer Oberfläche der vierten Halbleiterschicht so, dass sich die Öffnung entlang einer Oberfläche des Abschirmfilms erstreckt, eines selektiven Entfernens eines Halbleiters hinab zu der zweiten Halbleiterschicht unter Verwendung des Abschirmfilms, welcher die Öffnung aufweist, als eine Maske, um hierdurch eine nutförmige Innenwand, die eine Nut definiert, auszubilden, und hiernach eines Entfernens des Abschirmfilms; einen fünften Schritt eines Ausbildens eines Isolationsfilms auf einer Oberfläche der nutförmigen Innenwand und auf der ersten Hauptoberfläche; einen sechsten Schritt eines Stapelns eines leitfähigen Materials auf dem Isolationsfilm so, dass die Nut aufgefüllt wird; einen siebenten Schritt eines einheitlichen Entfernens des leitfähigen Materials unter Belassen des Isolationsfilms, bis ein Oberfläche des leitfähigen Materials, das in der Nut vergraben ist, von einer Oberfläche eines Abschnitts des Isolationsfilms, der auf der ersten Hauptoberfläche ausgebildet ist, zurückgesetzt ist; einen achten Schritt eines Stapeln eines Resists auf einem Abschnitt des Isolationsfilms, der nach dem siebenten Schritt auf der ersten Hauptoberfläche freiliegt, und der Oberfläche des leitfähigen Materials, eines Ausbildens einer Öffnung hierin in einer Position derart, dass sie einen Bereich, der dem in dem dritten Schritt selektiv belassenen Resist entspricht, umgibt und einen Abschnitt der Oberfläche der vierten Halbleiterschicht, der an den Bereich angrenzt, umgibt, eines selektiven Implantierens von Störstellen des ersten Leitfähigkeitstyps mit einer höheren Störstellenkonzentration als derjenigen der vierten Halbleiterschicht durch den Isolationsfilm unter Verwendung des Resists als einer Maske, welche die Öffnung aufweist, und eines Diffundierens der Störstellen des ersten Leitfähigkeitstyps seichter als einen Boden der vierten Halbleiterschicht, um hierdurch eine fünfte Halbleiterschicht des ersten Leitfähigkeitstyps, welche in Verbindung mit der dritten Halbleiterschicht steht, selektiv auszubilden; einen neunten Schritt eines Stapelns eines Isolationsmaterials auf dem Abschnitt des Isolationsfilms, der in dem siebenten Schritt freigelegt wird, und auf einer Oberfläche des leitfähigen Materials; einen zehnten Schritt eines Stapelns eines Resists auf einer Oberfläche des Isolationsmaterials, eines Ausbildens einer Öffnung hierin, welche die fünfte Halbleiterschicht und einen Abschnitt der vierten Halbleiterschicht, der an die fünfte Halbleiterschicht angrenzt, umgibt, eines selektiven Entfernens des Isolationsmaterials und des Isolationsfilms unter Verwendung des Resists als einer Maske, welche die Öffnung aufweist, um hierdurch die fünfte und die vierte Halbleiterschicht freizulegen; einen elften Schritt eines Stapelns einer leitfähigen Schicht auf der vierten und der fünften Halbleiterschicht, die nach dem zehnten Schritt freigelegt sind, und auf der Oberfläche des Isolationsmaterials; und einen zwölften Schritt eines Stapelns einer leitfähigen Schicht auf einer zweiten Hauptoberfläche des Halbleitersubstrats, die sich auf einer gegenüberliegenden Seite bezüglich der ersten Hauptoberfläche befindet.
  • Ein zweites beispielhaftes Verfahren zum Herstellen einer Halbleiteranordnung mit isoliertem Gate weist auf: einen ersten Schritt eines Ausbildens eines Halbleitersubstrats, welches eine erste Halbleiterschicht eines ersten Leitfähigkeitstyps und eine zweite, auf einer Oberfläche der ersten Halbleiterschicht angeordnete Halbleiterschicht eines zweiten Leitfähigkeitstyps aufweist; einen zweiten Schritt eines Implantierens von Fremdatomen bzw. Störstellen des ersten Leitfähigkeitstyps in eine ersten Hauptoberfläche des Halbleitersubstrats, die sich auf der Seite der zweiten Halbleiterschicht des Halbleitersubstrats befindet, um hierdurch eine dritten Halbleiterschicht des ersten Leitfähigkeitstyps auszubilden; einen dritten Schritt eines Stapelns eines Resists auf der ersten Hauptoberfläche, eines selektiven Entfernens des Resists so, dass ein Abschnitt des Resists als eine Mehrzahl von Regionen, die parallel zueinander in der Gestalt von Säulen angeordnet sind, so belassen wird, dass ein Resistmuster ausgebildet wird, eines selektiven Implantierens von Störstellen des zweiten Leitfähigkeitstyps unter Verwendung des Resistmusters als einer Maske, und eines Diffundierens der Störstellen des zweiten Leitfähigkeitstyps in einer Oberfläche der dritten Halbleiterschicht, um hierdurch vierte Halbleiterschichten des zweiten Leitfähigkeitstyps mit einer höheren Störstellenkonzentration als die zweite Halbleiterschicht selektiv auszubilden; einen vierten Schritt eines Ausbildens eines Abschirmfilms auf der ersten Hauptoberfläche, eines Ausbildens einer Öffnung in dem Abschirmfilm auf einem Abschnitt einer Oberfläche der vierten Halbleiterschichten so, dass sich die Öffnung entlang einer Oberfläche von Säulen der vierten Halbleiterschichten erstreckt, eines selektiven Entfernens eines Halbleiters hinab zu der zweiten Halbleiterschicht unter Verwendung des Abschirmfilms als eine Maske, welche die Öffnung aufweist, um hierdurch nutförmige Innenwände, die Nuten definieren, auszubilden, und hiernach eines Entfernens des Abschirmfilms; einen fünften Schritt eines Ausbildens eines Isolationsfilms auf Oberflächen der nutförmigen Innenwände und auf der ersten Hauptoberfläche; einen sechsten Schritt eines Stapelns eines leitfähigen Materials auf dem Isolationsfilm so, dass die Nuten aufgefüllt werden; einen siebenten Schritt eines einheitlichen Entfernens des leitfähigen Materials unter Belassen des Isolationsfilms, bis eine Oberfläche des leitfähigen Materials, das in den Nuten vergraben ist, von einer Oberfläche eines Abschnitts des Isolationsfilms, der auf der ersten Hauptoberfläche ausgebildet ist, zurückgesetzt ist; einen achten Schritt eines Stapeln eines Resists auf einem Abschnitt des Isolationsfilms, der nach dem siebenten Schritt auf der ersten Hauptoberfläche freiliegt, und der Oberfläche des leitfähigen Materials, eines Ausbildens einer Öffnung hierin in einer Position derart, dass sie einen Bereich, der dem in dem dritten Schritt in der Gestalt von Säulen belassenen Resist entspricht, umgibt und Abschnitte von Oberflächen der vierten Halbleiterschichten, die an den Bereich angrenzen, umgibt, eines selektiven Implantierens von Störstellen des ersten Leitfähigkeitstyps mit einer höheren Störstellenkonzentration als derjenigen der vierten Halbleiterschichten durch den Isolationsfilm unter Verwendung des Resists als einer Maske, welche die Öffnung aufweist, und eines Diffundierens der Störstellen des ersten Leitfähigkeitstyps seichter als Böden der vierten Halbleiterschichten, um hierdurch eine fünfte Halbleiterschicht des ersten Leitfähigkeitstyps, welche in Verbindung mit der dritten Halbleiterschicht steht, selektiv auszubilden; einen neunten Schritt eines Stapelns eines Isolationsmaterials auf dem Abschnitt des Isolationsfilms, der nach dem siebenten Schritt freigelegt ist, und auf einer Oberfläche des leitfähigen Materials; einen zehnten Schritt eines Stapelns eines Resists auf einer Oberfläche des Isolationsmaterials, eines Ausbildens einer Öffnung hierin, welche die fünfte Halbleiterschicht und Abschnitte der vierten Halbleiterschichten, die an die fünfte Halbleiterschicht angrenzen, umgibt, eines selektiven Entfernens des Isolationsmaterials und des Isolationsfilms unter Verwendung des Resists als einer Maske, welche die Öffnung aufweist, um hierdurch die fünfte und die vierten Halbleiterschichten freizulegen; einen elften Schritt eines Stapelns einer leitfähigen Schicht auf den vierten und der fünften Halbleiterschicht, die nach dem zehnten Schritt freiliegen, und auf der Oberfläche des Isolationsmaterials; und einen zwölften Schritt eines Stapelns einer leitfähigen Schicht auf einer zweiten Hauptoberfläche des Halbleitersubstrats, die sich auf einer gegenüberliegenden Seite bezüglich der ersten Hauptoberfläche befindet.
  • Bei dem zweiten beispielhaften Verfahren kann in dem dritten Schritt der Abschnitt des Resists als eine Mehrzahl von Regionen belassen werden, die in der Gestalt von Säulen verstreut sind und parallel zueinander angeordnet sind, um hierdurch das Resistmuster zu erhalten, und kann in dem zehnten Schritt die Öffnung des Resists so ausgebildet werden, dass sie die fünfte und die vierten Halbleiterschichten mit Ausnahme von Abschnitten der Oberflächen der vierten Halbleiterschichten, die an die Innenwände angrenzen und sich entlang diesen befinden, umgibt.
  • Ein drittes beispielhaftes Verfahren zum Herstellen einer Halbleiteranordnung mit isoliertem Gate weist auf: einen ersten Schritt eines Ausbildens eines Halbleitersubstrats, welches eine erste Halbleiterschicht eines ersten Leitfähigkeitstyps und eine zweite, auf einer Oberfläche der ersten Halbleiterschicht angeordnete Halbleiterschicht eines zweiten Leitfähigkeitstyps aufweist; einen zweiten Schritt eines Implantierens von Fremdatomen bzw. Störstellen des ersten Leitfähigkeitstyps in eine erste Hauptoberfläche des Halbleitersubstrats, die sich auf der Seite der zweiten Halbleiterschicht des Halbleitersubstrats befindet, um hierdurch eine dritte Halbleiterschicht des ersten Leitfähigkeitstyps auszubilden; einen dritten Schritt eines Stapelns eines Resists auf der ersten Hauptoberfläche, eines selektiven Entfernens des Resists so, dass ein Abschnitt des Resists als eine Mehrzahl von Regionen, die in der Gestalt von Säulen verstreut und parallel zueinander angeordnet sind, so belassen wird, dass ein Resistmuster ausgebildet wird, eines selektiven Implantierens von Störstellen des zweiten Leitfähigkeitstyps unter Verwendung des Resistmusters als einer Maske, und eines Diffundierens der Störstellen des zweiten Leitfähigkeitstyps in einer Oberfläche der dritten Halbleiterschicht, um hierdurch vierte Halbleiterschichten des zweiten Leitfähigkeitstyps mit einer höheren Störstellenkonzentration als die zweite Halbleiterschicht auszubilden; einen vierten Schritt eines Ausbildens eines Abschirmfilms auf der ersten Hauptoberfläche, eines Ausbildens einer Öffnung in dem Abschirmfilms auf einem Abschnitt einer Oberfläche der vierten Halbleiterschichten so, dass sich die Öffnung entlang einer Oberfläche von Säulen der vierten Halbleiterschichten erstreckt, eines selektiven Entfernens eines Halbleiters hinab zu der zweiten Halbleiterschicht unter Verwendung des Abschirmfilms als eine Maske, welche die Öffnung aufweist, um hierdurch nutförmige Innenwände, die Nuten definieren, auszubilden, und hiernach eines Entfernens des Abschirmfilms; einen fünften Schritt eines Ausbildens eines Isolationsfilms auf Oberflächen der nutförmigen Innenwände und auf der ersten Hauptoberfläche; einen sechsten Schritt eines Stapelns eines leitfähigen Materials auf dem Isolationsfilm so, dass die Nuten aufgefüllt werden; einen siebenten Schritt eines einheitlichen Entfernens des leitfähigen Materials unter Belassen des Isolationsfilms, bis ein Oberfläche des leitfähigen Materials, das in den Nuten vergraben ist, von einer Oberfläche eines Abschnitts des Isolationsfilms, der auf der ersten Hauptoberfläche ausgebildet ist, zurückgesetzt ist; einen achten Schritt eines Stapeln eines Resists auf einem Abschnitt des Isolationsfilms, der nach dem siebenten Schritt auf der ersten Hauptoberfläche freiliegt, und der Oberfläche des leitfähigen Materials, eines Ausbildens einer Öffnung hierin in einer Position derart, dass sie einen Bereich, der dem in dem dritten Schritt in der Gestalt von Säulen belassenen Resist entspricht, umgibt und Abschnitte der Oberflächen der vierten Halbleiterschichten, die an den Bereich angrenzen, umgibt, eines selektiven Implantierens von Störstellen des ersten Leitfähigkeitstyps mit einer höheren Störstellenkonzentration als derjenigen der vierten Halbleiterschichten durch den Isolationsfilm unter Verwendung des Resists als eine Maske, welche die Öffnung aufweist, und eines Diffundierens der Störstellen des ersten Leitfähigkeitstyps, um hierdurch eine fünfte Halbleiterschicht des ersten Leitfähigkeitstyps, welche in Verbindung mit der dritten Halbleiterschicht steht, selektiv auszubilden; einen neunten Schritt eines Stapelns eines Isolationsmaterials auf dem Abschnitt des Isolationsfilms, der nach dem siebenten Schritt freigelegt ist, und auf einer Oberfläche des leitfähigen Materials; einen zehnten Schritt eines Stapelns eines Resists auf einer Oberfläche des Isolationsmaterials, eines Ausbildens einer Öffnung hierin, welche die fünfte Halbleiterschicht und die vierten Halbleiterschichten mit Ausnahme der Abschnitte der Oberflächen der vierten Halbleiterschichten, die an die Innenwände angrenzen und sich entlang diesen befinden, und mit Ausnahme eines Abschnitts einer Oberfläche der fünften Halblei terschicht umgibt, eines selektiven Entfernens des Isolationsmaterials und des Isolationsfilms unter Verwendung des Resists als einer Maske, welche die Öffnung aufweist, um hierdurch die fünfte und die vierten Halbleiterschichten freizulegen; einen elften Schritt eines Stapelns einer leitfähigen Schicht auf den vierten und der fünften Halbleiterschicht, die nach dem zehnten Schritt freigelegt sind, und auf der Oberfläche des Isolationsmaterials; und einen zwölften Schritt eines Stapelns einer leitfähigen Schicht auf einer zweiten Hauptoberfläche des Halbleitersubstrats, die sich auf einer gegenüberliegenden Seite bezüglich der ersten Hauptoberfläche befindet.
  • Ein viertes beispielhaftes Verfahren zum Herstellen einer Halbleiteranordnung mit isoliertem Gate weist auf: einen ersten Schritt eines Ausbildens eines Halbleitersubstrats, welches eine erste Halbleiterschicht eines ersten Leitfähigkeitstyps und eine zweite, auf einer Oberfläche der ersten Halbleiterschicht angeordnete Halbleiterschicht eines zweiten Leitfähigkeitstyps aufweist; einen zweiten Schritt eines Implantierens von Fremdatomen bzw. Störstellen des ersten Leitfähigkeitstyps in eine ersten Hauptoberfläche des Halbleitersubstrats, die sich auf der Seite der zweiten Halbleiterschicht des Halbleitersubstrats befindet, um hierdurch eine dritten Halbleiterschicht des ersten Leitfähigkeitstyps auszubilden; einen dritten Schritt eines Stapelns eines Resists auf der ersten Hauptoberfläche, eines selektiven Entfernens des Resists so, dass ein Abschnitt des Resists als eine Mehrzahl von Regionen, die in der Gestalt von Säulen verteilt und parallel zueinander angeordnet sind, so belassen wird, dass ein Resistmuster ausgebildet wird, eines selektiven Implantierens von Störstellen des zweiten Leitfähigkeitstyps unter Verwendung des Resistmusters als einer Maske, und eines Diffundierens der Störstellen des zweiten Leitfähigkeitstyps in einer Oberfläche der dritten Halbleiterschicht, um einen Abschnitt einer freiliegenden Oberfläche der dritten Halbleiterschicht, die mit dem Resist bedeckt ist, zu belassen, um hierdurch vierte Halbleiterschichten des zweiten Leitfähigkeitstyps, die eine höhere Störstellenkonzentration als die zweite Halbleiterschicht aufweisen, selektiv auszubilden; einen vierten Schritt eines Ausbildens eines Abschirmfilms auf der ersten Hauptoberfläche, eines Ausbildens einer Öffnung in dem Abschirmfilms auf einem Abschnitt einer Oberfläche der vierten Halbleiterschichten so, dass sich die Öffnung entlang einer Oberfläche von Säulen der vierten Halbleiterschichten erstreckt, eines selektiven Entfernens eines Halbleiters hinab zu der zweiten Halbleiterschicht unter Verwendung des Abschirmfilms als eine Maske, welche die Öffnung aufweist, um hierdurch nutförmige Innenwände, die Nuten definieren, auszubilden, und hiernach eines Entfernens des Abschirmfilms; einen fünften Schritt eines Ausbildens eines Isolationsfilms auf Oberflächen der nutförmigen Innenwände und auf der ersten Hauptoberfläche; einen sechsten Schritt eines Stapelns eines leitfähigen Materials auf dem Isolationsfilm so, dass die Nuten aufgefüllt werden; einen siebenten Schritt eines einheitlichen Entfernens des leitfähigen Materials unter Belassen des Isolationsfilms, bis eine Oberfläche des leitfähigen Materials, das in den Nuten vergraben ist, von einer Oberfläche eines Abschnitts des Isolationsfilms, der auf der ersten Hauptoberfläche ausgebildet ist, zurückgesetzt ist; einen achten Schritt eines Stapeln eines Isolationsmaterials auf einem Abschnitt des Isolationsfilms, der nach dem siebenten Schritt freiliegt, und der Oberfläche des leitfähigen Materials; einen neunten Schritt eines Stapelns eines Resists auf einer Oberfläche des Isolationsmaterial, eines Ausbildens einer Öffnung hierin, welche die dritte Halbleiter- und die vierten Halbleiterschichten mit Ausnahme von Abschnitten von Oberflächen der vierten Halbleiterschichten, die an die Innenwände angrenzen und sich entlang diesen befinden, und mit Ausnahme eines Abschnitts der freiliegenden Oberfläche der dritten Halbleiterschicht, der an die Abschnitte der Oberflächen der vierten Halbleiterschichten angrenzt, umgibt, eines selektiven Entfernens des Isolationsmaterials und des Isolationsfilms unter Verwendung des Resists als einer Maske, welche die Öffnung aufweist, um hierdurch die dritte Halbleiterschicht und die Abschnitte der vierten Halbleiterschichten, die an die dritte Halbleiterschicht angrenzen, freizulegen; einen zehnten Schritt eines Stapelns einer leitfähigen Schicht auf der dritten und vierten Halbleiterschicht, die nach dem neunten Schritt freigelegt ist, und auf der Oberfläche des Isolationsmaterials; und einen elften Schritt eines Stapelns einer leitfähigen Schicht auf einer zweiten Hauptoberfläche des Halb leitersubstrats, die sich auf einer gegenüberliegenden bezüglich der ersten Hauptoberfläche befindet.
  • Bei der Halbleiteranordnung mit isoliertem Gate, die so aufgebaut ist, wie es in dem ersten Beispiel definiert ist, ist die fünfte Halbleiterschicht auf den Oberflächen der dritten und der vierten Halbleiterschicht so angeordnet, dass sie sich über die dritte und die vierte Halbleiterschicht hinweg erstreckt, liegt eine Verbindungsstelle zwischen der fünften und der vierten Halbleiterschicht an einer Oberfläche frei, und ist die Bodenfläche der fünften Halbleiterschicht an einer seichteren Position als der Dicke der vierten Halbleiterschicht angeordnet. Daher bleibt auch dann, wenn die freiliegende Oberfläche der dritten Halbleiterschicht, die an die vierte Halbleiterschicht angrenzt, klein wird, die Zellengröße klein, ist die ON-Spannung vermindert, schaltet ein parasitärer Transistor nicht leicht durch, und fällt der Wert eines Stroms, der beim Abschalten unterbrochen werden kann, nicht ab, da die erste Hauptelektrode über die fünfte Halbleiterschicht einen Kontakt zwischen der dritten und der vierten Halbleiterschicht herstellt. Daher ist der Stromverbrauch der Halbleiteranordnung mit isoliertem Gate niedrig, ist ein RBSOA der Halbleiteranordnung mit isoliertem Gate groß, und ist die Zuverlässigkeit der Halbleiteranordnung mit isoliertem Gate hoch.
  • Falls die Mehrzahl der nutförmigen Innenwände angeordnet ist, die freiliegende Oberfläche der fünften Halbleiterschicht zwischen benachbarten Innenwänden ausgebildet ist und sich die freiliegende Oberfläche entlang den Innenwänden in der Richtung der Längsausdehnung der Innenwände erstreckt, ist es möglich, eine Mehrzahl der Steuerelektroden auszubilden. Ferner stellt die erste Hauptelektrode über die fünfte Halbleiterschicht einen Kontakt zwischen der dritten und der vierten Halbleiterschicht auch dann her, wenn benachbarte vierte Halbleiterschichten durch die freiliegende Oberfläche der fünften Halbleiterschicht extrem nahe beieinander liegen.
  • Bei der Halbleiteranordnung mit isoliertem Gate sind die Grabenabstände klein und ist die Anordnung klein und dicht.
  • Falls ferner die freiliegende Oberfläche der fünften Halbleiterschicht eine verstreute Konfiguration aufweist, stellt die erste Hauptelektrode an dem Verbindungsabschnitt der vierten Halbleiterschicht, der die freiliegenden Oberflächenabschnitte der fünften Halbleiterschicht, die zwischen benachbarten Innenwänden angeordnet sind, trennt, einen Kontakt zwischen der dritten und der vierten Halbleiterschicht her. Daher sind die Grabenabstände bei der Halbleiteranordnung mit isoliertem Gate klein und ist die Halbleiteranordnung mit isoliertem Gate klein und dicht.
  • Da bei der Halbleiteranordnung mit isoliertem Gate, die so aufgebaut ist, wie es in dem zweiten Beispiel definiert ist, der Film die Innenwände, die Abschnitte der Oberflächen der vierten Halbleiterschichten, die sich entlang den Innenwänden aneinander angrenzend befinden, und die Abschnitte der Oberflächen der fünften Halbleiterschicht, die an die Abschnitte der vierten Halbleiterschichten angrenzen, bedeckt, stehen die Verbindungsabschnitte der vierten Halbleiterschichten, welche die zwischen benachbarten Innenwänden angeordneten fünften Halbleiterschichten trennen, und die fünften Halbleiterschichten in abwechselndem Kontakt mit der ersten Hauptelektrode, während die vierten Halbleiterschichten, welche zwischen den fünften Halbleiterschichten und den Innenwände liegend angeordnet sind, die erste Hauptelektrode nicht berühren. Daher dienen diese Abschnitte als ein Widerstand zwischen den vierten Halbleiterschichten, welche die erste Hauptelektrode berühren. Wenn ein großer Strom fließt, induziert der Widerstand einen Spannungsabfall innerhalb der vierten Halbleiterschichten. Daher schaltet ein parasitärer Transistor in der Halbleiteranordnung mit isoliertem Gate nicht leicht durch, ist ein RBSOA der Halbleiteranordnung mit isoliertem Gate groß, ist die Halbleiteranordnung mit isoliertem Gate klein und dicht und ist die Zuverlässigkeit der Halbleiteranordnung mit isoliertem Gate hoch.
  • Bei der Halbleiteranordnung mit isoliertem Gate, die so aufgebaut ist, wie es in dem dritten Beispiel definiert ist, nehmen die vierten Halbleiterschichten die fünfte Halbleiterschicht in der Gestalt von Säulen zwischen sich auf, ist die Mehrzahl der Innenwände entlang dieser säulenartigen Anordnung ausgebildet, ist der Zwischenschichtisolationsfilm auf der Oberfläche der Steuerelektrode ausgebildet und ist die erste Hauptelektrode auf den Oberflächen der vierten und der fünften Halbleiterschichten und des Zwischenschichtisolationsfilms angeordnet. Daher ist es möglich, eine Mehrzahl der Steuerelektroden auszubilden. Es ist auch möglich, die freiliegende Oberfläche der fünften Halbleiterschicht klein auszubilden. Auch ohne Erzeugen des zusätzlichen Bereichs hinsichtlich des Zwischenschichtisolationsfilms zum Zwecke einer Ausrichtung einer Maske erzeugt die erste Hauptelektrode über die fünfte Halbleiterschicht einen Kontakt zwischen der dritten und den vierten Halbleiterschichten. Dies reduziert Grabenabstände und die Zellengröße. Daher ist die ON-Spannung verringert, schaltet ein parasitärer Transistor nicht leicht durch und fällt der Wert eines Stroms, der beim Abschalten unterbrochen werden kann, nicht ab. So verwendet die Halbleiteranordnung mit isoliertem Gate eine geringe Verbrauchsleistung, ist ein RBSOA der Halbleiteranordnung mit isoliertem Gate groß, ist die Zuverlässigkeit der Halbleiteranordnung mit isoliertem Gate hoch und ist die Halbleiteranordnung mit isoliertem Gate klein und dicht.
  • Falls die freiliegende Oberfläche der fünften Halbleiterschicht eine verstreute Konfiguration aufweist, ist der Verbindungsabschnitt der vierten Halbleiterschicht, der freiliegende Oberflächenabschnitte der fünften Halbleiterschicht, die sich zwischen benachbarten Innenwänden befinden, trennt, nicht mit dem Zwischenschichtisolationsfilm überzogen. Dieser Verbindungsabschnitt der vierten Halbleiterschicht ermöglicht der ersten Hauptelektrode, einen Kontakt zwischen der dritten und den vierten Halbleiterschichten zu erzeugen. Daher weist die Halbleiteranordnung mit isoliertem Gate noch kleinere Grabenabstände, eine geringe Größe und eine hohe Dichte auf.
  • Bei der Halbleiteranordnung mit isoliertem Gate, die so aufgebaut ist, wie es in dem vierten Beispiel definiert ist, bedeckt von den vierten Halbleiterschichten, die durch die fünfte Halbleiterschicht, welche eine verstreute Konfiguration zwischen benachbarten Innenwänden aufweist, angeordnet sind, der Isolationsfilm diese vierten Halbleiterschichten, die aneinander angrenzend entlang den Wandoberflächen vorliegen, und den Abschnitt der fünften Halbleiterschicht, der sich in der Umgebung dieser vierten Halbleiterschichten befindet. Daher weisen die Verbindungsabschnitte der vierten Halbleiterschichten, welche die fünfte Halbleiterschicht in die verstreute Konfiguration teilen, und die fünfte Halbleiterschicht abwechselnd einen Kontakt mit der ersten Hauptelektrode auf. Nachdem die vierten Halbleiterschichten, die zwischen der fünften Halbleiterschicht und den Innenwänden aufgenommen sind, keinen Kontakt mit der ersten Hauptelektrode aufweisen, dienen diese Abschnitte als ein Widerstand zwischen den vierten Halbleiterschichten, die die erste Hauptelektrode berühren. Wenn ein großer Strom fließt, induziert der Widerstand einen Spannungsabfall innerhalb der vierten Halbleiterschichten. Daher schaltet ein parasitärer Transistor in der Halbleiteranordnung mit isoliertem Gate nicht leicht durch und ist ein RBSOA der Halbleiteranordnung mit isoliertem Gate groß. Ferner ist die Durchbruchcharakteristik während Kurzschlusses ohne Vergrößerung der Zellengröße verbessert. Die Halbleiteranordnung mit isoliertem Gate ist klein und dicht, und die Zuverlässigkeit der Halbleiteranordnung mit isoliertem Gate ist hoch.
  • Bei der Halbleiteranordnung mit isoliertem Gate, die so aufgebaut ist, wie es in dem fünften Beispiel definiert ist, bedeckt von den vierten Halbleiterschichten, die durch die eine verstreute Konfiguration aufweisende dritte Halbleiterschicht angeordnet sind, der Film diese vierten Halbleiterschichten, die aneinander angrenzend entlang den Wandoberflächen vorliegen, und den Abschnitt der dritten Halbleiterschicht, der sich in der Umgebung dieser vierten Halbleiterschichten befindet. Daher stehen die Verbindungsabschnitte der vierten Halbleiterschichten, welche die dritte Halbleiterschicht trennen, und die dritte Halbleiterschicht abwechselnd in Kontakt mit der ersten Hauptelektrode. Nachdem die vierten Halbleiterschichten, welche zwischen der dritten Halbleiterschicht und den Innenwänden aufgenommen sind, nicht in Kontakt mit der ersten Hauptelektrode stehen, dienen diese Abschnitte als ein Widerstand zwischen den vierten Halbleiterschichten, welche einen Kontakt mit der ersten Halbleiterschicht aufweisen. Wenn ein großer Strom fließt, induziert der Widerstand einen Spannungsabfall innerhalb der vierten Halbleiterschichten. Daher schaltet bei der Halbleiteranordnung mit isoliertem Gate ein parasitärer Transistor nicht leicht durch, ist ein RBSOA der Halbleiteranordnung mit isoliertem Gate groß und ist die Zuverlässigkeit der Halbleiteranordnung mit isoliertem Gate hoch.
  • Falls die Mehrzahl der nutförmigen Innenwände angeordnet ist und die dritte Halbleiterschicht in der verstreuten Konfiguration zwischen benachbarten Innenwänden entlang den Innenwänden angeordnet ist, bedeckt der Zwischenschichtisolationsfilm von den durch die dritte Halbleiterschicht angeordneten vierten Halbleiterschichten, die durch die dritte Halbleiterschicht angeordnet sind, diese vierten Halbleiterschichten, die sich aneinander angrenzend entlang den Wandoberflächen befinden, und den Abschnitt der dritten Halbleiterschicht, der sich in der Umgebung jener vierten Halbleiterschichten befindet. Daher ist es möglich, eine Mehrzahl der Steuerelektroden auszubilden. Ferner stehen die Verbindungsabschnitte der vierten Halbleiterschichten, welche die dritte Halbleiterschicht trennen, und die dritte Halbleiterschicht abwechselnd in Kontakt mit der ersten Hauptelektrode, während die vierten Halbleiterschichten, die zwischen der dritten Halbleiterschicht und den Innenwänden aufgenommen sind, keinen Kontakt mit der ersten Hauptelektrode aufweisen. Daher dienen diese Abschnitte als ein Widerstand zwischen den vierten Halbleiterschichten, welche die erste Hauptelektrode berühren. Auch wenn die freiliegende Oberfläche der dritten Halbleiterschicht klein wird, stellt die erste Hauptelektrode über die fünfte Halbleiterschicht einen Kontakt zwischen der dritten und den vierten Halbleiterschichten her und wird bei den vierten Halbleiterschichten ein Spannungsabfall erzeugt, wenn ein großer Strom fließt. Deshalb schaltet ein parasitärer Transistor in der Halbleiteranordnung mit isoliertem Gate nicht leicht durch, ist ein RBSOA der Halbleiteranordnung mit isoliertem Gate groß, ist die Halbleiteranordnung mit isoliertem Gate klein und dicht und ist die Zuverlässigkeit der Halbleiteranordnung mit isoliertem Gate hoch.
  • Bei dem ersten beispielhaften Verfahren zur Herstellung einer Halbleiteranordnung mit isoliertem Gate stellt auch dann, wenn die freiliegende Oberfläche der dritten Halbleiterschicht klein wird, die erste Hauptelektrode über die fünfte Halbleiterschicht einen Kontakt zwischen der dritten und den vierten Halbleiterschichten her. Daher ist es möglich, eine Halbleiteranordnung mit isoliertem Gate herzustellen, die eine geringe Verbrauchsleistung verwendet, die einen großen RSBOA aufweist und die hoch zuverlässig ist, und das zu geringen Kosten und ohne komplizierte Herstellungsschritte.
  • Bei dem zweiten beispielhaften Verfahren zur Herstellen einer Halbleiteranordnung mit isoliertem Gate ist es möglich, eine Halbleiteranordnung mit isoliertem Gate herzustellen, bei welcher ein zusätzlicher Bereich bezüglich des Zwischenschichtisolationsfilms zum Zwecke einer Maskenausrichtung klein ist, die Zellenabstände klein sind, der Energieverbrauch niedrig ist, ein RSBOA groß ist und die Zuverlässigkeit hoch ist, und das bei geringen Kosten und ohne komplizierte Herstellungsschritte.
  • Falls der Zwischenschichtisolationsfilm die Verbindungsabschnitte der vierten Halbleiterschichten, welche die freiliegende Oberfläche der fünften Halbleiterschicht, die zwischen benachbarten Innenwänden angeordnet ist, trennen, nicht bedeckt und die Verbindungsabschnitte der vierten Halbleiterschichten und der fünften Halbleiterschicht der ersten Hauptelektrode ermöglichen, einen Kontakt zwischen der dritten und den vierten Halbleiterschichten herzustellen, ist es möglich, eine Halbleiteranordnung mit isoliertem Gate herzustellen, bei der bei geringen Kosten und ohne komplizierte Herstellungsschritte die Zellenabstände klein sind.
  • Bei dem dritten beispielhaften Verfahren zur Herstellung einer Halbleiteranordnung mit isoliertem Gate dienen die vierten Halbleiterschichten, die zwischen der fünften Halbleiterschicht und den Innenwänden aufgenommen sind, als ein Widerstand zwischen den vierten Halbleiterschichten, welche einen Kontakt mit der ersten Hauptelektrode aufweisen. Wenn eine großer Strom fließt, induziert der Widerstand einen Spannungabfall innerhalb der vierten Halbleiterschichten. Daher ist es möglich, zu geringen Kosten und ohne komplizierte Herstellungsschritte eine kleine, dichte und zuverlässige Halbleiteranordnung mit isoliertem Gate herzustellen, bei welcher ein parasitärer Transistor sich nicht leicht einschaltet und ein RBSOA groß ist.
  • Bei dem vierten beispielhaften Verfahren zur Herstellung einer Halbleiteranordnung mit isoliertem Gate ist die freiliegende Oberfläche der dritten Halbleiterschicht klein ausgebildet. Die vierten Halbleiterschichten, die zwischen der dritten Halbleiterschicht und den Innenwänden aufgenommen sind, dienen als ein Widerstand zwischen den vierten Halbleiterschichten, die einen Kontakt mit der ersten Hauptelektrode aufweisen. Wenn eine großer Strom fließt, induziert der Widerstand einen Spannungabfall innerhalb der vierten Halbleiterschichten. Daher ist es möglich, zu geringen Kosten und ohne komplizierte Herstellungsschritte eine kleine, dichte und zuverlässige Halbleiteranordnung mit isoliertem Gate herzustellen, bei welcher ein parasitärer Transistor sich nicht leicht einschaltet und ein RBSOA groß ist.
  • Die Aufgabe der Erfindung wird durch die Merkmale des unabhängigen Anspruchs gelöst. Vorteilhafte Weiterbildungen und bevorzugte Ausführungsformen der Erfindung bilden den Gegenstand der Unteransprüche.
  • Die vorgenannten und andere Aufgaben, Merkmale, Gesichtspunkte und Vorteile der vorliegenden Erfindung werden aus den nachstehenden genauen Beschreibung der vorliegenden Erfindung ersichtlicher werden, wenn sie im Zusammenhang mit den begleitenden Zeichnungen genommen wird.
  • 1 ist eine Draufsicht einer Halbleiteranordnung mit isoliertem Gate gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung;
  • 2 ist eine Teildraufsicht, welche einige Zellen der Halbleiteranordnung mit isoliertem Gate zeigt;
  • 3 ist eine entlang Linien A-A genommene Teilschnittansicht, welche einige Zellen der Halbleiteranordnung mit isoliertem Gate zeigt;
  • 4 ist eine schematische Teilschnittansicht, welche die vorliegende Erfindung zeigt;
  • 5 ein Graph ist, welcher eine Beziehung zwischen einer Grabenteilung und einer ON-Spannung in einem U-IGBT zeigt;
  • 6 bis 14 sind Teilschnittansichten eines Elements während Herstellungsschritten der Halbleiteranordnung mit isoliertem Gate gemäß der vorliegenden Erfindung;
  • 15 ist eine Teildraufsicht einer Halbleiteranordnung mit isoliertem Gate gemäß einer anderen bevorzugten Ausführungsform der vorliegende Erfindung;
  • 16 ist eine entlang Linien A-A genommene Teilschnittansicht der Halbleiteranordnung mit isoliertem Gate gemäß einer anderen bevorzugten Ausführungsform der vorliegende Erfindung;
  • 17 ist eine entlang Linien genommene B-B Teilschnittansicht der Halbleiteranordnung mit isoliertem Gate gemäß einer anderen bevorzugten Ausführungsform der vorliegenden Erfindung;
  • 18 ist eine Teildraufsicht einer Halbleiteranordnung mit isoliertem Gate, die nicht Teil der beanspruchten Erfindung bildet;
  • 19 ist eine Teilschnittansicht der Halbleiteranordnung mit isoliertem Gate, die nicht Teil der beanspruchten Erfindung bildet, genommen entlang Linien A-A;
  • 20 ist eine entlang Linien B-B genommene Teilschnittansicht der Halbleiteranordnung mit isoliertem Gate, die nicht Teil der beanspruchten Erfindung bildet;
  • 21 ist eine Teildraufsicht einer Halbleiteranordnung mit isoliertem Gate gemäß einer anderen bevorzugten Ausführungsform der vorliegenden Erfindung;
  • 22 ist eine entlang Linien A-A genommene Teilschnittansicht einer Halbleiteranordnung mit isoliertem Gate gemäß einer anderen bevorzugten Ausführungsform der vorliegenden Erfindung;
  • 23 ist eine entlang Linien B-B genommene Teilschnittansicht der Halbleiteranordnung mit isoliertem Gate einer anderen bevorzugten Ausführungsform der vorliegenden Erfindung;
  • 24 und 25 sind Teilschnittansichten eines Elements während Herstellungsschritten der Halbleiteranordnung mit isoliertem Gate gemäß der anderen bevorzugten Ausführungsform der vorliegenden Erfindung;
  • 26 ist eine Teilschnittansicht einer herkömmlichen Halbleiteranordnung mit isoliertem Gate;
  • 27 ist eine Teilschnittansicht einer anderen herkömmlichen Halbleiteranordnung mit isoliertem Gate;
  • 28 ist eine schematische Darstellung, welche einen Kontaktrand in der anderen herkömmlichen Halbleiteranordnung mit isoliertem Gate zeigt;
  • 29 ist eine Teilschnittansicht einer noch anderen Halbleiteranordnung mit isoliertem Gate; und
  • 30 ist eine schematische Darstellung, welche eine Seitendiffusion in der noch anderen herkömmlichen Halbleiteranordnung mit isoliertem Gate zeigt.
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Erste bevorzugte Ausführungsform
  • 1 ist eine Draufsicht einer Halbleiteranordnung mit isoliertem Gate gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung. Als ein Beispiel einer Halbleiteranordnung mit isoliertem Gate wird nachstehend ein U-IGBT beschrieben werden.
  • 2 ist eine Teildraufsicht, welche einige Zellen des U-IGBT von 1 zeigt, und 3 zeigt einige Zellen von 2 in einer Teilschnittansicht, die entlang Linien A-A genommen ist. In 2 sind die Zellen so gezeigt, wie sie sich darstellen, wenn eine Emitterelektrode 51 und ein Zwischenschichtisolationsfilm 50 entfernt sind.
  • In 1 ist mit 30 ein U-IGBT bezeichnet, ist mit 31 eine Emitterelektrode bezeichnet, die als eine erste Hauptelektrode dient, sind mit 32 Gate-Leitungen bezeichnet, ist mit 33 ein Gate-Anschlussfleck bezeichnet, und ist mit 34 ein Teil von Zellen bezeichnet.
  • In 2 und 3 sind mit 41 eine P+-Kollektorschicht bezeichnet, die als eine erste Halbleiterschicht dient, ist mit 42 eine N–-Schicht bezeichnet, die als eine zweite Halbleiterschicht dient, ist mit 43 ein P-Basisschicht bezeichnet, die als eine dritte Halbleiterschicht dient, ist mit 44 eine N+-Emitterschicht bezeichnet, die als eine vierte Halbleiterschicht dient, sind mit 45 P+-Halbleiterschichten bezeichnet, die als eine fünfte Halbleiterschicht dienen, ist mit 46 eine N+-Pufferschicht bezeichnet, sind mit 47 Innenwände bezeichnet, die jeweils in der Gestalt einer Nut ausgebildet sind. Durch die Innenwände 47 sind Gräben definiert. Mit 48 sind Gate-Isolationsfilme bezeichnet, mit 49 sind Gate-Elektroden bezeichnet, die jeweils als eine Steuerelektrode dienen, mit 50 ist der Zwischenschichtisolationsfilm bezeichnet, und mit 51 ist die Emitterelektrode bezeichnet, die als die erste Hauptelektrode dient. Die Emitterelektrode 51 ist ein Abschnitt der Emitterelektrode 31 von 1. Mit 52 ist eine Kollektorelektrode bezeichnet, die als eine zweite Hauptelektrode dient, und mit 53 sind Kanalregionen bezeichnet. Bereiche C, die in 2 durch Klammern und strichpunktierte Linien definiert sind, sind Bereiche, die mit dem Zwischenschichtisolationsfilm 50 bedeckt sind.
  • In anderen bevorzugten Ausführungsformen, die später beschrieben werden wird, bezeichnen gleiche bzw. ähnliche Symbole gleiche bzw. ähnliche Strukturen.
  • Üblicherweise sind die Gate-Isolationsfilme 48 thermische Oxidationsfilme aus SiO2 und sind die Gate-Elektroden 49 aus Polysilizium hergestellt, das mit Störstellen bzw. Fremdatomen des Leitfähigkeitstyps N dotiert ist. Der Zwischenschichtisolationsfilm 50 ist aus einem Silikatglas hergestellt, welches Bor und Phosphor aufweist (nachstehend als "BPSG" bezeichnet). Die Emitterelektrode 51, die Gate-Leitungen 32 und der Gate-Anschlussfleck 33 sind aus Si enthaltendem Al (nachstehend als "Al-Si" bezeichnet) hergestellt. Die Kollektorelektrode 52 ist aus einer AlMoNiAu-Legierung hergestellt.
  • Die Gate-Leitungen 32 sind mit den Gate-Elektroden 49 so verbunden, dass Polysiliziumabschnitte in Wegen von den Gate-Elektroden 49 zu dem Gate-Anschlussfleck 33 klein sind, sodass ein elektrischer Widerstand von den Gate-Elektroden 49 zu dem Gate-Anschlussfleck 33 reduziert ist und das Element einheitlich über die gesamte Oberfläche des Elements gesteuert wird.
  • Bei dem U-IGBT gemäß der vorliegenden Ausführungsform ist die N–-Pufferschicht 46 auf ein Oberfläche der P+-Kollektorschicht 41 angeordnet und ist die N–-Schicht 42 auf einer Oberfläche der N+-Pufferschicht 46 angeordnet. Ferner ist die P-Basisschicht 43 auf der N–-Schicht 42 angeordnet. Die N+-Emitterschichten 44 sind auf einer Oberfläche der P-Basisschicht 43 mit Abständen derart angeordnet, dass sie Streifen ausbilden. Entlang der Längsausdehnung der Streifen der N+-Emitterschichten 44 sind die grabenförmigen Innenwände 47 ausgebildet, die sich von Oberflächen der N+-Emitterschichten 44 aus erstrecken und durch die P-Basisschicht 43 hindurch in die N–-Schicht 42 eindringen.
  • In einer durch die P-Basisschicht 43 und die N+-Emitterschichten 44, die zwischen zwei benachbarten Innenwänden 47 vorliegen, definierten Oberflächen, sind die P+-Halbleiterschichten 45 in solcher Weise ausgebildet, dass Bodenflächen der P+-Halbleiterschichten 45 einen Kontakt mit der P-Basisschicht 43 aufweisen und die N+-Emitterschichten 44 an den beiden Enden teilweise überlappen, und dass Verbindungsstellen zwischen den N+-Emitterschichten 44 und den P+-Halbleiterschichten 45 einer Oberfläche ausgesetzt sind bzw. an einer Oberfläche freiliegen.
  • Die Störstellenkonzentration der P+-Halbleiterschichten 45 ist allgemein höher als diejenige der N+-Emitterschichten 44. Falls die Störstellenkonzentration der N+-Emitterschichten 44 bei etwa 1 × (1018 – 1019) festgelegt ist, ist die Störstellenkonzentration der P+-Halbleiterschichten 45 bei etwa 2 × (1018 – 1019) festgelegt, also etwa zwei mal höher als die Störstellenkonzentration der N+-Emitterschichten 44.
  • Die Gate-Isolationsfilme 48 sind in den Innenwänden 47 angeordnet. Die Gate-Isolationsfilme 48 erstrecken sich bis hinauf zu den Oberflächen der N+-Emitterschichten 44, welche an Öffnungen 56 der Innenwände 47 angrenzen. In jedem Graben, der von jeder Innenwand 47 über jeweilige Gate-Isolationsfilme 48 umgeben ist, sind die jeweiligen Gate-Elektroden 49 bis hinauf zu den jeweiligen Öffnungen an den Oberfläche der N+-Emitterschichten 44 eingefüllt. Oberflächen der Gate-Elektroden 49 sind niedriger als Oberflächen der Gate-Isolationsfilme 48, welche auf den Oberflächen der an die Öffnungen 56 der Innenwände 47 angrenzenden N+-Emitterschichten 44 ausgebildet sind.
  • In 3 fluchten die Oberflächen der Gate-Elektroden 49 mit den Oberflächen der N+-Emitterschichten 44. Obgleich die Oberflächen der Gate-Elektroden 49 weiter von den Oberflächen der N+-Emitterschichten 44 zurückgesetzt sein können, um Kanäle auszubilden, müssen die Oberflächen der Gate-Elektroden 49 in einer seichteren Position als der Boden der N+-Emitterschichten 44 angeordnet sein. Die Gate-Elektroden 49 stehen den Oberflächen der P-Basisschicht 43 über die Gate-Isolationsfilme 48 gegenüber. Die Oberflächen der P-Basisschicht 43 dienen als die Kanalregionen 53.
  • Die Oberflächen der Gate-Elektroden 49 sind mit dem Zwischenschichtisolationsfilm 50 bedeckt. Über den Zwischenschichtisolationsfilm 50 ist die Emitterelektrode 51 auf einer Oberfläche des Elements angeordnet, in welcher die N+-Emitterschichten 44 und die P+-Halbleiterschichten 45 ausgebildet sind. Die N+-Emitterschichten 44 und die P-Basisschicht 43 stehen mit der Emitterelektrode 51 durch die P+-Halbleiterschichten 45 in Verbindung. Die Gate-Leitungen 32 und der Gate-Anschlussfleck 33, die mit den Gate-Elektroden 49 verbunden sind, sind auf der Oberfläche des Elements angeordnet, während sie von den N+-Emitterschichten 44 und den P+-Halbleiterschichten 45 isoliert sind. Die Kollektorelektrode 52 ist auf der anderen Oberfläche der P+-Kollektorschicht 41 angeordnet.
  • Falls das Element eine Durchbruchspannung in der Größenordnung von beispielsweise 2000 V aufweist, beträgt die Dicke von der Oberfläche des Elements aus, d. h., der freiliegenden Oberflächen der P+-Halbleiterschichten 45, oder von den Oberflächen der N+-Emitterschichten 44 aus bis zu einer Grenze zwischen der N–-Schicht 42 und der N+-Pufferschicht 46 etwa 200 μm, die Störstellenkonzentration der N–-Schicht 42 5 × 1013 cm–3, die Abstände zwischen den grabenförmigen Innenwände 47, d. h., die Abstände zwischen den Zellen, etwa 4 μm, und die Tiefe der Innenwände 47, gemessen von den Oberflächen der P+-Halbleiterschichten 45 aus, etwa 8 μm. Die Tiefe einer Verbindungs- bzw. Übergangsstelle zwischen Bodenflächen der N+-Emitterschichten 44 und der P-Basisschicht 43 beträgt etwa 1 μm, entweder von den N+-Emitterschichten 44 aus oder von den Oberflächen der P+-Halbleiterschichten 45 aus. Die Dicke der N+-Pufferschicht 46 beträgt etwa 10 μm und die Dicke der P+-Kollektorschicht 41 beträgt etwa 300 μm.
  • Als Nächstes wird eine Betriebsweise beschrieben werden.
  • Wenn eine vorbestimmte Kollektorspannung VCE über die Emitterelektrode 51 und die Kollektorelektrode 52 angelegt wird und eine vorbestimmte Gate-Spannung VGE über die Emitterelektrode 51 und die Gate-Elektroden 49 angelegt wird, d. h., wenn die Gates eingeschaltet werden, werden die Kanalregionen 53 in den N-Typ umgekehrt, wodurch Kanäle erzeugt werden. Durch diese Kanäle werden Elektronen aus der Emitterelektrode 51 in die N–-Schicht 42 injiziert. Injizierte Elektronen legen eine Vorspannung in Durchlassrichtung über die P+-Kollektorschicht 41 und die N–-Schicht 42 über die N+-Pufferschicht 46 an, sodass Löcher aus der Kollektorelektrode 52 durch die P+-Kollektorschicht 41 und die N+-Pufferschicht 46 in die N–-Schicht 42 injiziert werden. Die Leitfähigkeit wird demzufolge geändert, und der Widerstand der N–-Schicht 42 wird stark verringert, um eine Stromkapazität des IGBT zu erhöhen.
  • Um den IGBT aus einem ON-Zustand in einen OFF-Zustand zu ändern, wird die über die Emitterelektrode 51 und die Gate-Elektroden 49 angelegte Gate-Spannung VGE auf 0 V geändert oder wird eine Vorspannung in Gegenrichtung über die Emitterelektrode 51 und die Gate-Elektroden 49 angelegt, wodurch die Gates sperren bzw. ausgeschaltet werden. Im Ergebnis kehren die in den N-Typ umgekehrten Kanalregionen 53 in den P-Typ zurück, sodass eine Injektion von Elektronen aus der Emitterelektrode 51 endet und eine Injektion von Löchern aus der P+-Kollektorschicht 41 in die N–-Schicht 42 endet. In der N–-Schicht 42 angesammelte Elektronen und Löcher fließen dann in die Kollektorelektrode 52 bzw. die Emitterelektrode 51 ab oder rekombinieren miteinander, um sich auszulöschen. Nachdem sich Löcher in diesem Zustand leicht innerhalb der P+-Halbleiterschichten 45 bewegen können, wird die Schaltgeschwindigkeit schneller.
  • 4 ist eine schematische Teilschnittansicht, welche die vorliegende Erfindung zeigt.
  • 4 beschreibt eine Wirkung der P+-Halbleiterschichten 45 in der vorliegenden Erfindung. Die Oberflächen der Gate-Elektroden 49 sind bei etwa der halben Tiefe der N+-Emitterschichten 44 angeordnet, gemessen von den Oberflächen der N+-Emitterschichten 44 aus. Wenn die Oberflächen der Gate-Elektroden 49 in einer niedrigen Position angeordnet sind, muss die Dicke der N+-Emitterschichten 44 groß sein. Nachdem die N+-Emitterschichten 44 in den meisten Fallen durch Diffusion ausgebildet sind, werden sich dann, wenn die N+-Emitterschichten 44 dick ausgebildet sind, benachbarte Kantenabschnitte der N+-Emitterschichten 44, die zwischen benachbarten grabenförmigen Innenwände 47 angeordnet sind, aufgrund einer Seitendiffusion extrem nahe aneinander befinden.
  • Dies bringt es notwendig mit sich, dass eine freiliegende Oberfläche der P-Basisschicht 43 extrem klein ist. In einigen Fällen berühren die benachbarten Kantenabschnitte der N+-Emitterschichten 44 einander, wodurch die freiliegenden Oberflächen der P-Basisschicht 43 vollständig verschwinden. Wenn dies geschieht, ist es nicht möglich, dass die P-Basisschicht 43 die Emitterelektrode 51 berührt.
  • Bei herkömmlichen Techniken wird dieses Problem durch Vergrößern der Grabenabstände vermieden. Statt dessen sind zwischen den Kantenabschnitten der N+-Emitterschichten 44, die zwischen den Innenwände 47 angeordnet sind, die P+-Halbleiterschichten 45 so ausgebildet, dass sie die N+-Emitterschichten 44 teilweise überlappen, sodass die Bodenabschnitte der P+-Halbleiterschichten 45 die P-Basisschicht 43 berühren, und sind ferner die Verbindungssstellen bzw. Übergänge zwischen den P+-Halbleiterschichten 45 und den N+-Emitterschichten 44 der Oberfläche des Elements ausgesetzt bzw. liegen an dieser frei. Im Ergebnis wird ein großer Kontakt zwischen den P+-Halbleiterschichten 45 und der Emitterelektrode 51 hergestellt. Daher ist es möglich, die Grabenabstände zu reduzieren, ohne dass sie darauf empfindlich reagieren, ob die benachbarten Kantenabschnitte der N+-Emitterschichten 44 nahe beieinander liegen.
  • Wenn die Oberflächen der Gate-Elektroden 49 in einer Position angeordnet sind, die von den Oberflächen der N+-Emitterschichten 44 zurückgenommen ist, ist es insbesondere erforderlich, die N+-Emitterschichten 44 dick auszubilden. Daher sind wegen den verkleinerten Grabenabständen die benachbarten Kantenabschnitte der N+-Emitterschichten 44 nahe beieinander angeordnet oder können einander in manchen Fällen sogar berühren. Nachdem jedoch die in die N+-Emitterschichten 44 eindringenden P+-Halbleiterschichten 45 die P-Basisschicht 43 berühren, stehen die P-Basisschicht 43 und die N+-Emitterschichten 44 über die P+-Halbleiterschichten 45 auch dann mit der Emitterelektrode 51 in Kontakt, wenn die benachbarten Kantenabschnitte der N+-Emitterschichten 44 einander berühren.
  • Nachdem die N+-Emitterschichten 44 durch Diffusion in die P-Basisschicht 43 ausgebildet werden, muss die Störstellenkonzentration der N+-Emitterschichten 44 höher als diejenige der P-Basisschicht 43 sein. Ferner muss, nachdem die P+-Halbleiterschichten 45 so diffundiert werden, dass sie benachbarte Kantenabschnitte der N+-Emitterschichten 44 überlappen, die Störstellenkonzentration der P+-Halbleiterschichten 45 höher als diejenige der N+-Emitterschichten 44 sein.
  • Falls die P+-Halbleiterschichten 45 zuerst ausgebildet werden und dann die N+-Emitterschichten 44 so ausgebildet werden, dass sie eine höhere Störstellenkonzentration als die P+-Halbleiterschichten 45 aufweisen, kommen benachbarte Kantenabschnitte der N+-Emitterschichten 44 nahe aneinander. Im Ergebnis werden bei der vorliegenden Ausführungsform die P+-Halbleiterschichten 45 durch die N+-Ermitterschichten viermal beseitigt, und daher wird die Wirkung der Anordnung der P+-Halbleiterschichten 45 in der ersten bevorzugten Ausführungsform nicht erzeugt.
  • 5 ist ein Graph, der eine Beziehung zwischen dem Grabenabstand und der ON-Spannung bei dem U-IGBT zeigt.
  • Gemäß der Darstellung in 5 wird die ON-Spannung um so niedriger und werden daher verschiedene die ON-Spannung beeinträchtigende Eigenschaften um so besser, je kleiner die Grabenteilung des U-IGBT ist.
  • Nachdem bei der vorliegenden Ausführungsform die P+-Halbleiterschichten 45 so ausgebildet sind, dass sie benachbarte Kantenabschnitte der N+-Emitterschichten 44 überlappen und dass sie die P-Basisschicht 43 berühren, stehen die Emitterelektrode 51 und die P-Basisschicht 43 über die P+-Halbleiterschichten 45 miteinander in Kontakt. Im Ergebnis sind die Grabenteilung und daher die ON-Spannung verkleinert. Ferner wird das Element kleiner und dichter und ist die Zuverlässigkeit verbessert.
  • Zusätzlich schaltet wegen der kleinen Grabenteilung der parasitäre, durch die N+-Emitterregionen 4, die P-Basisschicht 3 und die N–-Schicht 2 ausgebildete Transistor nicht leicht durch.
  • D. h., auch wenn sich der IGBT innerhalb des RBSOA in dem OFF-Zustand befindet, fließen in der N–-Schicht 2 (N+-Pufferschicht 9, falls die N+-Pufferschicht 9 vorgesehen ist) angesammelten Elektronen und Löcher in die Kollektorelektrode 11 bzw. die Emitterelektrode 10 oder rekombinieren miteinander, sodass sie verschwinden, wie in dem Fall einer Änderung von dem normalen ON-Zustand in den OFF-Zustand.
  • Wenn in diesem Fall die Löcher in die Emitterelektrode 10 fließen, wird die Menge der Löcher, die in eine Zelle fließen, klein, wenn die Zellengröße klein ist. Nachdem der Lochstrom als ein Basisstrom des parasitären Bipolartransistors dient, schaltet der parasitäre Bipolartransistor durch, wenn das Potential der P-Basisschicht 3 ein eingebautes Potential (im Allgemeinen 0,6 V) zwischen der P-Basisschicht 3 und den N+-Emitterregionen 4 übersteigt.
  • Nachdem der Lochstrom jedoch klein ist, wird ein Spannungsabfall klein, und daher wird das eingebaute Potential zwischen der P-Basisschicht 3 und den N+-Emitterregionen 4 nicht leicht erreicht, was es dem parasitären Bipolartransistor schwierig macht durchzuschalten. Mit anderen Worten, der RBSOA wird groß.
  • Als Nächstes wird ein Beispiel eines Verfahrens zur Herstellung des U-IGBT gemäß der vorliegenden Ausführungsform beschrieben werden.
  • 6 bis 14 sind Teilschnittansichten, welche das Element während den jeweiligen Herstellungsstufen zeigen.
  • Zuerst werden auf einem P+-Siliziumsubstrat 60 nacheinander eine N+-Schicht 61 und eine N–-Schicht 62 ausgebildet. Danach werden Fremdatome bzw. Störstellen des P-Typs in einer Oberfläche der N–-Schicht 62 implantiert und geglüht, wodurch eine P-Basisschicht 63 definiert wird (vgl. 6).
  • Anschließend wird auf einer Oberfläche der P-Basisschicht 63 ein Resist gestapelt, und durch Photolitographieprozesse wird ein Resistmuster 64 ausgebildet, welches eine Mehrzahl von streifenförmigen Öffnungen aufweist. Unter Verwendung des Resistmusters 64 als eine Maske wird die Oberfläche der P-Basisschicht 63 mit Störstellen des N-Typs bis zu einer hohen Konzentration dotiert. Das Resistmuster 64 wird hiernach entfernt. Die Störstellen werden geglüht und diffundiert, um N+-Emitterregionen 65 auszubilden (vgl. 7).
  • Dann wird auf einer Oberfläche der P-Basisschicht 63 und der N+-Emitterregionen 65 ein Oxidfilm 66 ausgebildet, der als ein Abschirmfilm dient. Auf Oberflächen der N+-Emitterregionen 65 wird unter Verwendung des Oxidfilm 66 eine Silizium-Ätzmaske ausgebildet, welche eine streifenförmige Öffnung aufweist, die eine geringere Breite als die N+-Emitterregionen 65 aufweist. Unter Verwendung der Silizium-Ätzmaske wird ein RIE-(Reactive Ion Etching)-Vorgang ausgeführt, wodurch grabenförmige Innenwände 67 ausgebildet werden, die sich von den Oberflächen der N+-Emitterregionen 65 aus erstrecken und in die N–-Schicht 62 eindringen (vgl. 8). Der Oxidfilm 66 wird dann durch Ätzen entfernt.
  • Als Nächstes wird auf Oberflächen der Innenwände 67, einer Oberfläche der P-Basisschicht 63 und den Oberflächen der N+-Emitterregionen 65 ein thermischer Oxidfilm 68 ausgebildet, der als ein Isolationsfilm dient. Auf dem thermischer Oxidfilm 68 wird elektrisch leitfähiges, mit Fremdatomen des N-Types dotiertes Polysilizium 69 gestapelt, wodurch die durch die Innenwände 67 ausgebildeten Nuten aufgefüllt werden (vgl. 9).
  • Das gestapelte Polysilizium 69 wird dann zurückgeätzt, sodass eine Oberfläche des die durch die Innenwände 67 ausgebildeten Nuten auffüllenden Polysiliziums 69 von einer Oberfläche des auf den Oberflächen der N+-Emitterregionen 65 ausgebildeten thermischen Oxidfilms 68 zurückgesetzt ist (vgl. 10). Eine Rückätzung muss so durchgeführt werden, dass die Oberfläche des Polysiliziums 69 an einer seichteren Position als der Boden der N+-Emitterregionen 65 angeordnet ist.
  • Dann wird ein Resist 70 auf der Oberfläche des die durch die Innenwände 67 ausgebildeten Nuten auffüllenden Polysiliziums 69 und auf der Oberfläche des thermischen Oxidfilms 68 gestapelt. In dem Resist 70 wird durch Photolithographieprozesse eine Öffnung derart ausgebildet, dass sie die Oberfläche der P-Basisschicht 63 und von Abschnitten der N+-Emitterregionen 65, die an die P-Basisschicht 63 angrenzen und sich entlang den Innenwänden 67 erstrecken, umgibt, wodurch ein Resistmuster erhalten wird. Unter Verwendung des Resistmusters als eine Maske werden Störstellen des P-Typs in einer höheren Störstellenkonzentration als derjenigen der N+-Emitterregionen 65 durch den thermischer Oxidfilm 68 hindurch implantiert. Das Resistmuster wird hiernach entfernt. Durch einen thermischen Prozess werden die P-Störstellen seichter als der Boden der N+-Emitterregionen 65 diffundiert, um eine P+-Halbleiterschicht 71 zu definieren, deren Bodenfläche einen Kontakt mit der P-Basisschicht 63 aufweist (vgl. 11).
  • Als Nächstes wird ein BPSG 72, welches als eine Isolierung dient, auf der Oberfläche des die durch die Innenwände 67 ausgebildeten Nuten auffüllenden Polysiliziums 69 und auf der Oberfläche des thermischen Oxidfilms 68 gestapelt (vgl. 12).
  • Anschließend wird ein Resist 73 auf einer Oberfläche des BPSG 72 gestapelt. In dem Resist 73 wird durch Photolithographieprozesse ein Öffnung ausgebildet, welche die P+-Halbleiterschicht 71 und Abschnitte der N+-Emitterregionen 65, die an die P+-Halbleiterschicht 71 angrenzen und sich entlang den Innenwänden 67 erstrecken, umgibt, wodurch ein Resistmuster erhalten wird. Unter Verwendung des Resistmusters als eine Maske werden das BPSG 72 und der thermische Oxidfilm 68 geätzt, sodass ein Zwischenschichtisolationsfilm 72 auf der Oberfläche des die durch die Innenwände 67 ausgebildeten Nu ten auffüllenden Polysiliziums 69 ausgebildet wird (vgl. 13). Hiernach wird das Resistmuster entfernt.
  • Um die P+-Halbleiterschicht 71 und die N+-Emitterregionen 65, die durch Ätzen freigelegt werden, kurzzuschließen, wird auf einer Oberfläche des Elements, in welcher die P+-Halbleiterschicht 71, die N+-Emitterregionen 65 und der Zwischenschichtisolationsfilm 72 ausgebildet sind, Al-Si gestapelt, welches als eine leitfähige Schicht dient. Dies erzeugt gleichzeitig eine Gate-Leitung und einen Gate-Anschlussfleck, welche mit dem in den durch die Emitterelektrode 73 und die Innenwände 67 definierten Nuten vergrabenen Polysilizium 69 verbunden sind.
  • Ferner wird AlMoNiAu, welches als eine leitfähige Schicht dient, auf der Oberfläche des P+-Siliziumsubstrats 60 gestapelt, um hierdurch eine Kollektorelektrode 75 auszubilden.
  • Durch solche Herstellungsprozesse wird der U-IGBT gemäß der vorliegenden Ausführungsform zu geringen Kosten hergestellt.
  • Zweite bevorzugte Ausführungsform
  • 15 ist eine Teildraufsicht einer Halbleiteranordnung mit isoliertem Gate gemäß einer anderen bevorzugten Ausführungsform der vorliegenden Erfindung, 16 ist eine Teilschnittansicht einiger Zellen von 15 entlang Linien A-A, und 17 ist eine Teilschnittansicht einiger Zellen von 15 entlang Linien B-B. In 15 sind die Zellen so gezeigt, wie sie sich darstellen, wenn die Emitterelektrode 51 und der Zwischenschichtisolationsfilm 50 entfernt sind. Durch Klammern und strichpunktierte Linien in 15 definierte Gebiete C sind Gebiete, die mit dem Zwischenschichtisolationsfilm 50 bedeckt sind.
  • In 15, 16 und 17 weisen in dem U-IGBT gemäß der vorliegenden Ausführungsform die N+-Emitterschichten 44, die zwischen den grabenförmigen Innenwänden 47 ausgebildet sind, in der Draufsicht einen leiterartigen Aufbau auf. Mit anderen Worten, die N+-Emitterschichten 44 sind in der Gestalt von Streifen angeordnet, wobei sie die freiliegenden Oberflächen der P+-Halbleiterschichten 45 zwischen sich einschließen. Die an den Oberflächen der N+-Emitterschichten 44 Öffnungen aufweisenden, nutförmigen Innenwände 47 erstrecken sich entlang der Längsrichtung der N+-Emitterschichten 44. Benachbarte N+-Emitterschichten 44, die zwischen den in den Innenwänden vergrabenen Gate-Elektroden 49 angeordnet sind, sind durch Verbindungsabschnitte 55 miteinander verbunden. Die freiliegenden Oberflächen der P+-Halbleiterschichten 45 und der Verbindungsabschnitte 55 sind abwechselnd angeordnet.
  • Das Gebiet C des Zwischenschichtisolationsfilm 50 bedeckt die Gate-Elektroden 49 und erstreckt sich über benachbarte N+-Emitterschichten 44, die an die nutförmigen Innenwände 47 angrenzen und sich entlang diesen befinden, erstreckt sich aber nicht über die freiliegenden Oberflächen der P+-Halbleiterschichten 45.
  • Der dargestellte U-IGBT ist ansonsten im Aufbau dem U-IGBT gemäß der ersten bevorzugten Ausführungsform ähnlich bzw. gleich aufgebaut.
  • Nachdem der ebene Aufbau der N+-Emitterschichten 44 ein leiterartiger Aufbau ist, wird ein Kontaktbereich, an welchem die Emitterelektrode 51 mit den N+-Emitterschichten 44 in Kontakt steht, ebenfalls durch die Verbindungsabschnitte 55 sichergestellt, was die Notwendigkeit eines zusätzlichen Erzeugens eines zusätzlichen Kontaktbereichs zur Bewältigung einer Fehlausrichtung von Masken beseitigt. D. h., nachdem es nicht erforderlich ist, zur Bewältigung einer Fehlausrichtung von Masken bei Ausbildung der in 13 gezeigten Emitterelektrode 73 einen zusätzlichen Bereich sicherzustellen, und nachdem die Zellenabstände dementsprechend reduziert werden können im Vergleich mit der Struktur, bei welcher die N+-Emitterschichten 44 einfach so angeordnet sind, dass sie sich entlang den Gate-Elektroden 49 erstrecken, wie es in 2 dargestellt ist, ist es möglich, dass die Zellen eine feine Geometrie aufweisen. Des Weiteren ist es möglich, Kontaktbereiche in einem gut ausgeglichenen Verhältnis über das gesamte Element anzuordnen.
  • Somit ist das Element dichter und so ausgebildet, dass es eine niedrige ON-Spannung aufweist. Es ist möglich, Betriebseigenschaften der jeweiligen Zellen über das gesamte Element zu vereinheitlichen.
  • Wenn darüber hinaus der ebene Aufbau der N+-Emitterschichten 44 ein leiterartiger Aufbau ist, die P+-Halbleiterschichten 45 nicht ausgebildet sind und die freiliegenden Oberflächen der P-Basisschicht 43 einfach ausgebildet sind, werden die Verbindungsabschnitte 55 der N+-Emitterschichten 44 aufgrund einer Diffusion in der horizontalen Richtung um so breiter, je dicker die N+-Emitterschichten 44 werden, wodurch die Menge eines unmittelbar unterhalb der Verbindungsabschnitte 55 fließenden Lochstroms groß wird. Nachdem die Löcher als ein Basisstrom für den durch die N+-Emitterschichten 44, die P-Basisschicht 43 und die N–-Schicht 42 ausgebildeten parasitären Transistor dient, wird der parasitäre Transistor leicht durchgeschaltet. Nachdem jedoch die P+-Halbleiterschichten 45 angeordnet sind, welche die Diffusion der Verbindungsabschnitte 55 in der Richtung der Breite der Verbindungsabschnitte 55 begrenzen, neigt der parasitäre Transistor nicht dazu, leicht durchzuschalten. Daher ist es möglich, eine Reduzierung des RBSOA zu verhindern.
  • Im Vergleich mit den Herstellungsprozessen gemäß der ersten bevorzugten Ausführungsform verwenden die Herstellungsprozesse gemäß der vorliegenden Ausführungsform ein abweichendes Resistmuster zur Ausbildung der N+-Emitterregionen 65. Bei den Herstellungsprozessen gemäß der vorliegenden Ausführungsform wird der Resist auf der Oberfläche der P-Basisschicht 63 gestapelt, wird die Mehrzahl der Öffnungen, die in der Gestalt von parallelen Streifen vorliegen, und der Öffnungen, die mit diesen Öffnungen verbunden sind, durch Photolithographieprozesse ausgebildet, wird das Resistmuster, bei welchem Resist verstreut in der Gestalt von Säulen belassen wird, ausgebildet, und werden unter Verwendung dieses Resistmusters 64 als eine Maske Stör stellen des N-Typs in die Oberfläche der P-Basisschicht 63 in einer hohen Dotierungskonzentration implantiert und durch Glühen diffundiert, um hierdurch die N+-Emitterregionen 65 zu definieren.
  • Ferner werden, anders als bei den Herstellungsprozessen gemäß der ersten bevorzugten Ausführungsform, nach Rückätzung des Polysiliziums 69 die P+-Halbleiterschichten 71 unter Verwendung eines Resistmusters ausgebildet, das eine abweichende Gestalt aufweist. In einem Resist werden Öffnungen in Übereinstimmung mit den freiliegenden Oberflächen der auf den N+-Emitterregionen 65 in einer verstreuten Konfiguration ausgebildeten P-Basisschichten 63 ausgebildet. Unter Verwendung eines solchen Resists als ein Resistmuster werden Störstellen implantiert und dann durch thermische Bearbeitung diffundiert, um hierdurch die P+-Halbleiterschicht 71 zu definieren.
  • Dritte bevorzugte Ausführungsform
  • 18 ist eine Teildraufsicht eines U-IGBT gemäß einer noch weiteren bevorzugten Ausführungsform der vorliegenden Erfindung, 19 ist eine Teilschnittansicht einiger Zellen von 18, die entlang Linien A-A genommen ist, und 20 ist eine Teilschnittansicht einiger Zellen von 18, die entlang Linien B-B genommen ist. In 18 sind die Zellen so gezeigt, wie sie sich darstellen, wenn die Emitterelektrode 51 und der Zwischenschichtisolationsfilm 50 entfernt sind. Bereiche C in 18, die durch Klammern und strichpunktierte Linien definiert sind, sind Bereiche, die mit dem Zwischenschichtisolationsfilm 50 bedeckt sind.
  • In 18, 19 und 20 weisen bei dem U-IGBT gemäß der vorliegenden Erfindung die N+-Emitterschichten 44, die zwischen den nutförmigen Innenwänden 47 ausgebildet sind, eine in der Draufsicht leiterartige Konfiguration auf. In dieser Ausführungsform sind die P+-Halbleiterschichten 45 nicht angeordnet. Freiliegende Oberflächen der P-Basisschicht 43 sind in einer verstreuten Konfiguration in den zwischen den Innenwänden 47 vorliegenden N+- Emitterschichten 44 entlang der Längsausdehnung der Innenwände 47 ausgebildet.
  • D. h., die N+-Emitterschichten 44 sind in der Gestalt von Streifen angeordnet und schließen die freiliegenden Oberflächen der P-Basisschicht 43 zwischen sich ein. Die nutförmigen Innenwände 47, welche Öffnungen an den Oberflächen der N+-Emitterschichten 44 aufweisen, erstrecken sich entlang der Längsausdehnung der N+-Emitterschichten 44. Benachbarte N+-Emitterschichten 44, die zwischen den in den Innenwänden vergrabenen Gate-Elektroden 49 angeordnet sind, sind durch die Verbindungsabschnitt 55 miteinander verbunden. Die freiliegenden Oberflächen der P-Basisschicht 43 und der Verbindungsabschnitte 55 sind abwechselnd angeordnet.
  • Die Gebiete C des Zwischenschichtisolationsfilm 50 bedecken die Gate-Elektroden 49, die an die nutförmigen Innenwände 47 angrenzenden und sich entlang diesen vorliegenden N+-Emitterschichten 44 und erstrecken sich weiter über die in der Umgebung der N+-Emitterschichten 44 vorliegende P-Basisschicht 43.
  • Somit steht die Emitterelektrode 51 abwechselnd mit den die N+-Emitterschichten 44 verbindenden Verbindungsabschnitten 55 und den freiliegenden Oberflächen der P-Basisschicht 43 in Verbindung. Zwischen den in einer verstreuten Konfiguration angeordneten Verbindungsabschnitten 55 sind aber die N+-Emitterschichten 44, die zwischen den freiliegenden Oberflächen der P-Basisschicht 43 und den nutförmigen Innenwänden 47 aufgenommen sind, mit dem Zwischenschichtisolationsfilm 50 bedeckt. Somit stehen diese N+-Emitterschichten 44 nicht mit der Emitterelektrode 51 in Verbindung. Die N+-Emitterschichten 44, die zwischen den freiliegenden Oberflächen der P-Basisschicht 43 und den nutförmigen Innenwändne 47 aufgenommen sind, dienen deshalb als Emitterwiderstandsregionen 57. Dies bedeutet, dass zwischenliegend Emitterwiderstände angeordnet sind, die der Emitterelektrode zugeordnet sind.
  • Als Nächstes wird eine Betriebsweise gemäß der vorliegenden Erfindung beschrieben werden.
  • Nachdem Werte des Emitterwiderstands der Emitterwiderstandsregionen 57, die zwischen den freiliegenden Oberflächen der P-Basisschicht 43 und den nutförmigen Innenwänden 47 aufgenommen sind, klein sind, sind die Emitterwiderstände der Emitterwiderstandsregionen 57 nahezu verschwindend, wenn ein so kleiner Strom wie der Nennstrom fließt. Ersatzweise sind die Emitterwiderstandsregionen 57 so ausgebildet, dass sie Emitterwiderstandswerte derart aufweisen, dass sie VCE(sat) nicht ändern.
  • Auch wenn jedoch die Emitterwiderstände so bestimmt sind, dass sie VCE(sat) nicht ändern, erscheint dann, wenn ein großer Strom fließt wie etwa beim Kurzschluss, ebenfalls ein Spannungsabfall an den N+-Emitterschichten 44, so lange Emitterwiderstände angeordnet sind. Solch ein Spannungsabfall dient dazu, eine Spannungsdifferenz zwischen der P-Basisschicht 43 und den N+-Emitterschichten 44 zu beseitigen.
  • Kurz gesagt, ein solcher Spannungsabfall arbeitet so, dass er verhindert, dass das eingebaute Potential (im Allgemeinen 0,6 V) des durch die N+-Emitterschichten 44, die P-Basisschicht 43 und die N–-Schicht 42 ausgebildeten parasitären Transistors überschritten wird, und erschwert es hierdurch dem parasitären Transistor, durchzuschalten. Somit wird der RBSOA groß.
  • Eine andere Stromcharakteristik, die mit einer Zerstörung des Elements in Zusammenhang gebracht wird, ist IC(sat). Wenn z. B. ein Kurzschluss auftritt, d. h., wenn der IGBT durchschaltet bzw. sich einschaltet, während eine hohe Spannung an den IGBT angelegt ist, hängt ein in dem IGBT fließender Strom von IC(sat) ab.
  • Während eines Kurzschlusszustands erzeugte Wärme wird bestimmt durch:
    Angelegte Spannung x in dem IGBT fließender Strom x Zeit des Kurzschlusszustands
    Wenn der IGBT aufgrund derart erzeugter Wärme eine bestimmte Temperatur erreicht, wird der IGBT zerstört.
  • Indessen ist es bekannt, dass IC(sat) kleiner wird, wenn ein Emitterwiderstand angeordnet ist. In der vorliegenden Erfindung sind die Emitterwiderstandsregionen 57 innerhalb eines einfachen Aufbaus ausgebildet, bei welchem der Zwischenschichtisolationsfilm 50 die N+-Emitterregionen 44, die zwischen den freiliegenden Oberflächen der P-Basisschicht 43 und den nutförmigen Innenwänden 47 aufgenommen sind, bedeckt, und eine Durchbruchcharakteristik während eines Kurzschlusszustands aufgrund der Emitterwiderstände verbessert ist.
  • Die Herstellungsprozesse gemäß der vorliegenden Ausführungsform unterscheiden sich von den Herstellungsprozessen gemäß der zweiten bevorzugten Ausführungsform darin, dass der Schritt eines Ausbildens der P+-Halbleiterschichten 71 weggelassen wird und dass die Öffnungen, welche die die P-Basisschicht 63 und die N+-Emitterregionen 65 verbinenden Verbindungsabschnitte umgeben, in dem Resist 73, der während des Schritts eines Ausbildens des Zwischenschichtisolationsfilms gestapelt wird, in Gebieten mit Ausnahme von Abschnitten der N+-Emitterregionen 65, welche sich entlang den Innenwänden 67 erstrecken, und mit Ausnahme von Abschnitten der freiliegenden Oberflächen der P-Basisschicht 63, die sich teilweise nahe den N+-Emitterregionen 65 befinden, ausgebildet werden, um hierdurch ein Resistmuster zu erhalten.
  • Vierte bevorzugte Ausführungsform
  • 21 ist eine Teildraufsicht eines U-IGBT gemäß einer noch anderen Ausführungsform der vorliegenden Erfindung, 22 ist eine Teilschnittansicht einiger Zellen von 21, die entlang Linien A-A genommen ist, und 23 ist eine Teilschnittansicht einiger Zellen von 21, die entlang Linien B-B genommen ist. In 21 sind die Zellen so gezeigt, wie sie sich darstellen, wenn die Emitterelektrode 51 und der Zwischenschichtisolationsfilm 50 entfernt sind. Durch Klammern und strichpunktierte Linien in 21 definierte Gebiet C sind Gebiete, die mit dem Zwischenschichtisolationsfilm 50 bedeckt sind.
  • In 21, 22 und 23 weisen bei dem U-IGBT gemäß der vorliegenden Ausführungsform die N+-Emitterschichten 44, die zwischen den nutförmigen Innenwänden 47 ausgebildet sind, eine in der Draufsicht leiterartige Konfiguration auf. D. h., die N+-Emitterschichten 44 sind in der Gestalt von Streifen ausgebildet, welche die freiliegenden Oberflächen der P+-Halbleiterschichten 45 zwischen sich aufnehmen. Die nutförmigen Innenwände 47, welche Öffnungen an den Oberflächen der N+-Emitterschichten 44 aufweisen, erstrecken sich entlang der Längsausdehnung der N+-Emitterschichten 44. Die N+-Emitterschichten 44, die zwischen den in den Innenwänden vergrabenen Gate-Elektroden 49 vorliegen, sind durch die Verbindungsabschnitte 55 miteinander verbunden. Die freiliegenden Oberflächen der P+-Halbleiterschichten 45 und die Verbindungsabschnitte 55 sind abwechselnd angeordnet.
  • Die Gebiete C des Zwischenschichtisolationsfilm 50 bedecken die Gate-Elektroden 49 und erstrecken sich über benachbarte N+-Emitterschichten 44, die an die nutförmigen Innenwände 47 angrenzen und entlang den nutförmigen Innenwänden 47 vorliegen, und erstrecken sich weiter über die freiliegenden Oberflächen der P+-Halbleiterschichten 45.
  • Die Emitterelektrode 51 weist abwechseln einen Kontakt mit den die N+-Emitterschichten 44 verbindenden Verbindungsabschnitten 55 und den freiliegenden Oberflächen der P+-Halbleiterschichten 45 auf. Allerdings sind die zwischen den freiliegenden Oberflächen der P+-Halbleiterschichten 45 und den nutförmigen Innenwänden 47 aufgenommenen N+-Emitterschichten 44 zwischen den Verbindungsabschnitten 55, die in einer verstreuten Konfiguration angeordnet sind, mit dem Zwischenschichtisolationsfilm 50 bedeckt. Daher weisen die N+-Emitterschichten 44 keinen Kontakt mit der Emitterelektrode 51 auf.
  • Die N+-Emitterschichten 44, die zwischen den freiliegenden Oberflächen der P+-Halbleiterschichten 45 und den nutförmigen Innenwänden 47 aufgenommen sind, dienen daher als die Emitterwiderstandsregionen 57. Das bedeutet, dass Emitterwiderstände zwischenliegend angeordnet sind, die der Emitterelektrode zugeordnet sind.
  • So tritt wie bei der dritten bevorzugten Ausführungsform dann, wenn ein großer Strom wie in einem Kurzschlusszustand fließt, auch ein Spannungsabfall bei den N+-Emitterschichten 44 ein, so lange Emitterwiderstände angeordnet sind. Ein solcher Spannungsabfall dient zur Beseitigung einer Spannungsdifferenz zwischen der P-Basisschicht 43 und den N+-Emitterschichten 44.
  • D. h., ein solcher Spannungsabfall dient dazu, zu verhindern, dass das eingebaute Potential (i.A. 0,6 V) des durch die N+-Emitterschichten 44, die P-Basisschicht 43 und die N–-Schicht 42 ausgebildeten parasitären Transistors überschritten wird, wodurch es dem parasitären Transistor erschwert wird, durchzuschalten. Daher ist der RBSOA groß.
  • Wie bei der dritten bevorzugten Ausführungsform sind ferner die Emitterwiderstandsregionen 57 innerhalb einer einfachen Struktur ausgebildet, in welcher der Zwischenschichtisolationsfilm 50 die zwischen den freiliegenden Oberflächen der P-Basisschicht 43 und den nutförmigen Innenwände 47 aufgenommenen N+-Emitterschichten 44 bedeckt und eine Durchbruchcharakteristik während eines Kurzschlusszustands aufgrund der Emitterwiderstände verbessert ist.
  • Hinzu kommt, dass die Struktur gemäß der vorliegenden Ausführungsform die gleiche ist wie die Struktur gemäß der dritten bevorzugten Ausfüh rungsform, da sie so abgewandelt ist, dass die P+-Halbleiterschichten 45 in den freiliegenden Oberflächen der P-Basisschicht 43 angeordnet sind. Wie bei der ersten bevorzugten Ausführungsform weisen die P+-Halbleiterschichten 45 eine höhere Störstellenkonzentration als diejenige der N+-Emitterschichten 44 auf. Falls die Störstellenkonzentration der N+-Emitterschichten 44 bei etwa 1 × (1018 – 1019) festgelegt ist, ist die Störstellenkonzentration der P+-Halbleiterschichten 45 bei etwa 2 × (1018 – 1019) festgelegt, als etwa dem Zweifachen der Störstellenkonzentration der N+-Emitterschichten 44.
  • Wenn eine Diffusion von N+-Störstellen in der horizontalen Richtung während Ausbildung der N+-Emitterschichten 44 unzureichend ist oder wenn der Gatekontaktrand während Ausbildung des Zwischenschichtisolationsfilm 50 nicht hinreichend groß ausgebildet wird, kommen die benachbarten Kantenabschnitte der N+-Emitterschichten 44, die zwischen benachbarten nutförmigen Innenwänden 47 angeordnet sind, in Positionen, die extrem nahe beieinander liegen. Um dies zu vermeiden, gab es herkömmlicherweise bisher keinen anderen Weg, als die Grabenabstände zu vergrößern. Auch in einem solchen Fall jedoch berühren die N+-Emitterschichten 44 und die P-Basisschicht 43 einander durch die P+-Halbleiterschichten 45 und die Emitterelektrode, da die P+-Halbleiterschichten 45 zwischen den benachbarten Kantenabschnitten der N+-Emitterschichten 44 angeordnet sind. Nachdem dies die Grabenabstände reduziert, schaltet der parasitäre Transistor nicht leicht durch. Die ON-Spannung ist verringert und die Dichte des Elements ist erhöht.
  • Des Weiteren sind gemäß der vorliegenden Ausführungsform die Emitterwiderstandsregionen 57 innerhalb einer einfachen Struktur ausgebildet, in welcher die Diffusionsregionen der P+-Halbleiterschichten 45 ausgedehnt sind und die N+-Emitterschichten 44, die zwischen den freiliegenden Oberflächen der P+-Halbleiterschichten 45 und den nutförmigen Innenwänden 47 aufgenommen sind, mit dem Zwischenschichtisolationsfilm 50 bedeckt sind. Daher ist die Durchbruchcharakteristik während Kurzschlusses verbessert, ohne einen Raum zur Anordnung von Emitterwiderständen zu erzeugen und ohne die Zellengröße zu vergrößern.
  • Zusätzlich sind in 22 die P+-Halbleiterschichten 45 dünner ausgebildet als die N+-Emitterschichten 44. Gemäß der vorliegenden Ausführungsform ist jedoch der Kontakt zwischen den N+-Emitterschichten 44 und der P-Basisschicht 43 durch die P+-Halbleiterschichten 45 und die Emitterelektrode innerhalb der Verbindungsabschnitte 55 der N+-Emitterschichten 44, nicht innerhalb der zwischen den freiliegenden Oberflächen der P+-Halbleiterschichten 45 und den nutförmigen Innenwänden 47 aufgenommenen N+-Emitterschichten 44 hergestellt. Daher ist es auch dann, wenn die zwischen den freiliegenden Oberflächen der P+-Halbleiterschichten 45 und die nutförmigen Innenwänden 47 aufgenommenen N+-Emitterschichten 44 als ein Ergebnis der Seitendiffusion während Ausbildung der P+-Halbleiterschichten 45 klein ausgebildet sind, aus dem Grund, dass die N+-Emitterschichten 44 nur groß genug sein müssen, um die Emitterwiderstandsregionen 57 auszubilden, unter Berücksichtigung der Seitendiffusion nicht immer erforderlich, um die P+-Halbleiterschichten 45 seichter zu diffundieren als den Boden der N+-Emitterschichten 44, wobei die zuletzt genannten seichteren Schichten (45) nicht Teil der beanspruchten Erfindung bilden.
  • 24 und 25 sind Teilschnittansichten einer Zelle während Herstellungsschritten bei der vorliegenden Ausführungsform. Verglichen mit den Herstellungsprozessen gemäß der ersten bevorzugten Ausführungsform verwenden die Herstellungsprozesse gemäß der vorliegenden Ausführungsform ein anderes Resistmuster zur Ausbildung der N+-Emitterregionen 65 und verwenden auch ein anderes Resistmuster zur Ausbildung des Zwischenschichtisolationsfilms, der in 13 gezeigt ist. Die anderen Herstellungsschritte sind gleich bzw. ähnlich. Im Einzelnen wird der Resist auf der Oberfläche der P-Basisschicht 63 gestapelt, wird die Mehrzahl der Öffnungen, die in der Gestalt von parallelen Streifen vorliegen, und die Öffnungen, die mit diesen Öffnungen verbunden, durch Photolithographieprozesse ausgebildet, wird das Resistmuster ausgebildet, in welchem Resistbestandteile in der Gestalt von Säulen verstreut belassen sind, und werden unter Verwendung dieses Resistmusters 64 als einer Maske N-Störstellen in die Oberfläche der P-Basisschicht 63 mit einer hohen Dotierungskonzentration implantiert und durch Glühen diffundiert, um hierdurch die N+-Emitterregionen 65 zu definieren.
  • Des Weiteren wird nach Ausbildung der P+-Halbleiterschichten 71 entlang der Innenwände 67 so, dass die P+-Halbleiterschicht 71 und die Verbindungsabschnitte der N+-Emitterregionen 65 abwechselnd auftreten, das BPSG 72 auf der Oberfläche des die durch die Innenwände 67 ausgebildeten Nuten auffüllenden Polysiliziums 69 und auf der Oberfläche des thermischen Oxidfilms 68 gestapelt, und wird der Resist 73 auf einer Oberfläche des BPSG 72 gestapelt. Durch Photolithographieprozesse werden in dem Resist 73 die P+-Halbleiterschicht 71 und die Verbindungsabschnitte der N+-Emitterregionen 65 umgebende Öffnungen in Gebieten mit Ausnahme von Abschnitten der N+-Emitterregionen 65, die sich entlang den Innenwänden 67 erstrecken, und mit Ausnahme von Abschnitten der P+-Halbleiterschichten 71, die sich in der Umgebung der N+-Emitterregionen 65 befinden, ausgebildet, um hierdurch ein Resistmuster auszubilden. Unter Verwendung des Resistmusters als eine Maske werden das BPSG 72 und der thermischer Oxidfilm 68 geätzt, wodurch der Zwischenschichtisolationsfilm 72 auf der Oberfläche des in den durch die Innenwände 67 definierten Nuten vergrabenen Polysiliziums 69 ausgebildet wird (vgl. 24). Dann wird das Resistmuster entfernt.
  • Anschließend wird, um die P+-Halbleiterschicht 71 und die durch Ätzen freigelegten N+-Emitterregionen 65 kurzzuschließen, als eine leitfähige Schicht dienendes Al-Si auf einer Oberfläche des Elements gestapelt, in welcher die P+-Halbleiterschicht 71, die N+-Emitterregionen 65 und der Zwischenschichtisolationsfilm 72 angeordnet sind. Dies erzeugt gleichzeitig eine Gate-Leitung und einen Gate-Anschlussfleck, die mit dem in den durch die Emitterelektrode 73 und die Innenwände 67 ausgebildeten Nuten vergrabenen Polysilizium 69 verbunden sind (vgl. 25).
  • Ferner wird als eine leitfähige Schicht dienendes AlMoNiAu auf der Oberfläche des P+-Siliziumsubstrats 60 gestapelt, um hierdurch eine Kollektorelektrode 75 auszubilden.
  • Mittels eines solchen Herstellungsprozesses wird der U-IGBT gemäß der vorliegenden Ausführungsform zu geringen Kosten hergestellt.
  • Zusätzlich ist zu beachten, dass ungeachtet dessen, dass die vorstehende Beschreibung beschrieben hat, dass die Ps-Halbleiterschicht 71 bei der vorliegenden Ausführungsform in ähnlicher bzw. gleicher Weise wie die bei der ersten bevorzugten Ausführungsform ausgebildet ist, eine Ausführungsform, die nicht Teil der beanspruchten Erfindung bildet, nicht immer erfordert, dass unter Berücksichtigung der Seitendiffusion die P+-Halbleiterschichten 45 seichter als die Dicke der N+-Emitterschichten 44 diffundiert werden, wie vorstehend beschrieben wurde. Daher können während des Herstellungsprozesses bei der vorliegenden Ausführungsform Störstellen vom P-Typ durch den thermischer Oxidfilm 68 mit einer höheren Störstellenkonzentration als derjenigen der N+-Emitterregionen 65 implantiert werden und dann tiefer als der Boden der N+-Emitterregionen 65 thermisch diffundiert werden, um die P+-Halbleiterschicht 71 zu erhalten, deren Bodenfläche die P-Basisschicht 63 kontaktiert.
  • Obschon vorstehend die vorliegende Erfindung im Zusammenhang mit einem U-IGBT eines N-Kanal-Typs beschrieben wurde, ist die vorliegende Erfindung auch auf einen U-IGBT eines P-Kanal-Typs anwendbar.
  • Während die Erfindung genau beschrieben worden ist, ist die vorstehende Beschreibung in allen Gesichtspunkten beispielhaft und nicht beschränkend.

Claims (4)

  1. Halbleiteranordnung mit isoliertem Gate, aufweisend: eine erste Halbleiterschicht (41) eines ersten Leitfähigkeitstyps; eine zweite Halbleiterschicht (42) eines zweiten Leitfähigkeitstyps, die auf einer oberen Oberfläche der ersten Halbleiterschicht angeordnet ist, wobei die zweite Halbleiterschicht eine niedrige Störstellenkonzentration aufweist; eine dritte Halbleiterschicht (43) des ersten Leitfähigkeitstyps, die auf einer oberen Oberfläche der zweiten Halbleiterschicht angeordnet ist; eine Mehrzahl von vierten Halbleiterschichten (44) des zweiten Leitfähigkeitstyps, die parallel zueinander in der Form von Säulen auf einem Abschnitt einer oberen Oberfläche der dritten Halbleiterschicht angeordnet sind; eine Mehrzahl von rillenförmigen Innenwänden (47), die Öffnungen (56) definieren, welche sich in jeweiligen oberen Oberflächen der vierten Halbleiterschichten so öffnen, dass sie sich in einer Richtung entlang den Säulen der vierten Halbleiterschichten erstrecken, wobei sich die rillenförmigen Innenwände von den oberen Oberflächen der vierten Halbleiterschichten nach unten zu der zweiten Halbleiterschicht erstrecken; eine fünfte Halbleiterschicht (45) des ersten Leitfähigkeitstyps, die auf anderen Teilen der oberen Oberfläche der dritten Halbleiterschicht als solchen Teilen, an welchen die vierten Halbleiterschichten angeordnet sind, und auf Randteilen von oberen Oberflächen der vierten Halbleiterschichten so angeordnet ist, dass sie sich über die dritte und die vierten Halbleiterschichten hinweg erstreckt, wobei sich eine Bodenfläche der fünften Halbleiterschicht an einer seichteren Position als eine Bodenfläche der vierten Halbleiterschichten befindet, wobei die fünften Halbleiterschichten eine höhere Störstellenkonzentration als die vierte Halbleiterschicht aufweist; einen Isolationsfilm (48), der jeweils die rillenförmigen Innenwände und einen Abschnitt der oberen Oberflächen der vierten Halbleiterschichten, die mit den rillenförmigen Innenwänden kontinuierlich, an diese angrenzend und entlang diesen gelegen sind, bedeckt; eine Steuerelektrode (49), die jeweils in dem Inneren der Öffnungen auf inneren Oberflächen der rillenförmigen Innenwände angeordnet ist, wobei der Isolationsfilm dazwischen angeordnet ist, und eine zurückgesetzte Oberfläche aufweist, die von einer oberen Oberfläche eines Abschnitts des den Abschnitt der oberen Oberflächen der vierten Halbleiterschichten bedeckenden Isolationsfilms zurückgesetzt ist; einen Zwischenschichtisolationsfilm, der auf einer Oberfläche der Steuerelektrode angeordnet ist; eine erste Hauptelektrode (51), die auf den oberen Oberflächen der vierten und der fünften Halbleiterschichten und auf dem Zwischenschichtisolationsfilm angeordnet ist; und eine zweiten Hauptelektrode, die auf einer unteren Oberfläche der ersten Halbleiterschicht angeordnet ist.
  2. Halbleiteranordnung mit isoliertem Gate gemäß Anspruch 1, dadurch gekennzeichnet, dass die Störstellenkonzentration der fünften Halbleiterschicht etwa zweimal höher als die Störstellenkonzentration der vierten Halbleiterschicht ist.
  3. Halbleiteranordnung mit isoliertem Gate gemäß Anspruch 2, dadurch gekennzeichnet, dass die freiliegende Oberfläche der fünften Halbleiterschicht eine säulenartige Konfiguration aufweist.
  4. Halbleiteranordnung mit isoliertem Gate gemäß einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass ein Kantenabschnitt der fünften Halbleiterschicht unmittelbar oberhalb eines Kantenabschnitts der vierten Halbleiterschicht liegt.
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