KR970008651A - 절연게이트형반도체장치 및 그 제조방법 - Google Patents

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Abstract

절연게이트형반도체장치의 기생트랜지스터를 온하기 어렵기 때문에, 절연게이트반도체장치의 SOA이 개선된다.
P+반도체층(45)이 U형 IGBT의 N+에미터영역(44)의 인접하는 선단에 겹치도록, 또한 P+반도체층(45)의 저부가 P베이스영역(43)과 접촉하도록, N+에미터영역(44)의 불순물농도보다 높은 불순물농도를 갖는 P+반도체층(45)이 배설된다.
에미터전극(51)을 P+반도체층(45)을 통해서 P베이스층(43)과 콘택시킨다.
트랜치피치를 작게 하기 때문에, N+에미터영역(4), P베이스층(3) 및 N-층(3)으로 구성되는 기생바이폴라트랜지스터를 온하기 어렵다.

Description

절연게이트형반도체장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예1에 따른 절연게이트형반도체장치의 평면도, 제2도는 절연게이트형반도체장치의 일부셀의 부분평면도.

Claims (19)

  1. 제1의 주면과 제2의 주표면을 갖는 제1도전형의 제1의 반도체층과, 상기 제1의 반도체층의 상기 제1의 주표면상에 배설된 저불순물농도의 제2도전형의 제2의 반도체층과, 상기 제2의 반도체층의 표면에 배설된 제1의 도전형의 제3의 반도체층과 상기 제3의 반도체층의 표면의 일부에 선택적으로 배설된 제2도전형의 제4의 반도체층과, 상기 제4의 반도체층의 표면에서 상기 제4의 반도체층의 표면을 따르는 방향으로 연장하도록 개구하여, 상기 제4의 반도체층에서 상기 제2의 반도체층으로 그것의 깊이방향을 따라 연장하는 홈형상의 내벽과, 상기 제3, 제4의 반도체층을 걸쳐 연장하기 위해 상기 제3, 제4반도체층의 상기 표면에 배설되고, 상기 제5의 반도체층과 상기 제4의 반도체층과의 접합이 표면에 노출되고, 상기 제4의 반도체층의 저면이 상기 제4의 반도체층의 저면보다도 얕은 위치에 위치되어 있고, 상기 제5의 반도체층이 상기 제4의 반도체층의 불순물농도보다도 높은 불순물농도를 갖는 제2도전형의 제5의 반도체층과, 상기 내벽과 상기 내벽에 연속하는 상기 개구근방의 상기 제4의 반도체층의 표면을 덮는 절연막과, 상기 절연막을 개재하여 상기 내벽표면상에 배설됨과 동시에 상기 제4의 반도체층의 상기 표면을 덮는 상기 절연막의 일부 표면보다 후퇴한 표면을 갖는 제어전극과, 상기 제4, 제5의 반도체층의 상기 표면상에 배설된 제1의 주전극과, 상기 제1의 반도체층의 제2의 주표면상에 배설된 제2의 주전극을 구비한 절연게이트형반도체장치.
  2. 제1항에 있어서, 상기 홈형상의 내벽은 복수배설되고, 인접하는 2개의 상기 홈형상의 내벽상호간의 상기 제5의 반도체층의 노출면은 상기 홈형상의 내벽을 따라 연장하는 절연게이형 반도체장치.
  3. 제1항에 있어서, 상기 제5도의 반도체층의 불순물농도는 상기 제4의 반도체층의 불순물농도보다 약 2배 높은 절연게이형반도체장치.
  4. 제2항에 있어서, 상기 제5의 반도체층의 노출면은 이산적으로 배설된 절연게이트형 반도체장치.
  5. 제1의 주면과 제2의 주표면을 갖는 제1도전형의 제1의 반도체층과, 상기 제1의 반도체층의 상기 제1의 주표면상에 배설된 저불순물농도를 갖는 제2도전형의 제2의 반도체층과, 상기 제2의 반도체층의 표면에 배설된 제1도전형의 제3의 반도체층과 상기 제3의 반도체층의 표면의 일부에 선택적으로 배설된 제2도전형의 제4의 반도체층과, 상기 제4의 반도체층의 표면에서 상기 표면을 따르는 방향으로 연장하도록 개구하여, 상기 제4의 반도체층의 표면에서 상기 제2의 반도체층까지의 그 깊이방향을 따라 연장하는 홈형상의 북수의 내벽과, 상기 2개의 내벽을 따라 이산적으로 상기 제3, 제4의 반도체층을 걸쳐서 연장하도록 인접하는 2개의 상기 홈형상의 내벽 사이에 존재하는 상기 제3, 제4반도체층의 상기 표면에 배설되고, 상기 제5반도체층과 상기 제4의 반도체층과의 접합이 표면에 노출되고, 상기 제4의 반도체층의 불순물농도보다 높은 불순물농도를 갖는 제2도전형의 제5의 반도체층과, 상기 홈형상의 내벽과, 상기 홈형상의 내벽에 연속하여 인접하고, 제4의 반도체층의 일부표면에 인접하는 상기 제5의 반도체층의 일부표면을 덮는 절연막과, 상기 절연막을 개재하여 상기 내벽표면상에 배설되고, 상기 제4의 반도체층의 상기 표면의 일부를 덮는 상기 절연막의 일부 표면보다 후퇴한 표면을 갖는 제어전극과, 상기 제4, 제5의 반도체층의 상기 표면상에 배설된 제1의 주전극과, 상기 제1의 반도체층의 상기 제2의 주표면상에 배설된 제2의 주전극을 구비한 절연게이트형반도체장치.
  6. 제5항에 있어서, 상기 제5도의 반도체층의 불순물농도는 상기 제4의 반도체층의 불순물농도보다 약 2배 높은 절연게이트형반도체장치.
  7. 제1의 주면과 제2의 주표면을 갖는 제1도전형의 제1의 반도체층과, 상기 제1의 반도체층의 상기 제1의 주표면상에 배설되고, 저불순물농도를 갖는 제2도전형의 제2의 반도체층과, 상기 제2의 반도체층의 표면에 배설된 제1도전형의 제3의 반도체층과, 상기 제3의 반도체층의 표면의 일부에 열모양으로 서로 병렬하여 복수 배설된 제2도전형의 제4의 반도체층과, 상기 제4의 반도체층의 표면에서 상기 제4의 반도체층의 열을 따라 연장하도록 개구하여, 상기 제4의 반도체층의 표면에서 상기 제2의 반도체층까지의 그 깊이방향을 따라 연장하는 홈형상의 내벽과, 상기 제3, 제4의 반도체층을 걸쳐서 연장하기 위해 상기 제3, 제4의 반도체층의 표면에 배설되고, 상기 제5의 반도체층과 상기 제4의 반도체층과의 접합이 표면에 노출되고, 상기 제4의 반도체층의 저면보다 얕은 위치에 위치되어 있고, 상기 제4의 반도체층의 불순물농도보다 높은 불순물농도를 갖는 제2도전형의 제5의 반도체층과, 상기 홈형상의 내벽과 상기 홈형상의 내벽에 연속하는 상기 개구근방의 상기 제4의 반도체층의 표면을 덮는 절연막과, 상기 절연막을 개재하여 상기 홈형상의 내벽표면상에 배설되어, 상기 제4의 반도체층의 상기 표면을 덮는 상기 절연막의 일부 표면보다 후퇴한 표면을 갖는 제어전극과, 상기 제어전극의 상기 표면상에 배설된 층간절연막과, 상기 제4, 제5의 반도체층의 상기 표면상 및 상기 층간절연막상에 배설된 제1의 주전극과, 상기 제1의 반도체층의 상기 제2의 주표면상에 배설된 제2의 주전극을 구비한 절연게이트형반도체장치.
  8. 제7항에 있어서, 상기 제5의 반도체층은 상기 제4의 반도체층을 따라 이산적으로 배설된 절연게이트형반도체장치.
  9. 제8항에 있어서, 상기 제3의 반도체층의 상기 표면에서의 상기 제4의 반도체층은 상기 제4의 반도체층의 표면형상이 인접하는 2개의 상기 홈형상의 내벽 사이에 삽입된 영역에서 사닥다리형상으로 형성되기 때문에, 이산적으로 열모양으로 배설된 상기 제4의 반도체층의 이들 인접한 일부를 연결하는 복수의 연결부를 더 포함한 절연게이트형반도체장치.
  10. 제1의 주면과 제2의 주표면을 갖는 제1도전형의 제1의 반도체층과, 상기 제1의 반도체층의 상기 제1의 주표면상에 배설된 저불순물농도를 갖는 제2도전형의 제2의 반도체층과, 상기 제2의 반도체층의 표면에 배설된 제1도전형의 제3의 반도체층과, 상기 제3의 반도체층의 표면의 일부에 열모양으로 서로 병렬하여 복수 배설된 제2도전형의 제4의 반도체층과, 상기 제4의 반도체층의 표면에서 상기 제4의 반도체층의 열을 따라 연장하는 방향으로 개구하여, 상기 제4의 반도체층의 표면에서 상기 제2의 반도체층까지의 그 깊이방향을 따라 연장하는 홈형상의 복수의 내벽과, 상기 제4의 반도체층을 따라 이산적으로 연장함과 동시에 상기 제3, 제4의 반도체층을 걸쳐서 이들 반도체층의 표면에 배설되고, 상기 제5의 반도체층과 상기 제4의 반도체층과의 접합이 표면에 노출되고, 상기 제4의 반도체층의 불순물농도보다도 높은 불순물농도를 갖는 제2도전형의 제5의 반도체층과, 상기 홈형상의 내벽과 상기 홈형상의 내벽에 연속하여, 근접하고, 상기 홈형상의 내벽을 따라 인접하는 제4의 반도체층의 표면과 상기 제4의 반도체층에 근접하는 제5의 반도체층의 일부표면을 덮는 절연막과, 상기 절연막을 개재하여 상기 내벽표면상에 배설됨과 동시에 상기 제4의 반도체층 표면을 덮는 상기 절연막표면보다 후퇴한 표면을 갖는 제어전극과, 상기 제어전극의 상기 표면상에 배설된 층간절연막과, 상기 제4, 제5의 반도체층표면상 및 상기 층간절연막상에 배설된 제1의 주전극과, 상기 제1의 반도체층의 상기 제2의 주표면상에 배설된 제2의 주전극을 구비한 절연게이트형반도체장치.
  11. 제10항에 있어서, 상기 제3의 반도체층의 상기 표면에서의 상기 제4의 반도체층은 상기 제4의 반도체층의 표면형상이 인접하는 2개의 상기 홈형상의 내벽 사이에 삽입된 영역에서 사닥다리형상으로 형성되기 때문에, 이산적으로 열모양으로 배설된 상기 제4의 반도체층의 이들 인접한 연결부를 연결하는 복수의 연결부를 더 포함한 절연게이형반도체장치.
  12. 제1의 주면과 제2의 주표면을 갖는 제1도전형의 제1의 반도체층과, 상기 제1의 반도체층의 상기 제1의 주표면상에 배설된 저불순물농도를 갖는 제2도전형의 제2의 반도체층과, 상기 제2의 반도체층의 표면에 배설된 제1도전형의 제3의 반도체층과, 상기 제3의 반도체층의 표면의 상기 제3의 반도체층의 노출면을 이산적으로 남기도록 배설된 제2도전형의 제4의 반도체층과, 상기 제4의 반도체층의 표면에서 상기 표면을 따르는 방향으로 연장하도록 개구하여 상기 제4의 반도체층의 표면에서 상기 제2의 반도체층까지의 그것의 깊이방향을 따라 연장하는 홈형상의 내벽과, 상기 홈형상의 내벽과 상기 개구근방에 있고 상기 내벽에 연속하는 상기 제4의 반도체층의 일부표면 및 상기 제4의 반도체층에 인접하는 상기 제3의 반도체층의 일부표면을 덮는 절연막과, 상기 절연막을 개재하여 상기 홈형상의 내벽표면상에 배설됨과 동시에 상기 제4의 반도체층표면을 덮는 상기 절연막의 일부표면보다 후퇴한 표면을 갖는 제어전극과, 상기 제4, 제5의 반도체층표면과 상기 층간절연막상에 배설된 제1의 주전극과, 상기 제1의 반도체층의 상기 제2의 주표면상에 배설된 제2의 주전극을 구비한 절연게이트형반도체장치.
  13. 제12항에 있어서, 상기 홈형상의 내벽은 복수배설되고, 상기 제3의 반도체층의 노출면은 인접하는 2개의 상기 홈형상의 내벽상호간에 배설되고, 상기 내벽을 따라 상기 인접하는 2개의 내벽의 길이방향으로 연장하는 절연게이트형반도체장치.
  14. 제13항에 있어서, 상기 제4의 반도체층의 표면구성은 상기 인접하는 2개의 내벽 사이에 삽입된 영역에서 사닥다리형상으로 형성되는 절연게이트형반도체장치.
  15. 제1도전형의 제1의 반도체층과, 상기 제1의 반도체층의 표면상에 배설된 제2도전형의 제2의 반도체층을 포함한 반도치기판을 형성하는 제1공정과, 상기 반도체기판의 제2의 반도체층 측상의 상기 반도체기판의 제1의 주표면에 제1도전형의 불순물을 주입하여 제1의 도전형의 제3의 반도체층을 형성하는 제2공정과, 상기 제1의 주표면상에 레지스트를 적층하고, 상기 레지스트의 일부를 선택적으로 제거하여 레지스트패턴을 형성하고, 상기 레제스트패턴을 마스크로 하여 제2도전형의 불순물을 선택적으로 주입하고, 상기 제3의 반도체층의 표면에 상기 제2의 도전형의 불순물을 확산하여 상기 제2의 반도체층보다 높은 불순물농도를 갖는 제2의 도전형의 제4의 반도체층을 선택적으로 형성하는 제3공정과, 상기 제1의 주표면에 차폐막을 형성하고, 제4의 반도체층의 표면상의 일부의 상기 차폐막에 상기 차폐막의 표면을 따라 상기 개구가 연장하도록 개구를 형성하고, 상기 개구를 갖는 차폐막을 마스크로 하여 상기 제2의 반도체층에 달할 때까지 반도체를 선택적으로 제거하여 홈으로 규정짓는 홈형상의 내벽을 형성하고, 그 후 차페막을 제거하는 제4공정과, 상기 홈형상의 내벽의 표면 및 상기 제1의 주표면에 절연막을 형성하는 제5공정과, 절연막상에 상기 홈을 매설하도록 도전체를 적층하는 제6공정과, 상기 홈에 매설된 상기 도전체의 표면이 상기 제1의 주표면에 형성된 상기 절연막의 일부표면보다 후퇴할 때까지, 상기 절연막을 남겨서 상기 도전체를 균일하게 제거하는 제7공정과, 제7공정후 상기 제1의 주표면상에 노출된 절연막의 일부 및 상기 도전체의 표면상에 레지스트를적충하고, 상기 제3공정으로 선택적으로 남겨진 레지스트에 대응하는 영역과 상기 영역에 인접하는 상기 제4의 반도체층의 일부표면을 둘러싸는 위치에 개구를 형성하고, 상기 개구를 갖는 마스크로서 레지스트를 사용하여 상기 절연막을 개재해서 상기 제4의 반도체층의 불순물농도보다도 높은 불순물농도로 제1도전형의 불순물을 선택적으로 주입하고, 상기 제4의 반도체층의 저면보다 얕게 상기 제1의 도전형의 불순물을 확산하여 상기 제3의 반도체층과 접속하는 제1의 도전형의 제5의 반도체층을 선택적으로 형성하는 제8공정과, 제7공정에서 노출된 상기 절연막의 일부 및 상기 도전체의 표면상에 절연재를 적충하는 제9공정과, 상기 절연재표면에 레지스트를 적충하고, 제5의 반도체층과 상기 제5의 반도체층에 인접하는 제4반도체층의 일부를 둘러싸는 개구를 형성하고, 상기 개구를 갖는 레지스트패턴을 마스크로 하여 상기 절연재 및 절연막을 선택적으로 제거하여상기 제5의 반도체층과 제4반도체층을 노출시키는 제10공정과, 제10공정후 노출된 제4반도체층, 제5의 반도체층 및 상기 절연재의 상기 표면상에 도전층을 적충하는 제11공정과, 상기 제1의 주면과 반대쪽의 상기 반도체기판의 제2의 주표면상에 도전층을 적충하는 제12공정을 구비한 절연게이트형반도체장치의 제조방법.
  16. 제1도전형의 제1의 반도체층과 및 상기 제1의 반도체층의 표면상에 배설된 제2의 도전형의 제2의 반도체층을 포함한 반도치기판을 형성하는 제1공정과, 상기 반도체기판의 제2의 반도체층측의 상기 반도체기판의 제1의 주표면에 제1도전형의 불순물을 주입하여 상기 제1의 도전형의 제3의 반도체층을 형성하는 제2공정과, 상기 제1의 주표면상에 레지스트를 적층하고, 상기 레지스트의 일부를 열상으로 서로 병렬하게 배열되는 복수의 영역으로 남겨서 상기 레지스트를 선택적으로 제거하여 레지스트패턴을 형성하고, 상기 레제스트패턴을 마스크로 하여 제2도전형의 불순물을 선택적으로 주입하고, 상기 제3의 반도체층의 표면에 상기 제2의 도전형의 불순물을 확산하여 상기 제2의 반도체층보다 높은 불순물농도를 갖는 제2의 도전형의 제4의 반도체층을 선택적으로 형성하는 제3공정과, 상기 제1의 주표면에 차폐막을 형성하고, 상기 차폐막의 제4의 반도체층의 표면상의 일부의 상기 제4의 반도체층의 열표면을 따라 상기 개구가 연장하도록 개구를 형성하고, 상기 개구를 갖는 차폐막을 마스크로 하여 상기 제2의 반도체층에 달할 때까지 반도체를 선택적으로 제거하여 홈으로 규정짓는 홈형상의 내벽을 형성하고, 그 후 상기 차폐막을 제거하는 제4공정과, 상기 홈형상의 내벽의 표면 및 상기 제1의 주표면에 절연막을 형성하는 제5공정과, 상기 절연막상에 상기 홈을 매설하도록 도전체를 적층하는 제6공정과, 상기 홈에 매설된 상기 도전체의 표면이 상기 제1의 주표면에 형성된 상기 절연막의 표면보다 후퇴할 때까지, 상기 제1의 주표면의 절연막을 남겨서 상기 도전체를 균일하게 제거하는 제7공정과, 상기 제7공정후 상기 제1의 주표면상에 노출된 상기 절연막의 일부 및 상기 도전체의 표면상에 레지스트를 적충하고, 상기 제3공정후 열모양으로 남겨진 상기 레지스트에 대응하는 영역과 상기 영역에 인접하는 상기 제4의 반도체층의 일부표면을 둘러싸는 위치에 개구를 형성하고, 상기 개구를 갖는 레지스트패턴을 마스크로 하여 상기 절연막을 개재해서 상기 제4의 반도체층의 불순물농도보다도 높은 불순물농도로 제1도전형의 불순물을 선택적으로 주입하고, 상기 제4의 반도체층의 저면보다 얕게 상기 제1의 도전형의 불순물을 확산하여 상기 제3의 반도체층과 접속하는 제1의 도전형의 제5의 반도체층을 선택적으로 형성하는 제8공정과, 상기 제7공정후 노출된 상기 절연막의 일부 및 상기 도전체의 표면상에 절연재를 적충하는 제9공정과, 상기 절연체표면에 레지스트를 적충하고, 상기 제5의 반도체층과 상기 제5의 반도체층에 인접하는 상기 제4반도체층의 일부를 둘러싸는 개구를 형성하고, 상기 개구를 갖는 레지스트패턴을 마스크로 하여 상기 절연체 및 상기 절연막을 선택적으로 제거하여 상기 제5의 반도체층과 제4반도체층을 노출시키는 제10공정과, 상기 제4반도체층, 상기 제10공정후 노출된 상기 제4, 제5의 반도체층 및 상기 절연재의 표면상에 도전층을 적충하는 제11공정과, 상기 제1의 주면과 반대쪽의 상기 반도체기판의 제2의 주표면상에 도전층을 적충하는 제12공정을 구비한 절연게이트형반도체장치 제조방법.
  17. 제16항에 있어서, 상기 제3공정에서의 상기 레지스트의 일부는 이산적으로 열모양으로 배설되고, 또한 서로 병렬하는 복수의 영역으로서 남겨서 레지스트패턴을 형성하고, 상기 제10공정에서, 상기 레지스트의 상기 개구는 상기 내벽을 따라 인접하는 상기 제4의 반도체층의 일부표면을 제외하고 제5의 반도체층과 제4반도체층을 둘러싸기 위해 형성된 절연게이트반도체장치의 제조방법.
  18. 제1도전형의 제1의 반도체층과 상기 제1의 반도체층의 표면상에 배설된 제2의 도전형의 제2의 반도체층을 포함한 반도체기판을 형성하는 제1공정과, 상기 반도체기판의 제2의 반도체층측의 반도체기판의 제1의 주표면에 제1도전형의 불순물을 주입하여 제1의 도전형의 제3의 반도체층을 형성하는 제2공정과, 상기 제1의 주표면상에 레지스트를 적층해서, 상기 레지스트의 일부를 이산적으로 열모양으로 배설하고 또한 병렬하는 복수의 영역으로 남겨서 상기 레지스트를 선택적으로 제거하여 레지스트패턴을 형성하고, 상기 레지스트패턴을 마스크로 하여 제2도전형의 불순물을 선택적으로 주입하고, 상기 제3의 반도체층의 표면에 상기 제2의 도전형의 불순물을 확산하여 상기 제2의 반도체층보다 높은 불순물농도를 갖는 제2의 도전형의 제4의 반도체층을 형성하는 제3공정과, 상기 제1의 주표면에 차폐막을 형성하고, 상기 차폐막의 제4의 반도체층의 표면상의 일부에 상기 제4의 반도체층의 열표면을 따라 연장하도록 개구를 형성하고, 상기 개구를 갖는 차폐막을 마스크로 하여 상기 제2의 반도체층에 달할 때까지 반도체를 선택적으로 제거하여 홈으로 규정짓는 홈형상의 내벽을 형성하고, 그 후 상기 차페막을 제거하는 제4공정과, 상기 홈형상의 복수의 내벽의 표면 및 상기 제1의 주표면에 절연막을 형성하는 제5공정과, 상기 절연막상에 상기 홈을 매설하도록 도전체를 적충하는 제6공정과, 상기 홈에 매설된 상기 도전체의 표면이 상기 제1의 주표면에 형성된 상기 절연막의 표면보다 후퇴할 때까지, 상기 제1의 주표면의 절연막을 남겨서 균일하게 상기 도전체를 제거하는 제7공정과, 상기 제7공정후 상기 제1의 주면상에 노출된 상기 절연막의 일부 및 상기 도전체의 표면상에 레지스트를 적충하고, 상기 제3공정에서 열모양으로 남겨진 상기 레지스트에 대응하는 영역과 상기 영역에 인접하는 상기 제4의 반도체층의 일부표면을 둘러싸는 위치에 개구를 형성하고, 상기 개구를 갖는 레지스트패턴을 마스크로 하여 상기 절연막을 개재해서 상기 제4의 반도체층의 불순물농도보다도 높은 불순물농도로 제1도전형의 불순물을 선택적으로 주입하고, 상기 제1의 도전형의 불순물을 확산하여 상기 제3의 반도체층과 접속하는 제1의 도전형의 제5의 반도체층을 선택적으로 형성하는 제8공정과, 상기 제7공정후 노출된 상기 절연막의 일부 및 상기 도전체의 표면상에 절연체를 적충하는 제9공정과, 상기 절연재표면에 레지스트를 적충하고, 상기 내벽 각각을 따라 인접하는 제4의 반도체층의 일부표면과 상기 제5의 반도체층의 일부표면을 제외하고, 제5의 반도체층과 제4반도체층을 둘러싸는 개구를 형성하고, 상기 개구를 갖는 레지스트패턴을 마스크로 하여 상기 절연재 및 상기 절연막을 선택적으로 제거하여 상기 제5의 반도체층과 제4반도체층을 노출시키는 제10공정과, 제10공정후 노출된 제4반도체층, 제5의 반도체층 및 상기 절연재의 표면상에 도전층을 적충하는 제11공정과, 상기 제1의 주면과 반대쪽의 상기 반도체기판의 제2의 주표면상에 도전층을 적충하는 제12공정을 구비한 절연게이트형반도체장치 제조방법.
  19. 제1도전형의 제1의 반도체층과 상기 제1의 반도체층의 표면에 배설된 제2의 도전형의 제2의 반도체층을 포함한 반도치기판을 형성하는 제1공정과, 상기 반도체기판의 상기 제2의 반도체층측의 반도체기판의 제1의 주표면에 제1도전형의 불순물을 주입하여 제1도전형의 제3의 반도체층을 형성하는 제2공정과, 상기 제1의 주표면상에 레지스트를 적층하고, 상기 레지스트의 일부를 이산적으로 열모양으로 배설하고, 또한 병렬하는 복수의 영역으로 남겨서 상기 레지스트를 선택적으로 제거하여 레지스트패턴을 형성하고, 상기 레지스트패턴을 마스크로 하여 제2도전형의 불순물을 선택적으로 주입하여 상기 제3의 반도체층의 표면에 상기 레지스트를 덮는 제3의 반도체층의 노출면의 일부가 남도록 상기 제2 도전형의 불순물을 확산하는 제3공정과, 상기 제1의 주표면에 차폐막을 형성하고, 상기 차폐막의 상기 제4의 반도체층의 표면상의 일부에 상기 제4의 반도체층의 열표면을 따라 연장하도록 개구를 형성하고, 상기 개구를 갖는 차폐막을 마스크로 하여 상기 제2의 반도체층에 달할 때까지 반도체를 선택적으로 제거하여 홈으로 규정짓는 홈형상의 내벽을 형성하고, 그 후 상기 차페막을 제거하는 제4공정과, 상기 홈형상의 내벽의 표면 및 상기 제1의 주표면에 절연막을 형성하는 제5공정과, 상기 절연막상에 상기 홈을 매설하도록 도전체를 적충하는 제6공정과, 상기 홈에 매설된 상기 도전체의 표면이 상기 제1의 주표면에 형성된 상기 절연막의 표면보다 후퇴할 때까지, 상기 제1의 주표면의 절연막을 남겨서 균일하게 상기 도전체를 제거하는 제7공정과, 상기 제7공정후 노출된 상기 절연막의 일부 및 상기 도전체의 표면상에 절연체를 적충하는 제8공정과, 상기 절연재표면에 레지스트를 적충하고, 상기 내벽 각각을 따라 인접하는 상기 제4의 반도체층의 일부표면과 상기 제4의 반도체층의 일부표면에 인접하는 상기 제3의 반도체층의 노출면의 일부를 제외하고, 상기 제3의 반도체층과 제4의 반도체층과를 둘러싼 위치에 개구를 형성하고, 상기 개구를 갖는 레지스트패턴을 마스크로서 상기 절연재 및 상기 절연막을 선택적으로 제거하여 상기 제3의 반도체층과 상기 제3의 반도체층에 인접하는 제4의 반도체층의 일부를 노출시키는 제9공정과, 제9공정후 노출된 상기 제3의 반도체층, 상기 제4의 반도체층 및 상기 절연재표면상에 도전층을 적충하는 제10공정과, 상기 제1의 주면과 반대쪽의 상기 반도체기판의 제2의 주면상에 도전층을 적충하는 제11공정을 구비한 절연게이트형 반도체장치 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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