KR20050102655A - 반도체 장치 및 반도체 장치 제조 방법 - Google Patents
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Abstract
본 발명은 기판(1)과 반도체 바디(12)를 가지며, 특히 npn인 이질접합(heterojunction) 양극성 트랜지스터를 구비하고 있는 반도체 장치에 관한 것으로서, 이 트랜지스터는 에미터 영역(1), 베이스 영역(2) 및 콜렉터 영역(3)을 구비하며, 이 영역들에는 각각 제 1, 제 2 및 제 3 접속 도전체(4, 5, 6)가 제공되고, 베이스 영역(2)에서는 예를 들어 실리콘 대신에 Si-Ge 혼합 결정을 사용하며, 베이스 영역(2)의 밴드갭은 콜렉터 영역(3) 또는 에미터 영역(1)의 밴드갭보다 작다. 이러한 장치는 상당히 고속이라는 특징을 갖지만, 그 트랜지스터는 상대적으로 낮은 BVCceo를 나타낸다. 본 발명에 따른 장치(10)에서, 에미터 영역(1)의 도핑 플럭스(doping flux)는 에미터 영역(1)에 내장된 제 2 도전성 유형의 추가 반도체 영역(20)에 의해 국소적으로 감소된다. 한편, 이러한 방식으로, 저 임피던스 에미터 콘택트가 확보되며, Gummel 수는 증가하지만 이러한 증가와 통상적으로 관련되는 단점은 발생하지 않는다. 이러한 방식으로, npn 트랜지스터에서의 홀 전류는 증가하게 되고, 이에 따라 이득은 감소한다. Si-Ge 트랜지스터의 비교적 높은 이득은 낮은 BVCeOf를 초래하게 되어, 결과적으로 본 발명에 따른 장치(10)에서는 낮은 BVCeOf가 방지된다. 추가 반도체 영역(20)은 에미터 영역(1)에 리세스되는 것이 바람직하며, 상기 에미터 영역(1)은 베이스 영역(2)과 인접하며 추가 반도체 영역(20) 아래에 위치하는 보다 소량 도핑된 부분을 포함하는 것이 바람직하다. 본 발명은 또한 본 발명에 따른 반도체 장치(10)를 제조하는 방법을 포함한다.
Description
본 발명은 제 1 도전성 유형의 에미터 영역과, 제 1 도전성 유형과는 반대인 제 2 도전성 유형의 베이스 영역과, 제 1 도전성 유형의 콜렉터 영역을 가지고 있으며, 이들 영역에 각각 제 1, 제 2 및 제 3 접속 도전체가 제공되며, 베이스 영역이 그 밴드갭이 콜렉터 영역 또는 에미터 영역의 재료의 밴드갭보다 작은 반도체 재료를 포함하는 바이폴라 이질접합 트랜지스터를 구비하는 실리콘의 반도체 몸체와 기판을 가지고 있는 반도체 장치에 관한 것이다.
본 발명은 또한 이러한 장치를 제조하는 방법에 관한 것이다.
이러한 장치 및 이러한 방법은 1999년 3월 30일에 발행된 미국 특허 명세서 US 5,198,689호로부터 공지되어 있다. 상기 문서는 베이스 영역을 실리콘과 게르마늄의 혼합 결정으로 형성함으로써 획득되는 이질 접합부를 베이스 영역과 콜렉터 영역 사이의 접합부 근처에 그리고 베이스 영역과 에미터 영역 사이의 접합부 근처에 구비하는 바이폴라 트랜지스터를 구비하는 반도체 장치를 개시한다. 이러한 트랜지스터는 증명되는 바, 즉, 고 컷 오프 주파수(fT)에 의해 매우 바람직한 고주파수 특성을 갖는다.
베이스 영역이 비교적 높은 게르마늄 함량을 갖는 경우에 특히 분명하게 되는 공지 트랜지스터의 단점은 에미터로부터 콜렉터까지 비교적 낮은 항복 전압, 소위 바람직하지 않은 BVceo를 갖는다는 것이다.
본 발명의 이들 및 다른 측면들은 아래의 개시하는 실시예를 참조하여 명확해질 것이다.
도면에서,
도 1은 본 발명에 따른 반도체 장치의 일 실시예의 사시도,
도 2는 도 1에 도시한 장치의 라인 II-II을 따라 자른 것을 두께 방향에 대한 직각 방향에서 본 단면도,
도 3은 추가 반도체 영역 아래에 위치하는 도 1에 도시한 장치의 에미터 영역 부분의 두께(d)의 함수로서 정격 베이스 전류(rated base current)(IB)와 최대 컷 오프 주파수(fT)를 나타내는 도면,
도 4는 추가 반도체 영역 아래에 위치하는 도 1에 도시한 장치의 에미터 영역 부분의 도핑 농도(n)의 함수로서 정격 베이스 전류(IB)와 최대 컷 오프 주파수(fT)를 나타내는 도면,
도 5 내지 도 10은 본 발명에 따른 방법에 의한 제조의 연속 단계에서 도 1의 장치를 두께 방향에 대한 직각 방향에서 본 단면도이며, 도 11은 사시도.
그러므로, 본 발명의 목적은, 상기 문제를 가지고 있지 않으며 베이스 영역에 게르마늄이 존재하지만 에미터-콜렉터 항복 전압이 허용 가능한 바이폴라 트랜지스터를 구비하는 반도체 장치를 제공하는 것이다.
이를 위하여, 본 발명에 따라, 개시 문단에서 언급한 유형의 반도체 장치는, 에미터 영역에 내장되는 제 2 도전성 유형의 추가 반도체 영역에 의해 에미터 영역의 도핑량이 국부적으로 감소되는 것을 특징으로 한다.
이러한 경우에, "도핑량"은 면적 단위 당 전체 도핑 원자량, 즉, 에미터 영역의 두께 전체에 걸쳐 전체 도핑 농도를 의미하는 것으로 간주한다. 일정한 도핑 농도에서, 도핑량은 에미터 영역의 도핑 농도(N)와 두께(d)의 곱(N × d)과 같다. 본 발명은, 공지 장치에서, BVceo의 감소가, 트랜지스터의 비교적 낮은 베이스 전류와, 이로써 생기는 이러한 트랜지스터의 비교적 높은 전류 이득에 의해 야기된다는 인식을 기초로 한다. 결국, 이러한 트랜지스터의 콜렉터 전류는 상대적으로 높고, 이는 높은 fT를 갖는 매우 고속인 트랜지스터에서 바람직하다. 본 발명은 또한 본 발명에 따르는 장치에서 이득이 감소된다는 인식을 기초로 한다. 결국, 단결정 에미터를 가지고 있는 오늘날의 바이폴라 트랜지스터의 경우에, npn 트랜지스터의 베이스 전류는 주로 에미터의 실리콘 도전체 계면에서의 홀의 재조합에 의해 결정된다. 이러한 실리콘-금속간 계면에서의 이러한 재조합 속도가 매우 빠르기 때문에, 베이스 전류는 실제로, 1차로 에미터의 도핑 농도 및 두께에 비례하거나, 또는 도핑 농도가 일정하지 않으면, 홀이 가로질러야 하는 에미터 영역 전체의 도핑량에 비례하는 Gummel 수에 의해 결정된다. 따라서, 홀 전류를 증가시키기 위해서는, 에미터 영역의 두께 또는 도핑 농도, 혹은 둘 다를 비교적 작게 선택할 필요가 있다. 첫 번째 경우는, 에미터가 얇으면, 소위 스파이크의 위험 때문에 매력적이지 않고, 두 번째 경우는, 로우 임피던스 콘택트로 인해 접속 도전체 근처의 도핑 농도가 높아야 할 필요가 있기 때문에 매력적이지 않다. 제 2 도전성 유형, 즉 npn 트랜지스터인 경우에 p 유형의 추가 반도체 영역을 에미터 영역에 내장되는 방식으로 제공함으로써, 얇은 에미터 영역의 두께 또는 상기 영역의 낮은 도핑 농도와 연관되어서 위에서 언급한 단점들이 없으면서 도핑량은 감소된다. 결국, 본 발명에 따른 장치의 중요한 이점은 고 주파수 동작이 우수하게 나타난다는 것에 있다.
본 발명에 따른 반도체 장치의 바람직한 실시예에서, 추가 반도체 영역은 에미터 영역 내에서, 제 1 접속 도전체와 접하는 에미터 영역의 한 쪽 위에서 리세스된다. 따라서, 우수한 결과가 획득되었고, 또한, 이러한 변형 장치는 비교적 용이하게, 예를 들어 이온 주입에 의해 추가 반도체 장치를 형성하여 제조될 수 있다.
바람직하게, 에미터 영역은 고 도핑 농도를 가지며 제 1 접속 도전체와 접하는 제 1 부분과, 보다 낮은 도핑 농도를 가지며 베이스 영역과 접하고 추가 반도체 영역 아래에 연장되는 제 2 부분을 포함한다. 그 결과, 한편으로는, 에미터 영역의 저 임피던스 콘택트가 보장되고, 다른 한편으로는, 에미터 영역의 소량 도핑된 부분이 추가 반도체 영역의 위치에서의 Gummel 수 감소에도 기여하기 때문에 베이스 전류도 감소된다.
추가 반도체 영역이 에미터 영역의 부분들에 의해 상호 분리되는 다수의 서브 영역들을 포함하면 우수한 결과가 획득된다. 따라서, 트랜지스터의 동작은, 가능한 한 동일한 방식으로 결정된다. 추가 반도체 영역의 서브 영역들의 크기는 바람직하게 0.1㎛ 내지 2의 범위이며, 에미터 영역의 부분들은 서브 영역들 사이에 배치되며, 바람직하게는 0.1㎛ 내지 20㎛의 범위이다.
바람직하게, 추가 반도체 영역의 서브 영역들은 에미터 영역의 길이 방향에서 병치된다. 이로써, 본 발명에 따른 장치의 제조 또한 비교적 간단하게 된다. 에미터 영역은 바람직하게 반도체 몸체의 표면에 위치해서, 추가 반도체 영역의 형성을 위하여, 이온 주입과 같은 정확하고, 재생성 가능하고 간단한 기술이 사용될 수 있다. 제 1 도전성 유형이 n 유형이면 가장 우수한 결과가 획득된다. 추가 반도체 영역의 주입은 예를 들어, 붕소 이온에 의해 실행될 수 있다.
본 발명에 따른 장치의 바람직한 실시예에서, 베이스 영역의 게르마늄 콘텍트의 범위는 10 at.% 내지 30 at.%이며, 바람직하게는 20 at.%이다.
제 1 도전성 유형의 에미터 영역과, 제 1 도전성 유형과는 반대인 제 2 도전성 유형의 베이스 영역과, 제 1 도전성 유형의 콜렉터 영역을 가지고 있으며, 이들 영역에 각각 제 1, 제 2 및 제 3 접속 도전체가 제공되며, 베이스 영역이 그 밴드갭이 콜렉터 영역 또는 에미터 영역의 재료의 밴드갭보다 작은 반도체 재료를 포함하는 바이폴라 이질접합 트랜지스터를 포함하는 실리콘의 반도체 몸체와 기판을 가지고 있는 반도체 장치를 제조하기 위한, 본 발명에 따른 방법은 에미터 영역의 도핑량이, 에미터 영역에 내장되는 제 2 도전성 유형의 추가 반도체 영역에 의해 국부적으로 감소되는 것을 특징으로 한다.
바람직하게, 추가 반도체 영역은 에미터 영역에서 반도체 몸체의 표면으로부터 리세스되도록 형성된다. 바람직한 수정예에서, 에미터 영역은, 고 도핑 농도를 가지며 제 1 접속 도전체와 접하는 제 1 부분과, 보다 낮은 도핑 농도를 가지며 제 2 접속 도전체와 접하며 추가 반도체 영역 아래에 형성되는 제 2 부분을 포함하도록 형성된다.
도면은 크기대로 도시되지 않았으며, 어떤 크기는 명확성을 위하여 확대되었다. 동일 영역 및 부분들은 가능한 한 동일 참조 번호로 표시되어 있다.
도 1은 본 발명에 따른 반도체 장치의 일 실시예를 두께 방향에 대해 직각 방향에서 본 단면도이다. 도 2는 도 1에 도시한 장치의 라인 II-II을 따라서 자른 것을 두께 방향에 대해 직각 방향에서 본 단면도이다. 본 예에서 장치(10)(도 1 참조)는 p 유형 실리콘 기판(12)과, p 유형 실리콘 기판(12) 상에 제공되는 반도체층 구조체를 가지고 있는 반도체 몸체(11)를 포함한다. 본 예에서, 개개의 트랜지스터들은, n 유형 에미터 영역(1)과, p 유형 베이스 영역(2)과, n 유형 콜렉터 영역(3)을 구비하며, 이들 영역에는 각각 제 1, 제 2 및 제 3 접속 도전체(4, 5, 6)가 제공된다. 에미터 영역(1)의 접속 도전체(4)는 도 2에 도시되어 있지만, 도 1에서는 명확성을 위해 생략되었다. 베이스 영역(2)은 게르마늄 함량이 20 at.%인 게르마늄과 실리콘의 복합 결정을 포함한다. 콜렉터(3) 및 에미터(1)는 실리콘을 포함한다. 이 경우에, 콜렉터(3)는 소량 도핑된 부분(3A), 소위 드리프트 영역과, 기판(12)과 접하는 다량 도핑된 부분(3B)을 포함한다. 이 경우에, 에미터 영역(1), 베이스 영역(2) 및 콜렉터 영역(3) 각각의 접속 도전체(4, 5, 6)는 알루미늄이다. 이 경우에, 에미터 영역(1)은 접속 도전체(4)와 접하며 도핑 농도가 높은 제 1 부분(1B)과, 베이스(2)와 접하며 도핑 농도가 보다 낮은 제 2 부분(1A)을 포함한다. 접속 도전체(6)는, 반도체 몸체(11) 내에서 리세스되는 다량 도핑된 콜렉터 접속 영역(3C)에 의해 콜렉터 영역(3)에 접속된다. 이러한 경우에, 장치(10)는 실리콘 이산화물을 포함하는 서로 다른 절연 영역(7, 8, 9)을 더 포함한다.
본 발명에 따라, 에미터 영역(1)의 도핑량은 에미터 영역(1)에 내장되는 제 2의, 이 경우에는 p 도전성 유형의 추가 반도체 영역(20)에 의해 국부적으로 감소된다. 이 경우에, p 유형 영역(20)은 영역(20)의 위치에서 에미터 영역(1)의 최다량 도핑된 부분(1B)에서 리세스되며 에미터 영역(1)의 보다 적게 도핑된 부분(1A)까지 이른다. 그 결과, 에미터 영역(1)은 리세스되는 다른 영역(20) 아래에 위치하며 감소된 두께를 갖는 부분(1A)을 국부적으로 포함한다. 그 결과, 일정한 도핑 농도에서, 도핑 농도와 두께의 곱인 도핑량은 에미터 영역(1)에서 국부적으로 감소된다. 이로써, 장치의 동작 중에 보다 높은 베이스 전류가 생기며, 그 결과, 트랜지스터의 이득이 감소된다. 이는, 베이스 영역(2)에서 실리콘과 게르마늄의 혼합 결정이 존재하기 때문에 주요한 이점이지만, 이와 반대로, 비교적 낮은 베이스 전류가 생겨, 트랜지스터의 이득을 증가시키고, 이로써 바람직하지 않게 BVceo를 비교적 낮게 할 것이다. 본 발명에 따른 방법의 결과로서, 베이스 전류가 증가되어 상기 감소를 완전히 혹은 부분적으로 보상할 것이며, 그 결과, 본 발명에 따른 장치(10)에서는 바람직하지 않은 BVceo의 감소가 발생하지 않을 것이다. 이 경우에, 국부 이온 주입에 의하여 p 유형 추가 영역(20)이 형성된다.
본 예의 장치(10)의 측면 크기는 4㎛ × 10㎛이다. 에미터 영역(1)의 부분(1A)은 도핑 농도가 2 × 1018 at/㎤이고 두께가 대략 100㎚이고, 부분(1B)은 도핑 농도가 대략 1020at/㎤이고 두께가 대략 100㎚이다. 베이스 영역은 도핑 농도가 대략 1019at/㎤이고 두께가 30㎚이다. 콜렉터 영역(3)의 부분(3A, 3B)은 도핑 농도가 예를 들어 각각 5 × 1017 및 1020at/㎤이고, 두께가 각각 50㎚ 및 500㎚이다. 이 경우에, 에미터 영역(1)의 폭은 500㎚이고, 길이는 5㎛이다. p 유형 영역(20)의 크기는 500㎚ × 200㎚이고, 이들 간의 간격은 200㎚이다. 이 경우에, 추가 영역(20)의 두께는 대략 0.2㎛여서, 에미터 영역(1)의 아래에 놓인 부분(1A)은 상기 위치에서 두께가 100㎚이 되어 에미터 영역(1)의 원래 두께(0.2㎛ + 0.1㎛)와 추가 영역(20)의 두께(0.2㎛)의 두께 사이에 차이가 생긴다. 에미터 영역(1)의 도핑량의 국부적 감소의 영향, 즉, 베이스 전류(IB)에 관한 그 영향에 대해서는 도 3 및 4에 의해 후술할 것이다.
도 3은 도 1의 장치의 추가 반도체 영역 아래에 위치하는 에미터 영역의 부분의 두께(d)의 함수로서 정격 베이스 전류(IB) 및 최대 컷 오프 주파수(fT)를 나타낸다. 도 4는 도 1의 장치의, 추가 반도체 영역 아래에 위치하는 에미터 영역 부분의 도핑 농도(n)의 함수로서 정격 베이스 전류(IB) 및 최대 컷 오프 주파수(fT)를 나타낸다. 도 3의 곡선(31) 및 도 4의 곡선(41)은 각각 추가 영역(20)에 의한 에미터 영역(1)의 두께(d)의 국부적 감소와, 에미터 영역(1)의 도핑 농도(n)의 국부적 감소에 의해 베이스 전류(IB)가 각각 계수 3 및 계수 1.5 만큼 쉽게 감소될 수 있다는 것을 나타낸다. 도핑 농도(n)와 함께 두께(d)를 국부적으로 감소시켜 도핑량을 감소함으로써, 베이스 전류가 계수 4.5(= 3×1.5)만큼 쉽게 증가될 수 있으며, 그 결과, 이득은 동일 계수 4.5만큼 감소된다. 예를 들어, 2개의 부분, 즉 베이스 영역(2)과 접하며 비교적 낮은 도핑 농도를 갖는 제 1 부분과, 접속 도전체(4)와 접하며 비교적 높은 도핑 농도를 갖는 제 2 부분 중에서 에미터 영역(1)을 형성함으로써 도핑 농도의 국부적 감소가 쉽게 달성될 수 있다.
도 3 및 도 4의 각각의 곡선(32, 34)은, 본 발명에 따른 장치(10)의 속도에있어서 바람직하지 않은 영향을 거의 포함하지 않는다고 나타낸다. 상기 곡선(32, 42)은 위에서 언급한 두께(d) 및 도핑 농도(n)의 함수로서 최대 컷 오프 주파수(fT)의 변화를 나타낸다. 이는, 본 발명에 따른 장치(10)에서 에미터 영역(1)의 도핑량이 국부적으로 감소되는 경우에, 140 내지 150 GHz 범위인 상기 주파수가 거의 변하지 않는다는 것을 의미한다. 본 예의 장치(10)는 예를 들어, 본 발명에 따른 방법에 의해 다음 방식으로 제조된다.
도 5 내지 10은 본 발명에 따른 방법에 의해 제조의 연속 단에서 도 1의 장치를 두께 방향에 대해 직각 방향에서 본 단면도이며, 도 11은 사시도이다. 개시 재료(도 5 참조)로는 p 유형 실리콘 기판(11)을 사용하고, 국부적 이온 주입(사용되는 마스크는 도시하지 않음)에 의해, 다량 도핑되는 부분(3B)이, 반도체 몸체(11)를 가지고 있는 장치(10)에 형성되는 트랜지스터의 콜렉터 영역(3)에 형성된다.
후속적으로(도 6 참조), 에피택시에 의해, 형성되는 콜렉터 영역(3)의 드리프트 영역(3A)을 형성하는 n 유형 층(3)이 제공된다. 콜렉터 영역(3)의 접속 영역(3C)은 이온 주입에 의해 (사용되는 마스크는 도시하지 않음) 콜렉터 영역 내에서 국부적으로 형성된다.
후속적으로(도 7 참조), 실리콘 이산화물의 절연 영역(7, 8)이 반도체 몸체(11)에서 에칭 및 실리콘의 반도체 몸체(11)의 (국부적) 산화물에 의해 형성된다. 상기 프로세스에서 사용되는 마스크는 도면에서는 도시하지 않는다. 우선, 제 1 표면이 국부적 산화에 의해 실리콘 이산화물 영역(7)으로 피복된다. 다음으로, 홈이 에칭되는데, 이어서 이 홈은 TEOS(Tetra Ethyl Ortho Silicate)를 사용하여 홈을 충진함으로써 절연 영역(8), 소위 STI(Shallow Trench Isolation) 영역(8)이 된다. 이러한 프로세스로 증착된, 홈 바깥쪽(및 위)에 위치하는 산화물층의 부분은 CMP(Chemical Mechanical Polishing)에 의해 다시 제거된다.
후속적으로(도 8 참조), 에피택시에 의해, 20 at.%의 Ge가 첨가되는 p 유형 실리콘층(2)이 도포되며, 이 층은 베이스 영역(2)을 형성하고, 에미터 영역(1)의 보다 소량 도핑된 부분을 형성하는 n 유형 실리콘층(1A)이 베이스 영역(2) 위에 제공된다. 절연 영역(7, 8) 위에 위치하는 이들 층(2, 1A)의 부분은 다결정이며, 이 부분들은 단결정들 사이에 위치한다.
다음으로(도 9 참조), 활성 영역(3A) 바깥쪽에 위치하는 층(2, 1A)의 부분들은 포토리소그래피 및 에칭에 의해 제거된다. 이를 위해 사용되는, 예로서 실리콘 이산화물로 이루어지는 마스크는 도면에 도시하지 않았고, 마스크는 후속적으로 다시 제거된다. 다음으로, 반도체 몸체(11)의 전체 표면은 CVD(Chemical Vapor Deposition)에 의해 제공되는 실리콘 이산화물의 절연층(9)으로 피복된다.
후속적으로(도 10 참조), 포토리소그래피 및 에칭에 의해 절연층(9) 내에 개구가 형성된다. 다음으로, CVD에 의해, n 유형 실리콘층(1B)이 반도체 몸체(11)의 표면에 도포되고 포토리소그래피 및 에칭에 의해 패터닝된다. 결과로 생기는 단결정 n 유형 영역(1B)은 에미터 영역(1)의 보다 다량 도핑된 부분(1B)을 형성한다.
다음으로(도 11 참조), 반도체 몸체(11)의 전체 표면은 예컨대 포토레지스트의 마스크층으로 피복되는데, 이 마스크층은 도시하지 않는다. 실리콘 영역(1B) 내에 형성되는 영역(20)의 위치에서 개구가 형성되고, 그 후에 붕소 이온 주입에 의해 p 유형 영역(20)이 형성된다. 따라서, 일련의 p 유형 영역(20)이 도 2에 도시하는 바와 같이 에미터 영역(1)의 보다 다량 도핑된 부분(1B)에 형성된다. 이들 영역(20)의 위치에서, 에미터 영역(1)은 두께가 덜 두껍고, 또한, 도핑 농도가 비교적 낮다. 이러한 경우에, 상기 붕소 이온 주입은 또한 베이스 영역(2)을 위한 접속 영역(22)을 형성하기 위해 사용된다. 이를 위하여, 적합한 개구가 절연층(9) 내에 형성되고, 위에서 언급한 마스크는 또한 도면에서 도시하지 않는다.
다음으로(도 1 및 2 참조), 콘택트 개구가 절연층(9) 내에서 콜렉터 접속 영역(3C)의 위치에서 형성되고, 그 후에, 각각의 접속 도전체(4, 5, 6), 에미터 영역(1) 및 콜렉터 영역(3)이 포토리소그래피 및 에칭에 의해 형성되는 알루미늄층이 증착된다. 최종 어셈블리를 위해 마련되는 개개의 장치(10)는 톱질과 같은 분리 프로세스 후에 후속적으로 획득된다.
본 발명은 본 명세서에서 제공되는 예에 국한되지 않고, 본 발명의 범주 내에서 다수의 변형 및 수정예가 가능하다는 것을 당업자라면 알 수 있을 것이다. 예를 들어, 개개의 반도체 장치에서 뿐만 아니라, 본 발명은 BICMOS(Bipolar Complementary Metal Oxide Semiconductor) IC(Integrated Circuit)와 같은 집적 회로 장치에서 사용하기에도 매우 적합하다.
STI 절연 영역 대신에, LOCOS(Local Oxidation of Silicon) 기술에 의해 획득되는 절연 영역이 도포될 수 있다. 본 발명에 따른 장치의 구조는 하나 이상의 메사형 부분을 포함할 뿐만 아니라, (실질적으로) 완전히 평면형이 되도록 형성될 수 있다. 또 다른 변형예는 에미터, 베이스 및 콜렉터에서의 밴드갭을 원하는대로 변형함으로써, 상기 영역(들)의 밴드갭을 감소시키는 대신에 콜렉터 영역(또는 에미터 영역)에 대하여 베이스 영역의 밴드갭을 증가시킴으로써 구현된다. 그 후, 예를 들어 콜렉터 영역(및 에미터 영역)은 탄화 규소를 포함하고, 베이스 영역은 실리콘을 포함한다.
본 발명에 따른 방법으로, 다수의 변형 및 수정예가 가능하다. 예를 들어, 에미터 영역의 다량 도핑 부분은 소위 PSG(Phosphor Silicate Glass)층으로부터 또는 에미터 영역의 접속 도전체의 부분을 형성하는 다결정층으로부터의 외부 확산에 의해 형성될 수 있다. 이와 다르게 베이스 영역은 BSG(Boron Silicate Glass)에 의해 또는 VPD(Vapor Phase Doping)에 의해 형성될 수 있다. 베이스 영역의 접속을 위해서, 도핑된 다결정 Si를 사용하는 것이 가능하다.
Claims (12)
- 제 1 도전성 유형의 에미터 영역(1)과, 상기 제 1 도전성 유형과는 반대인 제 2 도전성 유형의 베이스 영역(2)과, 상기 제 1 도전성 유형의 콜렉터 영역(3)을 가지고 있으며, 이들 영역에 각각 제 1, 제 2 및 제 3 접속 도전체(4, 5, 6)가 제공되며, 상기 베이스 영역(2)은 그 밴드갭이 상기 콜렉터 영역(3) 또는 상기 에미터 영역(1)의 재료의 밴드갭보다 작은 반도체 재료를 포함하는 바이폴라 이질접합 트랜지스터를 포함하는 실리콘의 반도체 몸체(11)와 기판(12)을 구비하며,상기 에미터 영역(1)의 도핑량은 상기 에미터 영역(1)에 내장되는 상기 제 2 도전성 유형의 추가 반도체 영역(20)에 의해 국부적으로 감소되는 것을 특징으로 하는반도체 장치(10).
- 제 1 항에 있어서,상기 추가 반도체 영역(20)은 상기 에미터 영역(1) 내에서 상기 제 1 접속 도전체(4)와 접하는 상기 에미터 영역(1)의 면 상에 리세스되는 것을 특징으로 하는 반도체 장치(10).
- 제 1 항 또는 제 2 항에 있어서,상기 에미터 영역(1)은 상기 제 1 접속 도전체(4)와 접하며 고 도핑 농도를 갖는 제 1 부분(1B)과, 상기 베이스 영역(2)과 접하고 상기 추가 반도체 영역(20) 아래로 연장되며 보다 낮은 도핑 농도를 갖는 제 2 부분(1A)을 포함하는 것을 특징으로 하는 반도체 장치(10).
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 추가 반도체 영역(20)은 상기 에미터 영역(1)의 부분에 의해 상호 분리되는 다수의 서브 영역(20)들을 포함하는 것을 특징으로 하는 반도체 장치(10).
- 제 4 항에 있어서,상기 추가 반도체 영역(20)의 상기 서브 영역(20)들의 크기는 0.1㎛ 내지 2㎛의 범위 내이고, 상기 서브 영역(20)들 사이에 위치하는 상기 에미터 영역(1)의 부분은 0.1㎛ 내지 10㎛의 범위의 크기를 갖는 것을 특징으로 하는 반도체 장치(10).
- 제 4 항 또는 제 5 항에 있어서,상기 추가 반도체 영역(20)의 상기 서브 영역(20)들은 상기 에미터 영역(1)의 길이 방향에서 병치되는 것을 특징으로 하는 반도체 장치(10).
- 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,상기 에미터 영역(1)은 상기 반도체 몸체(11)의 표면에 배치되는 것을 특징으로 하는 반도체 장치(10).
- 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,상기 베이스 영역(2)의 게르마늄 함량은 10 at.% 내지 30 at.% 사이의 범위이며, 바람직하게는 대략 20 at.%인 것을 특징으로 하는 반도체 장치(10).
- 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,상기 제 1 도전성 유형은 n 도전성 유형인 것을 특징으로 하는 반도체 장치(10).
- 제 1 도전성 유형의 에미터 영역(1), 상기 제 1 도전성 유형과 반대인 제 2 도전성 유형의 베이스 영역(2) 및 상기 제 1 도전성 유형의 콜렉터 영역(3)을 포함하며, 이들 영역에 각각 제 1, 제 2 및 제 3 접속 도전체(4, 5, 6)가 제공되며, 상기 베이스 영역(2)은, 그 밴드갭이 상기 콜렉터 영역(3) 또는 상기 에미터 영역(1)의 재료의 밴드갭보다 작은 반도체 재료를 포함하는 바이폴라 트랜지스터를 포함하는 실리콘의 반도체 몸체(11)와 기판(12)을 구비하는 반도체 장치(10)를 제조하는 방법으로서,상기 에미터 영역(1)의 도핑량은 상기 에미터 영역(1)에 내장되는 상기 제 2 도전성 유형의 추가 반도체 영역(20)에 의해 국부적으로 감소되는 것을 특징으로 하는반도체 장치 제조 방법.
- 제 10 항에 있어서,상기 추가 반도체 영역(20)은 상기 에미터 영역(1) 내에서 상기 반도체 몸체(11)의 표면으로부터 리세스되도록 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 10 항 또는 제 11 항에 있어서,상기 에미터 영역(1)은 상기 제 1 접속 도전체(4)와 접하며 고 도핑 농도를 갖는 제 1 부분(1B)과, 상기 베이스 영역(2)과 접하고 상기 추가 반도체 영역(20)아래에 형성되며 보다 낮은 도핑 농도를 갖는 제 2 부분(1A)을 포함하도록 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |