CN1751394A - 半导体器件及制造这种器件的方法 - Google Patents
半导体器件及制造这种器件的方法 Download PDFInfo
- Publication number
- CN1751394A CN1751394A CNA2004800043957A CN200480004395A CN1751394A CN 1751394 A CN1751394 A CN 1751394A CN A2004800043957 A CNA2004800043957 A CN A2004800043957A CN 200480004395 A CN200480004395 A CN 200480004395A CN 1751394 A CN1751394 A CN 1751394A
- Authority
- CN
- China
- Prior art keywords
- region
- emitter region
- emitter
- semiconductor device
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 51
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 6
- 239000004020 conductor Substances 0.000 claims abstract description 21
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 17
- 239000010703 silicon Substances 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 20
- 239000002019 doping agent Substances 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 4
- 239000013078 crystal Substances 0.000 abstract description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 abstract 1
- 229910008310 Si—Ge Inorganic materials 0.000 abstract 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 abstract 1
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000004907 flux Effects 0.000 abstract 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 229910052732 germanium Inorganic materials 0.000 description 8
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 7
- 238000002955 isolation Methods 0.000 description 7
- 235000012239 silicon dioxide Nutrition 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- 238000001259 photo etching Methods 0.000 description 4
- 239000004411 aluminium Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 238000005215 recombination Methods 0.000 description 2
- RZVAJINKPMORJF-UHFFFAOYSA-N Acetaminophen Chemical compound CC(=O)NC1=CC=C(O)C=C1 RZVAJINKPMORJF-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000005297 pyrex Substances 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66242—Heterojunction transistors [HBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
- H01L29/7378—Vertical transistors comprising lattice mismatched active layers, e.g. SiGe strained layer transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
- Transition And Organic Metals Composition Catalysts For Addition Polymerization (AREA)
Abstract
本发明涉及一种具有衬底(11)和具有异质结双极型尤其是npn型晶体管的半导体主体(12)的半导体器件，异质结双极型晶体管具有发射区(1)、基区(2)和集电区(3)，其分别具有第一、第二和第三连接导体(4，5，6)，且其中基区(2)的带隙小于集电区(3)或发射区(1)的带隙，在基区(2)中例如通过使用硅－锗混合晶体代替纯硅。这种器件特征在于很高的速度，但是该晶体管表现出相对低的BVceo。在根据本发明的器件(10)中，通过嵌入到发射区(1)中的第二导电类型的另一半导体区域(20)来局部降低发射区(1)的掺杂量。以这种方式，一方面，确保了低阻抗发射极接触，同时局部增加了Gummel数量而没有通常与这种增长相关联的缺点。以这种方式，npn晶体管中的空穴电流增加了，且因此降低了增益。Si－Ge晶体管的相对高的增益响应于在根据本发明的器件(10)中因此避免的低BVCeOf。优选另一半导体区域(20)凹陷到发射区(1)中，且所述的发射区(1)优选包括毗邻于基区(2)的较低掺杂部分，且其位于另一半导体区域(20)下方。本发明还包括一种制造根据本发明的半导体器件(10)的方法。
Description
技术领域
本发明涉及一种半导体器件，其具有衬底和包括双极型异质结晶体管的由硅制成的半导体主体，双极异质结晶体管具有第一导电类型的发射区、与第一导电类型相反的第二导电类型的基区和第一导电类型的集电区，其分别具有第一、第二和第三连接导电体，其中基区包括其带隙小于集电区或发射区材料的带隙的半导体材料。
本发明还涉及一种制造这种器件的方法。
背景技术
这种器件和这种方法可从1993年3月30日公开的美国专利US5,198,689的说明书中得知。所述文献描述了一种具有双极晶体管的半导体器件，该双极晶体管具有在基区和集电区之间的结附近以及在基区和发射区之间的结附近的异质结，该异质结通过由硅和锗的混合晶体形成基区来获得。这种晶体管具有非常好的高频特性，如特别由高截止频率fT所证实的。
公知晶体管的缺点在于其具有从发射极到集电极的比较低的击穿电压，该所谓的BVceo是不希望的，其中该缺点在当基区具有相对高的锗浓度时尤其明显。
发明内容
因此，本发明的一个目的是提供一种具有双极型晶体管的半导体器件，该双极型晶体管没有所述的问题，且尽管在基区中存在锗，但其仍具有可接受的发射极-集电极击穿电压。
为实现该目的，根据本发明，在起始段中提到的半导体器件类型的特征在于，通过嵌入到发射区中的第二导电类型的另一半导体区域来局部降低发射区的掺杂剂量。
在这种情况下，采用“掺杂剂量”来表示每单位区域掺杂原子的全部数量，也就是掺杂浓度对发射区厚度的积分。在恒定掺杂浓度处，掺杂剂量等于发射区的掺杂浓度(N)和厚度(d)的乘积(N×d)。本发明基于对由比较低的晶体管基极电流导致的公知器件中BVceo降低的认可，其需要这种晶体管的较高的电流增益。总之，这种晶体管的集电极电流比较高，其需要具有高fT的非常快的晶体管。本发明还基于对根据本发明的器件中已降低了的增益的认可。总之，如果是当前技术发展水平的具有单晶体发射极的双极型晶体管，那么对于npn晶体管来讲，基极电流主要由发射极的硅-导体界面处的空穴复合确定。当在这种硅-金属界面的该复合速度很高时，基极电流实际上首先由Gummel数量确定，该数量与发射极的掺杂浓度和厚度成比例，或如果掺杂浓度不是常数，则与发射区的掺杂剂量成比例，其中空穴必须横跨穿过该发射区。为了增加空穴电流，因此需要选择发射区的厚度或掺杂浓度比较小或两者都比较小。由于当发射极薄时的所谓的尖峰冒险，所以第一选择是没有吸引力的，由于低阻抗接触需要在连接导体附近的掺杂浓度高，所以第二选择也没有吸引力。通过提供第二导电类型的另一半导体区域，即，在npn晶体管的情况下也就是p型的，其以这种方式嵌入到发射区中，实现了掺杂剂量的降低，而没有上述的关于发射极的小厚度或所述区域的低掺杂浓度的缺点。最后，根据本发明的器件的重要优点在于其高频性能也证明是优良的。
在根据本发明的半导体器件的优选实施例中，另一半导体区域在毗邻于第一连接导体的发射区的一侧上凹陷到发射区中。因此获得优良的结果，且此外，例如，通过离子注入以形成该另一半导体区域，可以相对简单地制造这种变形的器件。
优选地，发射区包括具有毗邻于第一连接导体的高掺杂浓度的第一部分，和具有毗邻于基区的较低掺杂浓度并在另一半导体区域下方延伸的第二部分。结果，一方面，确保了发射区的低阻抗接触，且另一方面，当发射区的轻掺杂部分也有助于在另一半导体区域的位置处的Gummel数量的降低时，进一步降低了基极电流。
如果该另一半导体区域包括多个由多个发射区部分互相分开的子区域，则会获得良好的结果。因此晶体管的该性能以尽可能相同的方式确定。另一半导体区域的子区域的尺寸优选在0.1μm和2μm之间的范围内，且位于其间的发射区的部分优选具有在0.1μm到20μm范围内的尺寸。
优选地，另一半导体区域的子区域在发射区的纵向方向上并列。这也使得根据本发明的器件制造相对简单。发射区优选位于半导体主体的表面处，以使得对于该另一半导体区域的形成可以利用精确的、可再生产的且简单的技术，如离子注入制成。如果第一导电类型是n型，则可获得最好的结果。例如，可以通过硼离子来进行该另一半导体区域的注入。
在根据本发明的器件的适合实施例中，基区的锗接触在10和30at.％之间的范围内，且优选接近20at.％。
一种制造半导体器件的方法，该半导体器件具有衬底和包括双极型晶体管的由硅制成的半导体主体，双极型晶体管具有第一导电类型的发射区、与第一导电类型相反的第二导电类型的基区和第一导电类型的集电区，发射区、基区和集电区分别具有第一、第二和第三连接导体，其中基区具有带隙比集电区或发射区的材料的带隙小的半导体材料，根据本发明，该方法的特征在于，通过嵌入在发射区中的第二导电类型的另一半导体区域来局部降低发射区的掺杂剂量。
优选地，形成另一半导体区域以从半导体主体表面凹陷到发射区中。在有利的变形中，形成发射区以包括具有毗邻于第一连接导体的高掺杂浓度的第一部分，和具有毗邻于基区的较低掺杂浓度的第二部分，该第二部分形成于另一半导体区域的下方。
附图说明
从以下描述的实施例本发明的这些和其它方面将显而易见，并将参考以下描述的实施例说明本发明的这些和其它方面。
在图中：
图1是根据本发明的半导体器件实施例的示意性透视图，
图2是以垂直于图1中示出的器件的厚度方向并在线II-II上截取的示意性截面图，
图3示出了作为位于另一半导体区域下方的在图1中示出的器件的发射区部分的厚度(d)的函数的额定基极电流(IB)和最大截止频率fT，和
图4示出了作为位于另一半导体区域下方的，在图1中示出的器件的发射区部分的掺杂浓度(n)的函数的额定基极电流(IB)和最大截止频率fT，和
图5至11是在垂直于厚度方向或以如在图11中的透视图中，通过根据本发明的方法制造图1的器件的连续步骤的示意性截面图。
具体实施方式
这些图并非按比例绘制且为了清楚起见放大了某些尺寸。只要可能，相应的区域或部分通过相同的参考数字表示。
图1是根据本发明半导体器件实施例的垂直于厚度方向的示意性截面图。图2是垂直于图1所示的器件的厚度方向并沿着线II-II上截取的示意性截面图。该例子的器件10包括(见图1)具有p型硅衬底12的半导体主体11和提供于其上并具有双极型晶体管的半导体层结构。在该例子中分立的晶体管具有n型发射区1、p型基区2和n型集电区3，其分别具有第一、第二和第三连接导体4、5、6。在图2中示出了发射区1的连接导体4，但是为了清楚起见，在图1中省略掉了。基区2包括具有20at.％锗含量的硅和锗的混合晶体。集电极3和发射极1含有硅。在这种情况下，集电极3包括轻掺杂部分3A、所谓的迁移区和毗邻于衬底12的重掺杂部分3B。在这种情况下，发射区1、基区2和集电区3各自的连接导体4、5、6含有铝。在这种情况下，发射极1包括具有高掺杂浓度并毗邻于连接导体4的第一部分(1B)，和具有较低掺杂浓度并毗邻于基极2的第二部分(1A)。连接导体6通过凹陷到半导体主体11中的重掺杂集电极连接区域3C连接到集电区3上。在这种情况下，器件10还包括含有二氧化硅的不同隔离区域7、8、9。
根据本发明，通过嵌入在发射区1中的第二导电类型的另一半导体区域20来局部降低发射区1的掺杂剂量，在这种情况下，第二导电类型是p型。该p型区域20在区域20的位置处凹陷到发射区1的最重掺杂的部分1B中并直达到发射区1的较低掺杂部分1A。结果，发射区1局部地包括具有位于凹陷的另一区域20下方的减小的厚度的部分1A。结果，常数掺杂浓度的掺杂剂量是厚度和掺杂浓度的乘积，掺杂剂量在发射区1中局部降低。这导致了在器件工作期间较高的基极电流，其结果是降低了晶体管的增益。由于在基区2中存在硅和锗的混合晶体，所以这是重要的优点，反之，将导致相对低的基极电流且因此导致晶体管增益的增加，其将反过来导致相对低的BVceo，其是不希望的。由根据本发明的方法导致的基极电流的增加将全部或部分地补偿所述的降低，其结果是在根据本发明的器件10中不会发生不希望的BVceo的降低。在这种情况下，通过局部离子注入形成P型另一区域20。
该例子的器件10的横向尺寸是4μm×10μm。发射区1的部分1A具有2×1018at/cm3的掺杂浓度和接近100nm的厚度，部分1B具有接近1020at/cm3的掺杂浓度和接近0.2μm的厚度。基区具有接近1019at/cm3的掺杂浓度和30nm的厚度。集电区3的部分3A、3B具有例如分别为5×1017at/cm3和1020at/cm3的掺杂浓度，和分别为50nm和500nm的厚度。在这种情况下，发射区1的宽度是500nm，而其长度是5μm。P型区域20的尺寸是500nm×200nm，且其间的间隔是200nm。在这种情况下，另一区域20的厚度接近0.2μm，以使发射区1的下面部分1A在所述的位置处具有100nm的厚度，为发射区1的初始厚度(0.2μm+0.1μm)和另一区域20的厚度(0.2μm)之间的差值。以下将通过图3和4说明发射区1的掺杂剂量的局部降低的效应，也就是对基极电流IB的影响。
图3示出了作为位于另一半导体区域下方的图1的器件的发射区部分厚度(d)的函数的额定基极电流(IB)和最大截止频率fT。图4示出了作为位于另一半导体区域下方的图1的器件的发射区部分掺杂浓度(n)的函数的额定基极电流(IB)和最大截止频率fT。图3的曲线31和图4的曲线41示出了通过分别局部降低利用另一区域20的发射区1的厚度d和发射区1的掺杂浓度n，基极电流IB能够分别轻易地降低了3倍和1.5倍。通过由局部降低厚度d和掺杂浓度n来降低掺杂剂量，因此可容易地获得基极电流增长4.5倍(＝3×1.5)，其结果增益降低了相等的4.5倍。例如，可以通过在两部分之外建立发射区1来实现掺杂浓度的局部降低，其中两部分也就是毗邻于基区2的具有相对低掺杂浓度的第一部分，和毗邻于连接导体4的具有相对高掺杂浓度的第二部分。
在图3和图4中的曲线32和42分别示出了其对根据本发明的器件10的速度几乎没有不利的影响。所述的曲线32、42示出了作为上述的厚度d和掺杂浓度n的函数的最大截止频率fT的变化。这意味着如果掺杂剂量在根据本发明的器件10的发射区1中局部降低，那么在140和150GHz范围内的所述频率几乎没有改变。例如，在以下的方式中利用根据本发明的方法制造该例子的器件10。
图5至11是以垂直于厚度方向或以如图11中的透视图，利用根据本发明的方法制造图1的器件的连续步骤中的示意性截面图。原材料(见图5)的应用是由p型硅衬底11制成，其中，通过局部离子注入(未示出所使用的掩模)，由将由具有半导体主体11的器件10形成的晶体管的集电区3形成重掺杂部分3B。
随后(见图6)，通过外延生长提供n型层3以形成将形成的集电区3的漂移区3A。通过离子注入，在其中局部形成集电区3的连接区域3C(未示出使用的掩模)。
随后(见图7)，通过蚀刻和(局部)氧化由硅制成的半导体主体11，在半导体主体11中形成由二氧化硅制成的隔离区域7、8。在附图中未示出在所述工艺中使用的掩模。首先通过局部氧化用二氧化硅区域7覆盖表面。然后，蚀刻沟槽，通过使用TEOS(＝正硅酸乙酯)填充沟槽，将其变成为隔离区域8，所谓的STI(＝浅沟槽隔离)区域8。通过CMP(＝化学机械抛光)再次除去在该工艺中淀积的、位于沟槽外部(和上方)的氧化层部分。
随后(见图8)，通过外延生长来涂敷添加了20at.％锗的p型硅层2，该层将形成基区2，且在其上提供n型硅层1A，其将形成发射区1的较低掺杂部分。位于隔离区域7、8上方的这些层2、1A的多个部分是多晶体，位于其间的部分是单晶体。
然后(见图9)，通过光刻和蚀刻除去位于有源区域3A外部的层2、1A的一部分。例如由二氧化硅制成的用于该目的的掩模在附图中未示出，且随后再次除去该掩模。然后，用由二氧化硅制成的隔离层9覆盖半导体主体11的全部表面，其中通过CVD(＝化学气相淀积)提供二氧化硅。
随后(见图10)，在隔离层9中通过光刻和蚀刻形成开口。接下来，通过CVD将n型硅层1B涂敷到半导体主体11的表面，并通过光刻和蚀刻对其构图。获得的单晶的n型区域1B形成发射区1的较重掺杂的部分1B。
接下来(见图11)，用例如光刻胶的掩模层覆盖半导体主体11的全部表面，其掩模层并未示出。在将在硅区域1B中形成的区域20的位置处，将开口形成于其中，之后，通过硼离子注入形成p型区域20。因此在发射区1的较重掺杂的部分1B中形成多个p型区域20，如图2中所示。在这些区域20的位置，发射区1因此具有较小厚度，和附加的相对低的掺杂浓度。在这种情况下，也使用所述的硼离子注入以形成用于基区2的连接区域22。为了该目的，在隔离层9中且另外在上面提到的掩膜(在附图中并未示出)中形成合适的开口。
然后(见图1和2)，在隔离层9中集电极连接区域3C的位置处形成接触开口，之后淀积铝层，通过光刻和蚀刻从铝层分别形成发射区1、基区2和集电区3的连接导体4、5、6。在分离工艺如锯切之后，随之获得的已为最后的装配准备好的各个器件10。
本发明并不限于这里给出的例子，且本领域技术人员可以在本发明的范围内作出很多变化和变形。例如，除了分立的半导体器件之外，本发明还非常适合于在集成的半导体器件如BICMOS(＝双极型互补金属氧化物半导体)IC(＝集成电路)中使用。
还用注意的是，代替STI隔离区域，可以应用通过LOCOS(＝硅局部氧化)技术获得隔离区域。可以形成根据本发明的器件的结构以包括一个或多个台形部分，但是也使其(基本上)整体平坦。通过由增加基区相对于集电区(或发射区)的带隙代替通过降低所述一个区域(多个区域)的带隙来实现在发射极、基极和集电极中的带隙的希望变化，来获得另一变形。此时，集电区(和发射区)含有例如碳化硅，同时基区含有硅。
关于根据本发明的方法，其还应用很多可能的变化和变形。例如，还可通过从所谓的PSG(＝磷硅玻璃)层或从形成发射区的连接导体部分的多晶层的向外扩散形成发射区的重掺杂部分。可选择地通过BSG(＝硼硅玻璃)层或通过VPD(＝气相掺杂)形成基区。对于基区的连接，也可使用掺杂的多晶Si。
Claims (12)
1.一种半导体器件(10)，具有衬底(12)和包括双极型异质结晶体管的由硅制成的半导体主体(11)，双极型异质结晶体管具有第一导电类型的发射区(1)、与第一导电类型相反的第二导电类型的基区(2)和第一导电类型的集电区(3)，其分别具有第一、第二和第三连接导体(4，5，6)，其中基区(2)包括带隙小于集电区(3)或发射区(1)的材料的带隙的半导体材料，其特征在于，通过嵌入到发射区(1)中的第二导电类型的另一半导体区域(20)来局部降低发射区(1)的掺杂剂量。
2.如在权利要求1中的半导体器件(10)，特征在于，另一半导体区域(20)在毗邻于第一连接导体(4)的发射区(1)的一侧上凹陷到发射区(1)中。
3.如权利要求1或2中的半导体器件(10)，特征在于，发射区(1)包括具有毗邻于第一连接导体(4)的高掺杂浓度的第一部分(1B)，和具有毗邻于基区(2)的较低掺杂浓度并在另一半导体区域(20)下方延伸的第二部分(1A)。
4.如权利要求1、2或3中的半导体器件(10)，特征在于，另一半导体区域(20)包括通过发射区(1)的部分而相互隔离的多个子区域(20)。
5.如权利要求4中的半导体器件(10)，特征在于，另一半导体区域(20)的子区域(20)的尺寸在0.1μm至2μm的范围内，且位于其间的发射区(1)的部分具有在0.1μm至10μm范围内的尺寸。
6.如权利要求4或5中的半导体器件(10)，特征在于，另一半导体区域(20)的子区域(20)在发射区(1)的纵向上并列。
7.如前述权利要求的任一项中0的半导体器件(10)，特征在于，发射区(1)位于半导体主体(11)的表面处。
8.如前述权利要求的任一项中的半导体器件(10)，特征在于，基区(2)的锗含量在10和30at.％之间的范围内，且优选约为20at.％。
9.如前述权利要求的任一项中的半导体器件(10)，特征在于，第一导电类型是n导电类型。
10.一种制造半导体器件(10)的方法，该半导体器件具有衬底(12)和包括双极型晶体管的由硅制成的半导体主体(11)，双极型晶体管具有第一导电类型的发射区(1)、与第一导电类型相反的第二导电类型的基区(2)和第一导电类型的集电区(3)，其分别具有第一、第二和第三连接导体(4，5，6)，其中基区(2)具有带隙小于集电区(3)或发射区(1)的材料的带隙的半导体材料，特征在于，通过嵌入到发射区(1)中的第二导电类型的另一半导体区域(20)来局部降低发射区(1)的掺杂剂量。
11.如权利要求10中的方法，特征在于，形成另一半导体区域(20)，以从半导体主体(11)的表面凹陷到发射区(1)中。
12.如权利要求10或11中的方法，特征在于，形成发射区(1)，以包括具有毗邻于第一连接导体(4)的高掺杂浓度的第一部分(1B)，和具有毗邻于基区(2)的较低掺杂浓度第二部分(1A)，第二部分(1A)形成于另一半导体区域(20)的下方。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP03100368.4 | 2003-02-18 | ||
| EP03100368 | 2003-02-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1751394A true CN1751394A (zh) | 2006-03-22 |
| CN100442535C CN100442535C (zh) | 2008-12-10 |
Family
ID=32892945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2004800043957A Expired - Fee Related CN100442535C (zh) | 2003-02-18 | 2004-02-12 | 半导体器件及制造这种器件的方法 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US7989844B2 (zh) |
| EP (1) | EP1597769B1 (zh) |
| JP (1) | JP2006518108A (zh) |
| KR (1) | KR20050102655A (zh) |
| CN (1) | CN100442535C (zh) |
| AT (1) | ATE483252T1 (zh) |
| DE (1) | DE602004029334D1 (zh) |
| TW (1) | TW200428651A (zh) |
| WO (1) | WO2004075300A1 (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102104065B (zh) * | 2009-12-21 | 2012-07-11 | 上海华虹Nec电子有限公司 | SiGe HBT工艺中的寄生横向型PNP三极管 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102376757B (zh) * | 2010-08-12 | 2013-06-12 | 上海华虹Nec电子有限公司 | SiGe HBT工艺中的横向型寄生PNP器件及制造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0917880A (ja) * | 1995-04-26 | 1997-01-17 | Fujitsu Ltd | 半導体記憶装置および該半導体記憶装置のデータ保持、データ読み取り並びにデータ書き込み方法 |
| JP3384198B2 (ja) * | 1995-07-21 | 2003-03-10 | 三菱電機株式会社 | 絶縁ゲート型半導体装置およびその製造方法 |
| JP3168147B2 (ja) * | 1995-09-14 | 2001-05-21 | 株式会社日立製作所 | 半導体装置とそれを用いた３相インバータ |
| KR100333797B1 (ko) * | 1998-01-22 | 2002-04-26 | 다니구찌 이찌로오, 기타오카 다카시 | 절연 게이트형 바이폴라 반도체 장치 |
| US6492711B1 (en) * | 1999-06-22 | 2002-12-10 | Matsushita Electric Industrial Co., Ltd. | Heterojunction bipolar transistor and method for fabricating the same |
| CN1111313C (zh) * | 1999-07-02 | 2003-06-11 | 北京工业大学 | 异质结双极型晶体管 |
| US6346453B1 (en) * | 2000-01-27 | 2002-02-12 | Sige Microsystems Inc. | Method of producing a SI-GE base heterojunction bipolar device |
| JP2004022941A (ja) * | 2002-06-19 | 2004-01-22 | Toshiba Corp | 半導体装置 |
-
2004
- 2004-02-12 WO PCT/IB2004/050103 patent/WO2004075300A1/en active Application Filing
- 2004-02-12 AT AT04710458T patent/ATE483252T1/de not_active IP Right Cessation
- 2004-02-12 JP JP2006502581A patent/JP2006518108A/ja not_active Withdrawn
- 2004-02-12 US US10/545,736 patent/US7989844B2/en not_active Expired - Fee Related
- 2004-02-12 DE DE602004029334T patent/DE602004029334D1/de not_active Expired - Lifetime
- 2004-02-12 CN CNB2004800043957A patent/CN100442535C/zh not_active Expired - Fee Related
- 2004-02-12 EP EP04710458A patent/EP1597769B1/en not_active Expired - Lifetime
- 2004-02-12 KR KR1020057015213A patent/KR20050102655A/ko not_active Application Discontinuation
- 2004-02-13 TW TW093103491A patent/TW200428651A/zh unknown
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102104065B (zh) * | 2009-12-21 | 2012-07-11 | 上海华虹Nec电子有限公司 | SiGe HBT工艺中的寄生横向型PNP三极管 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1597769A1 (en) | 2005-11-23 |
| CN100442535C (zh) | 2008-12-10 |
| JP2006518108A (ja) | 2006-08-03 |
| US20060202229A1 (en) | 2006-09-14 |
| WO2004075300A1 (en) | 2004-09-02 |
| TW200428651A (en) | 2004-12-16 |
| KR20050102655A (ko) | 2005-10-26 |
| US7989844B2 (en) | 2011-08-02 |
| ATE483252T1 (de) | 2010-10-15 |
| DE602004029334D1 (de) | 2010-11-11 |
| EP1597769B1 (en) | 2010-09-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7319251B2 (en) | Bipolar transistor | |
| CN1156899C (zh) | 形成异质结双极晶体管的硅-锗基区的方法 | |
| US7880270B2 (en) | Vertical bipolar transistor | |
| US9553177B2 (en) | Vertically base-connected bipolar transistor | |
| US6764918B2 (en) | Structure and method of making a high performance semiconductor device having a narrow doping profile | |
| CN1283012C (zh) | 双极性晶体管及其制造方法 | |
| US7323390B2 (en) | Semiconductor device and method for production thereof | |
| US6924202B2 (en) | Heterojunction bipolar transistor with self-aligned emitter and sidewall base contact | |
| CN100442535C (zh) | 半导体器件及制造这种器件的方法 | |
| US6777780B2 (en) | Trench bipolar transistor | |
| US20050196931A1 (en) | Self-aligned lateral heterojunction bipolar transistor | |
| US6972237B2 (en) | Lateral heterojunction bipolar transistor and method of manufacture using selective epitaxial growth | |
| CN100372125C (zh) | 异质结半导体器件 | |
| US20090250724A1 (en) | Bipolar transistor and method of making such a transistor | |
| US6740560B1 (en) | Bipolar transistor and method for producing same | |
| JP3120441B2 (ja) | 半導体装置およびその製造方法 | |
| JP3186265B2 (ja) | バイポーラトランジスタおよびその製造方法 | |
| US20020011649A1 (en) | Fast bipolar transistor | |
| JP2003059937A (ja) | 半導体装置 | |
| JP4681090B2 (ja) | 半導体装置の製造方法 | |
| KR20070032388A (ko) | 반도체 디바이스 및 그 제조 방법 | |
| JPH0434978A (ja) | 半導体装置 | |
| JPH0472661A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH0379870B2 (zh) | ||
| JPH0669218A (ja) | トランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: NXP CO., LTD. Free format text: FORMER OWNER: KONINKLIJKE PHILIPS ELECTRONICS N.V. Effective date: 20071012 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20071012 Address after: Holland Ian Deho Finn Applicant after: NXP B.V. Address before: Holland Ian Deho Finn Applicant before: Koninklijke Philips Electronics N.V. |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20081210 Termination date: 20220212 |