CN118057623A - 具有切割应力衬里的异质结双极型晶体管 - Google Patents
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Abstract
本发明涉及具有切割应力衬里的异质结双极型晶体管，披露用于异质结双极型晶体管的结构以及形成用于异质结双极型晶体管的结构的方法。该结构包括发射极、集电极以及本征基极，该集电极包括第一片段、第二片段、以及沿第一方向设置于该第一片段与该第二片段间的第三片段，该本征基极沿第二方向设于该发射极与该集电极的该第三片段间。该结构还包括应力层，该应力层包括经设置以与该发射极、该本征基极、以及该集电极重叠的片段。该应力层的该片段由周缘围绕，且该集电极的该第一及第二片段分别邻近该应力层的该周缘设置。
Description
关于联邦资助的研究或开发的声明
本发明通过美国国防高级研究计划局(Defense Advanced Research ProjectsAgency)授予的HR0011-20-3-0002下的政府支持完成。美国政府对这项发明有一定的权利。
技术领域
本发明涉及半导体装置及集成电路制造，尤其涉及用于异质结双极型晶体管的结构以及形成用于异质结双极型晶体管的结构的方法。
背景技术
双极结型晶体管是一种三端子电子装置，其包括发射极(emitter)、集电极(collector)，以及定义与该发射极的p-n结以及与该集电极的p-n结的本征基极(intrinsic base)。在PNP异质结双极型晶体管中，发射极及集电极由p型半导体材料组成，而本征基极由n型半导体材料组成。在NPN异质结双极型晶体管中，发射极及集电极由n型半导体材料组成，而本征基极由p型半导体材料组成。在操作期间，基极-发射极结为正向偏置，基极-集电极结为反向偏置，且集电极-发射极电流可通过基极-发射极电压控制。
异质结双极型晶体管是双极结型晶体管的变体，其中，半导体材料具有不同的能带隙，从而形成异质结。例如，异质结双极型晶体管的集电极及发射极可由硅构成，而异质结双极型晶体管的本征基极可由硅-锗构成，其由窄于硅的能带隙表征。异质结双极型晶体管可因引入异质结而呈现高频性能的改善。
需要改进的用于异质结双极型晶体管的结构以及形成用于异质结双极型晶体管的结构的方法。
发明内容
在一个实施例，提供一种用于异质结双极型晶体管的结构。该结构包括发射极、集电极以及本征基极，该集电极包括第一片段(section)、第二片段、以及沿第一方向设置于该第一片段与该第二片段间的第三片段，该本征基极沿第二方向设于该发射极与该集电极的该第三片段间。该结构还包括应力层(stress layer)，该应力层包括经设置以与该发射极、该本征基极、以及该集电极重叠的片段。该应力层的该片段由周缘(perimeter)围绕，且该集电极的该第一及第二片段分别邻近该应力层的该周缘设置。
在一个实施例，提供一种形成用于异质结双极型晶体管的结构的方法。该方法包括形成发射极、形成集电极以及形成本征基极，该集电极包括第一片段、第二片段、以及沿第一方向设置于该第一片段与该第二片段间的第三片段该本征基极沿第二方向设于该发射极与该集电极的该第三片段间。该方法还包括形成应力层，该应力层包括经设置以与该发射极、该本征基极、以及该集电极重叠的片段。该应力层的该片段由周缘围绕，且该集电极的该第一及第二片段分别邻近该应力层的该周缘设置。
附图说明
包含于并构成本说明书的一部分的附图示例说明本发明的各种实施例，并与上面所作的有关本发明的概括说明以及下面所作的有关该些实施例的详细说明一起用以解释本发明的该些实施例。
图1显示依据本发明的实施例处于处理方法的初始制造阶段的结构的剖视图。
图2显示处于图1之后的制造阶段的该结构的剖视图。
图3显示处于图2之后的制造阶段的该结构的剖视图。
图3A显示该结构的俯视图，其中，图3大体沿线3-3所作。
图4显示处于图3之后的制造阶段的该结构的剖视图。
图5显示依据本发明的替代实施例的剖视图。
图6显示依据本发明的替代实施例的剖视图。
图7显示依据本发明的替代实施例的剖视图。
图8显示依据本发明的替代实施例的剖视图。
图9显示依据本发明的替代实施例的剖视图。
具体实施方式
请参照图1并依据本发明的实施例，绝缘体上半导体(semiconductor-on-insulator；SOI)衬底包括半导体层12、埋置绝缘体层14，以及半导体衬底16。半导体层12及半导体衬底16可由半导体材料(例如单晶硅)组成，并可经掺杂而具有例如p型导电性。埋置绝缘体层14可由介电材料组成，例如二氧化硅。半导体层12与半导体衬底16通过中间的埋置绝缘体层14的介电材料隔开。埋置绝缘体层14具有与半导体衬底16的下方界面以及与半导体层12的上方界面。半导体层12通过埋置绝缘体层14与半导体衬底16电性隔离。在一个实施例中，半导体层12可远薄于半导体衬底16。在一个实施例中，半导体层12在上方与下方界面之间的厚度可在约20纳米(nm)至约200纳米的范围内，且半导体层12可用以制造部分耗尽绝缘体上硅(partially-depleted silicon-on-insulator；PDSOI)装置结构。
可在半导体层12及埋置绝缘体层14中通过光刻及蚀刻工艺图案化的沟槽内部形成半导体层18。其中形成半导体层18的该沟槽延伸完全穿过半导体层12及埋置绝缘体层14到达半导体衬底16。半导体层18在由该沟槽(其中形成半导体层18)的侧壁所建立的边界处具有周缘19。
半导体层18可由半导体材料(例如硅)组成，且半导体层18可经掺杂以具有与半导体衬底16相反的导电类型。在一个实施例中，可用一定浓度的掺杂物例如n型掺杂物(例如，砷或磷)掺杂半导体层18，以提供n型导电性。半导体层18可通过使用外延生长工艺形成，且半导体层18可包含单晶半导体材料(例如，单晶硅)。半导体衬底16的单晶半导体材料的晶体结构可充当在外延生长期间所建立的半导体层18的单晶半导体材料的晶体结构的结晶模板。半导体层18可提供垂直异质结双极型晶体管结构的集电极。
可在半导体层18中形成浅沟槽隔离区20、22。在一个实施例中，浅沟槽隔离区20、22可通过铺设并图案化硬掩膜，利用该图案化硬掩膜蚀刻沟槽，在该沟槽中沉积介电材料(例如二氧化硅)，以及利用化学机械抛光平坦化来形成。浅沟槽隔离区22可与半导体层18的周缘19重叠，且半导体层18的相应部分可作为该垂直异质结双极型晶体管结构的子集电极(sub-collector)延伸于浅沟槽隔离区20下方，以连接半导体层18的相邻片段。
可在半导体层18及浅沟槽隔离区20上形成半导体层24。半导体层24可通过外延生长工艺形成，并可包含单晶半导体材料。半导体层24可经掺杂以具有与半导体层18相反的导电类型。在一个实施例中，可用一定浓度的掺杂物例如p型掺杂物(例如，硼)掺杂半导体层24，以提供p型导电性。在一个实施例中，半导体层24可具有与半导体层18不同的组成。半导体层24可由半导体材料组成，例如硅锗，其包括硅含量在95原子百分比至50原子百分比的范围内变化且锗含量在5原百分比至50原子百分比的范围内变化的硅锗组合。半导体层24的锗含量可为均匀的，或者半导体层24的锗含量可沿其厚度为渐变的及/或阶梯式的(stepped)。在一个实施例中，半导体层24可包括从半导体层18生长的硅子层(sublayer ofsilicon)，在该未掺杂硅子层上随后生长的掺杂且渐变的硅锗子层，以及在该硅锗子层上随后生长的硅子层。
可在半导体层24上形成半导体层26。在一个实施例中，半导体层26可由通过外延生长沉积工艺形成的半导体材料(例如，硅或硅锗)组成。可用一定浓度的掺杂物例如p型掺杂物(例如，硼)掺杂(例如，重掺杂)半导体层26，以提供p型导电性。
可在通过光刻及蚀刻工艺在半导体层24、26中图案化的开口内部形成半导体层30。半导体层30可通过外延生长或沉积由半导体材料组成的层并利用光刻及蚀刻工艺图案化该层来形成。半导体层30可具有与半导体层24相反的导电类型。在一个实施例中，半导体层30可由掺杂半导体材料组成，例如多晶硅，其经n型掺杂物(例如，磷或砷)重掺杂以提供n型导电性。介电间隙壁31(由电性绝缘体(例如氮化硅)组成)可沿横向方向布置于半导体层26与半导体层30之间。
邻接半导体层18的半导体层24的部分可提供该垂直异质结双极型晶体管结构的本征基极，半导体层26可提供该垂直异质结双极型晶体管结构的非本征基极，且半导体层24、26可共同定义该垂直异质结双极型晶体管结构的基极。半导体层30可提供该垂直异质结双极型晶体管结构的发射极。
半导体层24与半导体层18的部分重叠，且半导体层24沿界面邻接半导体层18的该重叠部分，以定义p-n结。半导体层30与半导体层24的部分重叠，且半导体层30沿界面邻接半导体层24的该重叠部分，以定义p-n结。更具体地说，在半导体层24与半导体层18之间的该p-n结可定义该垂直异质结双极型晶体管结构的集电极-基极结，且在半导体层24与半导体层30之间的该p-n结可定义该垂直异质结双极型晶体管结构的发射极-基极结。
请参照图2，其中，类似的附图标记表示图1中类似的特征，且在下一制造阶段，在半导体层18，半导体层24、26，以及半导体层30上方铺设应力层32。应力层32作为共形膜或涂层延伸遍及半导体层18，半导体层24、26，半导体层30，以及浅沟槽隔离区20并与它们重叠。应力层32可由介电材料(例如氮化硅)组成，在使该介电材料处于应力下的沉积条件下，通过例如等离子体增强型化学气相沉积来沉积。在一个实施例中，该沉积条件可经调整以在应力层32中引入拉伸应变。应力层32与半导体层30的重叠包括由间隙壁包覆的半导体层30定义的发射极的顶部表面及侧壁，且应力层32与半导体层26的重叠包括由半导体层26定义的非本征基极的顶部表面及侧壁。
请参照图3、3A，其中，类似的附图标记表示图2中类似的特征，且在下一制造阶段，可形成深沟槽隔离区34，其穿入或延伸穿过半导体层12及埋置绝缘体层14，并接着穿入半导体衬底16中。深沟槽隔离区34围绕半导体层18的周缘19，并可与半导体层18的周缘19横向向外隔开。为形成深沟槽隔离区34，可蚀刻围绕半导体层18并穿过半导体层12及埋置绝缘体层14进入半导体衬底16的沟槽，接着用经沉积且化学机械抛光的一种或多种材料填充该蚀刻沟槽。在一个实施例中，深沟槽隔离区34可包括由氮化硅组成的衬里以及由二氧化硅组成的核心。例如，若该衬里及/或核心包含压缩应变，则深沟槽隔离区34可经配置以向半导体层18施加向内的压缩应力。
在一个实施例中，深沟槽隔离区34可在形成应力层32之后形成，以使深沟槽隔离区34穿过应力层34到达半导体层12。因此，应力层32经切割以定义片段33，该片段33经设置以与定义集电极的半导体层18、定义本征基极的半导体层24、定义非本征基极的半导体层26，以及定义发射极的半导体层30重叠。应力层32的片段33具有围绕半导体层18及该垂直异质结双极型晶体管(半导体层18提供该垂直异质结双极型晶体管的集电极)的周缘36。周缘36定义形成片段33的应力层32中的该切割的边界。在一个实施例中，应力层32的片段33可与位于应力层32的片段33的周缘36处的深沟槽隔离区34邻接或毗邻，或以其它方式对齐。在一个实施例中，应力层32可包括保留于深沟槽隔离区34的外部的片段35，以使片段35通过该切割而与片段33完全断开，且片段35具有与深沟槽隔离区34对齐的内周缘。
半导体层18的片段27、29沿横向方向布置于深沟槽隔离区34与在浅沟槽隔离区20的内部的半导体层24下方布置的半导体层18的片段28之间。应力层32的片段33与半导体层18的片段27、29重叠，并且还与半导体层18的周缘19重叠。埋置绝缘体层14的部分沿横向方向设置于半导体层18的片段27与应力层32的周缘36之间。埋置绝缘体层14的另一部分沿横向方向设置于半导体层18的片段29与应力层32的周缘36之间。
位于周缘19的相关部分处的半导体层18的片段27与应力层32的片段33的周缘36向内隔开距离D1，且位于周缘19的相关部分处的半导体层18的片段29与应力层32的片段33的周缘36向内隔开距离D2。在一个实施例中，距离D1可等于距离D2。在一个实施例中，距离D1及距离D2可在从0.1微米至小于或等于2微米的范围内变化。大于2微米的最大间距的距离D1、D2可能显著降低切割应力层32的有效性。
通过形成深沟槽隔离区34提供的应力层32中的切割将应力层32的片段33从静态的约束条件中释放出来。因此，应力层32的片段33可自由地向内松弛并建立不同的静态条件。在不同的静态条件下，应力层32的松弛片段33可生成施加于半导体层18的拉伸应力，从而减小并补偿位于提供该异质结双极型晶体管的的本征基极的半导体层24的部分下方的半导体层18的部分中的压缩应力。
请参照图4，其中，类似的附图标记表示图3中类似的特征，且在下一制造阶段，接触件40(在介电层50中通过中间工艺形成)可分别与提供集电极的半导体层18的片段27及片段29物理及电性连接。接触件42可分别与半导体层26物理及电性连接，以提供与提供基极的半导体层24的连接。接触件42可分别与提供发射极的半导体层30物理及电性连接。接触件40、42、44可由金属(例如钨)组成，且介电层50可由介电材料(例如二氧化硅)组成。接触件40、42、44在局部位置穿过应力层32。
所得结构是发射极、基极以及集电极具有垂直堆叠布置的垂直异质结双极型晶体管。切割应力层32可有效改善该异质结双极型晶体管中的载流子迁移率，从而可针对射频应用获得较高的频率(fT/fmax)。在一个实施例中，从切割应力层32转移至位于半导体层24下方的半导体层18的该部分的该拉伸应力对于改善NPN异质结双极型晶体管的性能可能尤其有效。
在一个替代实施例中，切割应力层32可包含压缩应变，并可结合PNP异质结双极型晶体管形成，在该PNP异质结双极型晶体管中，半导体层18及半导体层30具有p型导电性，而半导体层24具有n型导电性。应力层32的片段33的松弛可生成施加于半导体层18的压缩应力，从而减小并补偿位于提供该PNP异质结双极型晶体管的的本征基极的半导体层24的部分下方的半导体层18的部分中的拉伸应力。
请参照图5并依据替代实施例，在深沟槽隔离区34及相关切割之外部可不存在应力层32的片段35，从而应力层32仅包括位于周缘36内部的未移除片段33。在一个实施例中，可通过光刻及蚀刻工艺图案化来移除应力层32的片段35。
请参照图6并依据替代实施例，应力层32的片段33的周缘36可设于深沟槽隔离区34与提供集电极的半导体层18的周缘之间。应力层32的片段35的周缘36可通过光刻及蚀刻工艺图案化来建立。
请参照图7并依据替代实施例，可通过光刻及蚀刻工艺图案化应力层32，以在周缘36处提供该切割并提供片段33，而不形成深沟槽隔离区34。作为替代，可在图案化期间保留应力层32的片段35，以使该切割将未移除片段35与片段33隔开。
请参照图8并依据替代实施例，可通过光刻及蚀刻工艺图案化应力层32，以在周缘36处提供该切割并提供片段33，且该片段33可与深沟槽隔离区34重叠。作为替代，可在图案化期间保留应力层32的片段35，以使该切割将未移除片段35与片段33隔开。
请参照图9并依据替代实施例，深沟槽隔离区34可经重新设置以邻接半导体层18的片段27、29并穿过应力层32。应力层32的片段33的周缘36与位于半导体层18的周缘19的部分上方的片段27对齐，且应力层33的片段33的周缘36也与位于半导体层18的周缘19的部分上方的片段29对齐。
如上所述的方法用于集成电路芯片的制造。制造者可以原始晶圆形式(例如，作为具有多个未封装芯片的单个晶圆)、作为裸管芯，或者以封装形式分配所得的集成电路芯片。可将该芯片与其它芯片、分立电路元件和/或其它信号处理装置集成，作为中间产品或最终产品的部分。该最终产品可为包括集成电路芯片的任意产品，例如具有中央处理器的计算机产品或智能手机。
本文中引用的由近似语言例如“大约”、“近似”及“基本上”所修饰的术语不限于所指定的精确值。该近似语言可对应于用以测量该值的仪器的精度，且除非另外依赖于该仪器的精度，否则可表示所述值的+/-10％。
本文中引用术语例如“垂直”、“水平”等作为示例来建立参考框架，并非限制。本文中所使用的术语“水平”被定义为与半导体衬底的传统平面平行的平面，而不论其实际的三维空间取向。术语“垂直”及“正交”是指垂直于如刚刚所定义的水平面的在该参考框架中的方向。术语“横向”是指在该水平平面内的该参考框架中的方向。
与另一个特征“连接”或“耦接”的特征可与该另一个特征直接连接或耦接，或者可存在一个或多个中间特征。如果不存在中间特征，则特征可与另一个特征“直接连接”或“直接耦接”。如存在至少一个中间特征，则特征可与另一个特征“非直接连接”或“非直接耦接”。在另一个特征“上”或与其“接触”的特征可直接在该另一个特征上或与其直接接触，或者可存在一个或多个中间特征。如果不存在中间特征，则特征可“直接”在另一个特征“上”或与其“直接接触”。如存在至少一个中间特征，则特征可“不直接”在另一个特征“上”或与其“不直接接触”。如果一个特征延伸于另一个特征上方并覆盖其部分，则不同的特征“重叠”。
对本发明的各种实施例所作的说明是出于示例说明的目的，而非意图详尽无遗或限于所公开的实施例。许多修改及变更对于本领域的普通技术人员将显而易见，而不背离所述实施例的范围及发明构思。本文中所使用的术语经选择以最佳解释实施例的原理、实际应用或在市场已知技术上的技术改进，或者使本领域的普通技术人员能够理解本文中所公开的实施例。
Claims (20)
1.一种用于异质结双极型晶体管的结构，其特征在于，该结构包括：
发射极；
集电极，包括第一片段、第二片段、以及沿第一方向设置于该第一片段与该第二片段间的第三片段；
本征基极，沿第二方向设于该发射极与该集电极的该第三片段间；以及
应力层，包括经设置以与该发射极、该本征基极、以及该集电极重叠的第一片段，该应力层的该第一片段由周缘围绕，
其中，该集电极的该第一片段及该第二片段邻近该应力层的该周缘设置。
2.如权利要求1所述的结构，其特征在于，该集电极的该第一片段与该应力层的该周缘向内隔开第一距离，且该集电极的该第二片段与该应力层的该周缘向内隔开第二距离。
3.如权利要求2所述的结构，其特征在于，该第一距离等于该第二距离。
4.如权利要求2所述的结构，其特征在于，该第一距离及该第二距离分别在从0.1微米至小于或等于2微米的范围内变化。
5.如权利要求2所述的结构，其特征在于，还包括：
介电层，包括第一部分及第二部分，该介电层的该第一部分沿该第一方向设置于该集电极的该第一片段与该应力层的该周缘间，且该第二部分沿该第一方向设置于该集电极的该第二片段与该应力层的该周缘间。
6.如权利要求1所述的结构，其特征在于，该集电极具有周缘，且该应力层的该第一片段的该周缘围绕该集电极的该周缘。
7.如权利要求6所述的结构，其特征在于，该应力层的该第一片段与该集电极的该周缘重叠。
8.如权利要求1所述的结构，其特征在于，还包括：
深沟槽隔离区，围绕该应力层的该第一片段的该周缘。
9.如权利要求8所述的结构，其特征在于，该深沟槽隔离区在该应力层的该第一片段的该周缘处邻接该应力层的该第一片段。
10.如权利要求9所述的结构，其特征在于，该应力层包括围绕该应力层的该第一片段的第二片段，且该深沟槽隔离区将该应力层的该第一片段与该应力层的该第二片段隔开。
11.如权利要求8所述的结构，其特征在于，该应力层的该第一片段的该周缘沿该第一方向设置于该深沟槽隔离区与该集电极的该第一片段间，且该应力层的该第一片段的该周缘沿该第一方向设置于该深沟槽隔离区与该集电极的该第二片段间。
12.如权利要求8所述的结构，其特征在于，还包括：
浅沟槽隔离区，邻近该深沟槽隔离区，
其中，该应力层的该第一片段与该浅沟槽隔离区重叠。
13.如权利要求12所述的结构，其特征在于，该浅沟槽隔离区包括位于该集电极中的部分。
14.如权利要求1所述的结构，其特征在于，该集电极的该第一片段与该应力层的该周缘对齐，且该集电极的该第二片段与该应力层的该周缘对齐。
15.如权利要求1所述的结构，其特征在于，该集电极具有n型导电性，且该应力层包含拉伸应力。
16.如权利要求1所述的结构，其特征在于，还包括：
多个第一接触件，延伸穿过该应力层的该第一片段到达该集电极的该第一片段；以及
多个第二接触件，延伸穿过该应力层的该第一片段到达该集电极的该第二片段。
17.如权利要求1所述的结构，其特征在于，该第一方向横切于该第二方向。
18.如权利要求1所述的结构，其特征在于，该应力层包括围绕该应力层的该第一片段的该周缘的第二片段，且该应力层的该第二片段与该应力层的该第一片段断开。
19.如权利要求1所述的结构，其特征在于，还包括：
深沟槽隔离区，
其中，该应力层的该第一片段与该深沟槽隔离区重叠。
20.一种形成用于异质结双极型晶体管的结构的方法，其特征在于，该方法包括：
形成发射极；
形成包括第一片段、第二片段、以及沿第一方向设置于该第一片段与该第二片段间的第三片段的集电极；
形成沿第二方向设于该发射极与该集电极的该第三片段间的本征基极；以及
形成应力层，该应力层包括经设置以与该发射极、该本征基极、以及该集电极重叠的片段，其中，该应力层的该片段由周缘围绕，且该集电极的该第一片段及该第二片段邻近该应力层的该周缘设置。
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