KR20240074654A - 절단 응력 라이너가 있는 헤테로접합 바이폴라 트랜지스터들 - Google Patents

절단 응력 라이너가 있는 헤테로접합 바이폴라 트랜지스터들 Download PDF

Info

Publication number
KR20240074654A
KR20240074654A KR1020230141846A KR20230141846A KR20240074654A KR 20240074654 A KR20240074654 A KR 20240074654A KR 1020230141846 A KR1020230141846 A KR 1020230141846A KR 20230141846 A KR20230141846 A KR 20230141846A KR 20240074654 A KR20240074654 A KR 20240074654A
Authority
KR
South Korea
Prior art keywords
region
stress layer
collector
boundary
zone
Prior art date
Application number
KR1020230141846A
Other languages
English (en)
Inventor
비보르 제인
제프리 존슨
바이오렐 온탈러스
존 제이 페카릭
Original Assignee
글로벌파운드리즈 유.에스. 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 글로벌파운드리즈 유.에스. 인크. filed Critical 글로벌파운드리즈 유.에스. 인크.
Publication of KR20240074654A publication Critical patent/KR20240074654A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors
    • H01L29/7371—Vertical transistors
    • H01L29/7378—Vertical transistors comprising lattice mismatched active layers, e.g. SiGe strained layer transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors
    • H01L29/7371—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0804—Emitter regions of bipolar transistors
    • H01L29/0817—Emitter regions of bipolar transistors of heterojunction bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0821—Collector regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41708—Emitter or collector electrodes for bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42304—Base electrodes for bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66242—Heterojunction transistors [HBT]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Bipolar Transistors (AREA)

Abstract

헤테로접합 바이폴라 트랜지스터를 위한 구조체들과 헤테로접합 바이폴라 트랜지스터를 위한 구조체를 형성하는 방법들이다. 구조체는 이미터, 제1 구역, 제2 구역, 및 제1 구역과 제2 구역 사이에서 제1 방향으로 위치되는 제3 구역을 포함하는 컬렉터, 그리고 이미터와 컬렉터의 제3 구역 사이에서 제2 방향으로 배치되는 진성 베이스를 포함한다. 구조체는 이미터, 진성 베이스, 및 컬렉터와 중첩되도록 위치되는 구역을 포함하는 응력 층을 더 포함한다. 응력 층의 구역은 경계부에 의해 둘러싸이고, 컬렉터의 제1 및 제2 구역들은 응력 층의 경계부에 인접하게 각각 위치된다.

Description

절단 응력 라이너가 있는 헤테로접합 바이폴라 트랜지스터들{HETEROJUNCTION BIPOLAR TRANSISTORS WITH A CUT STRESS LINER}
연방 후원 연구 또는 개발에 관한 진술
본 발명은 국방고등연구계획국(Defense Advanced Research Projects Agency)이 부여한 HR0011-20-3-0002에 따라 정부 지원을 받아 만들어졌다. 그 정부는 본 발명에서의 특정한 권리를 가진다.
본 개시는 대체로 반도체 디바이스들 및 집적 회로 제작에 관한 것이고, 특히, 헤테로접합 바이폴라 트랜지스터를 위한 구조체들 및 헤테로접합 바이폴라 트랜지스터를 위한 구조체를 형성하는 방법들에 관한 것이다.
바이폴라 접합 트랜지스터가 이미터, 컬렉터, 및 이미터와의 p-n 접합과 컬렉터와의 p-n 접합을 정의하는 진성 베이스를 포함하는 3-단자 전자 디바이스이다. PNP 헤테로접합 바이폴라 트랜지스터에서, 이미터 및 컬렉터는 p형 반도체 재료로 구성되고, 진성 베이스는 n형 반도체 재료로 구성된다. NPN 헤테로접합 바이폴라 트랜지스터에서, 이미터 및 컬렉터는 n형 반도체 재료로 구성되고, 진성 베이스는 p형 반도체 재료로 구성된다. 동작 시, 베이스-이미터 접합은 순방향 바이어스되며, 베이스-컬렉터 접합은 역 바이어스되고, 컬렉터-이미터 전류는 베이스-이미터 전압으로 제어될 수 있다.
헤테로접합 바이폴라 트랜지스터가 반도체 재료들이 상이한 에너지 밴드갭들을 가지고 헤테로접합들을 생성하는 바이폴라 접합 트랜지스터의 변형이다. 예를 들어, 헤테로접합 바이폴라 트랜지스터의 컬렉터 및 이미터는 실리콘으로 구성될 수 있고, 헤테로접합 바이폴라 트랜지스터의 진성 베이스는 실리콘보다 좁은 대역 갭이 특징인 실리콘-게르마늄으로 구성될 수 있다. 헤테로접합 바이폴라 트랜지스터들은 헤테로접합들의 도입의 결과로서 고주파수 성능에서 개선을 나타낼 수 있다.
헤테로접합 바이폴라 트랜지스터를 위한 개선된 구조체들과 헤테로접합 바이폴라 트랜지스터를 위한 구조체를 형성하는 방법들이 필요하다.
일 실시예에서, 헤테로접합 바이폴라 트랜지스터를 위한 구조체가 제공된다. 구조체는 이미터, 제1 구역, 제2 구역, 및 제1 구역과 제2 구역 사이에서 제1 방향으로 위치되는 제3 구역을 포함하는 컬렉터, 그리고 이미터와 컬렉터의 제3 구역 사이에서 제2 방향으로 배치되는 진성 베이스를 포함한다. 구조체는 이미터, 진성 베이스, 및 컬렉터와 중첩되도록 위치되는 구역을 포함하는 응력 층을 더 포함한다. 응력 층의 구역은 경계부에 의해 둘러싸이고, 컬렉터의 제1 및 제2 구역들은 응력 층의 경계부에 인접하게 각각 위치된다.
일 실시예에서, 헤테로접합 바이폴라 트랜지스터를 위한 구조체를 형성하는 방법이 제공된다. 그 방법은 이미터를 형성하는 단계, 제1 구역, 제2 구역, 및 제1 구역과 제2 구역 사이에서 제1 방향으로 위치되는 제3 구역을 포함하는 컬렉터를 형성하는 단계, 및 이미터와 컬렉터의 제3 구역 사이에서 제2 방향으로 배치되는 진성 베이스를 형성하는 단계를 포함한다. 그 방법은 이미터, 진성 베이스, 및 컬렉터와 중첩되도록 위치되는 구역을 포함하는 응력 층을 형성하는 단계를 더 포함한다. 응력 층의 구역은 경계부에 의해 둘러싸이고, 컬렉터의 제1 및 제2 구역들은 응력 층의 경계부에 인접하게 각각 위치된다.
본 출원서의 일부에 포함되고 그것을 구성하는 첨부 도면들은 본 발명의 다양한 실시예들을 예시하고, 위에서 주어진 본 발명의 일반적인 설명과 아래에서 주어지는 실시예들의 상세한 설명은 본 발명의 실시예들을 설명하는데 역할을 한다.
도 1은 본 발명의 실시예들에 따른 가공 방법의 초기 제작 스테이지에서의 구조체의 단면도이다.
도 2는 도 1에 후속하는 제작 스테이지에서의 구조체의 단면도이다.
도 3은 도 2에 후속하는 제작 스테이지에서의 구조체의 단면도이다.
도 3a는 도 3이 3-3 선을 따라 일반적으로 취해진 구조체의 평면도이다.
도 4는 도 3에 후속하는 제작 스테이지에서의 구조체의 단면도이다.
도 5는 본 발명의 대체 실시예들에 따른 단면도이다.
도 6은 본 발명의 대체 실시예들에 따른 단면도이다.
도 7은 본 발명의 대체 실시예들에 따른 단면도이다.
도 8은 본 발명의 대체 실시예들에 따른 단면도이다.
도 9는 본 발명의 대체 실시예들에 따른 단면도이다.
도 1을 참조하면 그리고 본 발명의 실시예들에 따르면, SOI(semiconductor-on-insulator) 기판이 반도체 층(12), 매립 절연체 층(14), 및 반도체 기판(16)을 포함한다. 반도체 층(12) 및 반도체 기판(16)은 단결정 실리콘과 같은 반도체 재료로 구성될 수 있고, 예를 들어, p형 도전성을 갖도록 저농도 도핑될 수 있다. 매립 절연체 층(14)은 실리콘 이산화물과 같은 유전체 재료로 구성될 수 있다. 반도체 층(12)은 개재하는 매립 절연체 층(14)의 유전체 재료에 의해 반도체 기판(16)으로부터 분리된다. 매립 절연체 층(14)은 반도체 기판(16)과의 하부 계면과 반도체 층(12)과의 상부 계면을 가진다. 반도체 층(12)은 매립 절연체 층(14)에 의해 반도체 기판(16)으로부터 전기적으로 격리된다. 일 실시예에서, 반도체 층(12)은 반도체 기판(16)보다 상당히 얇을 수 있다. 일 실시예에서, 반도체 층(12)은 약 20 나노미터(nm) 내지 약 200 nm 범위의 상부 계면과 하부 계면 사이의 두께를 가질 수 있고, 반도체 층(12)은 PDSOI(partially-depleted silicon-on-insulator) 디바이스 구조체들을 제작하는데 사용될 수 있다.
반도체 층(18)은 반도체 층(12) 및 매립 절연체 층(14)에서 리소그래피 및 에칭 공정들에 의해 패터닝된 트렌치 내부에 형성될 수 있다. 반도체 층(18)이 형성되는 트렌치는 반도체 층(12) 및 매립 절연체 층(14)을 통해 반도체 기판(16)까지 완전히 연장된다. 반도체 층(18)은 반도체 층(18)이 형성되는 트렌치의 측벽들에 의해 확립되는 경계에 경계부(19)를 가진다.
반도체 층(18)은 실리콘과 같은 반도체 재료로 구성될 수 있고, 반도체 층(18)은 반도체 기판(16)과 반대 도전형을 갖도록 도핑될 수 있다. 일 실시예에서, 반도체 층(18)은 n형 도전성을 제공하기 위해 어떤 농도의 도펀트, 이를테면 n형 도펀트(예컨대, 비소 또는 인)로 도핑될 수 있다. 반도체 층(18)은 에피택셜 성장 공정을 사용하여 형성될 수 있고 반도체 층(18)은 단결정 반도체 재료(예컨대, 단결정 실리콘)를 포함할 수 있다. 반도체 기판(16)의 단결정 반도체 재료의 결정 구조는 에피택셜 성장 동안 확립된 반도체 층(18)의 단결정 반도체 재료의 결정 구조에 대한 결정질 템플릿으로서 역할을 할 수 있다. 반도체 층(18)은 수직 헤테로접합 바이폴라 트랜지스터 구조의 컬렉터를 제공할 수 있다.
얕은 트렌치 격리 영역들(20, 22)은 반도체 층(18)에 형성될 수 있다. 일 실시예에서, 얕은 트렌치 격리 영역들(20, 22)은 하드마스크를 도포하고 패터닝하며, 패터닝된 하드마스크를 사용하여 트렌치들을 에칭하며, 트렌치들 안에 유전체 재료(예컨대, 실리콘 이산화물)를 퇴적하고, 화학-기계적 연마로 평탄화함으로써 형성될 수 있다. 얕은 트렌치 격리 영역들(22)은 반도체 층(18)의 경계부(19)와 중첩할 수 있고, 반도체 층(18)의 각각의 부분들은 반도체 층(18)의 인접한 구역들을 연결하기 위해 얕은 트렌치 격리 영역들(20) 밑에서 수직 헤테로접합 바이폴라 트랜지스터 구조의 서브-컬렉터로서 연장할 수 있다.
반도체 층(24)은 반도체 층(18) 및 얕은 트렌치 격리 영역들(20) 상에 형성될 수 있다. 반도체 층(24)은 에피택셜 성장 공정에 의해 형성될 수 있고 단결정 반도체 재료를 포함할 수 있다. 반도체 층(24)은 반도체 층(18)과 반대 도전형을 갖도록 도핑될 수 있다. 일 실시예에서, 반도체 층(24)은 p형 도전성을 제공하기 위해 어떤 농도의 도펀트, 이를테면 p형 도펀트(예컨대, 붕소)로 도핑될 수 있다. 일 실시예에서, 반도체 층(24)은 반도체 층(18)과는 상이한 조성을 가질 수 있다. 반도체 층(24)은 95 원자% 내지 50 원자% 범위의 실리콘 함량과 5 원자% 내지 50 원자% 범위의 게르마늄 함량으로 결합된 실리콘과 게르마늄을 포함하는 실리콘-게르마늄과 같은 반도체 재료로 구성될 수 있다. 반도체 층(24)의 게르마늄 함량은 균일할 수 있거나, 또는 반도체 층(24)의 게르마늄 함량은 그것의 두께에 걸쳐 경사지고 및/또는 계단형일 수 있다. 일 실시예에서, 반도체 층(24)은 반도체 층(18)으로부터 성장되는 실리콘 서브층, 실리콘의 비도핑된 서브층 상의 도핑 및 그레이드형 실리콘-게르마늄의 후속 성장 서브층, 및 실리콘-게르마늄 서브층 상의 실리콘의 후속 성장 서브층을 포함할 수 있다.
반도체 층(26)은 반도체 층(24) 상에 형성될 수 있다. 일 실시예에서, 반도체 층(26)은 에피택셜 성장 퇴적 공정에 의해 형성되는 반도체 재료(예컨대, 실리콘 또는 실리콘-게르마늄)로 구성될 수 있다. 반도체 층(26)은 p형 도전성을 제공하기 위해 어떤 농도의 도펀트, 이를테면 p형 도펀트(예컨대, 붕소)로 도핑(예컨대, 고농도 도핑)될 수 있다.
반도체 층(30)은 리소그래피 및 에칭 공정들에 의해 반도체 층들(24, 26)에 패터닝되는 개구부 내부에 형성될 수 있다. 반도체 층(30)은 반도체 재료로 구성되는 층을 에피택셜적으로 성장 또는 퇴적하고 그 층을 리소그래피 및 에칭 공정들로 패터닝함으로써 형성될 수 있다. 반도체 층(30)은 반도체 층(24)과 반대 도전형을 가질 수 있다. 일 실시예에서, 반도체 층(30)은 n형 도전성을 제공하기 위해 n형 도펀트(예컨대, 인 또는 비소)로 고농도 도핑되는 폴리실리콘과 같은 도핑된 반도체 재료로 구성될 수 있다. 실리콘 질화물과 같은 전기 절연체로 구성되는 유전체 스페이서들(31)은 반도체 층(26)과 반도체 층(30) 사이에서 측방향으로 배열될 수 있다.
반도체 층(18)에 접하는 반도체 층(24)의 부분은 수직 헤테로접합 바이폴라 트랜지스터 구조의 진성 베이스를 제공할 수 있으며, 반도체 층(26)은 수직 헤테로접합 바이폴라 트랜지스터 구조의 외인성 베이스를 제공할 수 있고, 반도체 층들(24, 26)은 수직 헤테로접합 바이폴라 트랜지스터 구조의 베이스를 집합적으로 정의할 수 있다. 반도체 층(30)은 수직 헤테로접합 바이폴라 트랜지스터 구조의 이미터를 제공할 수 있다.
반도체 층(24)은 반도체 층(18)의 일부와 중첩되고, 반도체 층(24)은 p-n 접합을 정의하기 위해 계면을 따라 반도체 층(18)의 중첩된 부분에 접한다. 반도체 층(30)은 반도체 층(24)의 일부와 중첩되고, 반도체 층(30)은 p-n 접합을 정의하기 위해 계면을 따라 반도체 층(24)의 중첩된 부분에 접한다. 더 구체적으로, 반도체 층(24)과 반도체 층(18) 사이의 p-n 접합은 수직 헤테로접합 바이폴라 트랜지스터 구조의 컬렉터-베이스 접합을 정의할 수 있고, 반도체 층(24)과 반도체 층(30) 사이의 p-n 접합은 수직 헤테로접합 바이폴라 트랜지스터 구조의 이미터-베이스 접합을 정의할 수 있다.
유사한 참조 번호들이 도 1의 유사한 특징부들을 지칭하는 도 2를 참조하면 그리고 후속 제작 스테이지에서, 응력 층(32)이 반도체 층(18), 반도체 층들(24, 26), 및 반도체 층(30) 전체에 걸쳐 도포된다. 응력 층(32)은 반도체 층(18), 반도체 층들(24, 26), 반도체 층(30), 및 얕은 트렌치 격리 영역들(20)을 공형(conformal) 필름 또는 코팅으로서 가로질러 연장하고 그것들과 중첩한다. 응력 층(32)은 유전체 재료가 응력 하에 있도록 하는 퇴적 조건들 하에서, 예를 들어, 플라즈마 강화 화학 증착에 의해 퇴적된 실리콘 질화물과 같은 유전체 재료로 구성될 수 있다. 일 실시예에서, 퇴적 조건들은 응력 층(32)에 인장 변형을 도입하도록 맞춤화될 수 있다. 응력 층(32)의 반도체 층(30)과의 중첩은 스페이서-클래드 반도체 층(30)에 의해 정의된 이미터의 상단 표면 및 측벽들을 포함하고, 응력 층(32)의 반도체 층(26)과의 중첩은 반도체 층(26)에 의해 정의된 외인성 베이스의 상단 표면 및 측벽들을 포함한다.
유사한 참조 번호들이 도 2의 유사한 특징부들을 지칭하는 도 3, 도 3a를 참조하면 그리고 후속 제작 스테이지에서, 반도체 층(12) 및 매립 절연체 층(14)을 관통하거나 또는 연장한 다음, 반도체 기판(16) 속으로 관통하는 깊은 트렌치 격리 영역(34)이 형성될 수 있다. 깊은 트렌치 격리 영역(34)은 반도체 층(18)의 경계부(19)를 둘러싸고 반도체 층(18)의 경계부(19)로부터 바깥쪽으로 측방향으로 이격될 수 있다. 깊은 트렌치 격리 영역(34)은 반도체 층(18)을 둘러싸는 그리고 반도체 층(12) 및 매립 절연체 층(14)을 통해 반도체 기판(16) 속으로 관통하는 트렌치를 에칭한 다음, 에칭된 트렌치를 퇴적되고 화학 기계적 연마로 평탄화되는 하나 이상의 재료로 채움으로써 형성될 수 있다. 일 실시예에서, 깊은 트렌치 격리 영역(34)은 실리콘 질화물로 구성되는 라이너와 실리콘 이산화물로 구성되는 코어를 포함할 수 있다. 깊은 트렌치 격리 영역(34)은, 예를 들어, 라이너 및/또는 코어가 압축 변형률(compressive strain)을 포함하면, 반도체 층(18)에 내향 압축 응력을 가하도록 구성될 수 있다.
일 실시예에서, 깊은 트렌치 격리 영역(34)은 응력 층(32)의 형성 후에 깊은 트렌치 격리 영역(34)이 응력 층(32)을 관통하여 반도체 층(12)에 도달하도록 형성될 수 있다. 그 결과, 응력 층(32)은 컬렉터를 정의하는 반도체 층(18), 진성 베이스를 정의하는 반도체 층(24), 외인성 베이스를 정의하는 반도체 층(26), 및 이미터를 정의하는 반도체 층(30)과 중첩하도록 위치되는 구역(33)을 정의하도록 절단된다. 응력 층(32)의 구역(33)은 반도체 층(18)과 반도체 층(18)이 컬렉터를 제공하는 수직 헤테로접합 바이폴라 트랜지스터를 둘러싸는 경계부(36)를 가진다. 경계부(36)는 구역(33)을 형성하는 응력 층(32)에서 절단부의 경계를 정의한다. 일 실시예에서, 응력 층(32)의 구역(33)은 응력 층(32)의 구역(33)의 경계부(36)에서 깊은 트렌치 격리 영역(34)과 인접하거나 또는 접하거나, 또는 아니면 정렬될 수 있다. 일 실시예에서, 응력 층(32)은 구역(35)이 구역(33)으로부터의 절단에 의해 완전히 연결해제되고 구역(35)이 깊은 트렌치 격리 영역(34)과 정렬되는 내부 경계부를 갖도록 하는 깊은 트렌치 격리 영역(34) 외부에 유지되는 구역(35)을 포함할 수 있다.
반도체 층(18)의 구역들(27, 29)은 얕은 트렌치 격리 영역들(20) 내부의 반도체 층(24) 밑에 배열되는 반도체 층(18)의 구역(28)과 깊은 트렌치 격리 영역(34) 사이에서 측방향으로 배열된다. 응력 층(32)의 구역(33)은 반도체 층(18)의 구역들(27, 29)과 중첩되고 또한 반도체 층(18)의 경계부(19)와 중첩된다. 매립 절연체 층(14)의 부분은 반도체 층(18)의 구역(27)과 응력 층(32)의 경계부(36) 사이에서 측방향으로 위치된다. 매립 절연체 층(14)의 다른 부분이 반도체 층(18)의 구역(29)과 응력 층(32)의 경계부(36) 사이에서 측방향으로 위치된다.
경계부(19)의 연관된 부분에 있는 반도체 층(18)의 구역(27)은 응력 층(32)의 구역(33)의 경계부(36)로부터 거리 D1만큼 안쪽으로 이격되고, 경계부(19)의 연관된 부분에 있는 반도체 층(18)의 구역(29)은 응력 층(32)의 구역(33)의 경계부(36)로부터 거리 D2만큼 안쪽으로 이격된다. 일 실시예에서, 거리 D1은 거리 D2와 동일할 수 있다. 일 실시예에서, 거리 D1 및 거리 D2는 0.1 미크론부터 2 미크론 이하의 범위일 수 있다. 2 미크론의 최대 간격보다 큰 거리들(D1, D2)이 절단 응력 층(32)의 효과를 상당히 감소시킬 수 있다.
깊은 트렌치 격리 영역(34)의 형성에 의해 제공되는 응력 층(32)에서의 절단은 응력 층(32)의 구역(33)을 정적인 제약 상태로부터 해제시킨다. 그 결과, 응력 층(32)의 구역(33)은 안쪽으로 자유롭게 이완되고 상이한 정적 상태를 확립한다. 상이한 정적 상태에서, 응력 층(32)의 이완된 구역(33)은 헤테로접합 바이폴라 트랜지스터의 진성 베이스를 제공하는 반도체 층(24)의 부분 밑의 반도체 층(18)의 부분에서 압축 응력을 감소시키고 보상하는 반도체 층(18)에 가해지는 인장 응력을 생성할 수 있다.
유사한 참조 번호들이 도 3의 유사한 특징부들을 지칭하는 도 4를 참조하면 그리고 후속 제작 스테이지에서, 유전체 층(50)의 라인 중간 가공(middle-of-line processing)에 의해 형성되는 콘택들(40)은 각각 컬렉터를 제공하는 반도체 층(18)의 구역(27) 및 구역(29)에 물리적으로 및 전기적으로 연결될 수 있다. 콘택들(42)은 각각 베이스를 제공하는 반도체 층(24)에 연결을 제공하기 위해 반도체 층(26)에 물리적으로 및 전기적으로 연결될 수 있다. 콘택들(42)은 각각 이미터를 제공하는 반도체 층(30)에 물리적으로 및 전기적으로 연결될 수 있다. 콘택들(40, 42, 44)은 텅스텐과 같은 금속으로 구성될 수 있고, 유전체 층(50)은 실리콘 이산화물과 같은 유전체 재료로 구성될 수 있다. 콘택들(40, 42, 44)은 로컬화된 위치들에서 응력 층(32)을 관통한다.
결과적인 구조체는 이미터, 베이스, 및 컬렉터에 대해 수직으로 적층된 배열을 갖는 수직 헤테로접합 바이폴라 트랜지스터이다. 절단 응력 층(32)은 더 높은 주파수(fT/fmax)가 무선주파수 애플리케이션들을 위해 성취될 수 있도록 헤테로접합 바이폴라 트랜지스터의 케리어 이동도를 개선하는데 효과적일 수 있다. 일 실시예에서, 절단 응력 층(32)에서부터 반도체 층(24) 밑의 반도체 층(18)의 부분으로 전달되는 인장 응력은 NPN 헤테로접합 바이폴라 트랜지스터의 성능을 개선하는데 특히 효과적일 수 있다.
대체 실시예에서, 절단 응력 층(32)은 압축 변형률을 포함할 수 있고 반도체 층(18) 및 반도체 층(30)이 p형 도전성을 갖고 반도체 층(24)이 n형 도전성을 갖는 PNP 헤테로접합 바이폴라 트랜지스터에 관련하여 형성될 수 있다. 응력 층(32)의 구역(33)의 이완은 PNP 헤테로접합 바이폴라 트랜지스터의 진성 베이스를 제공하는 반도체 층(24)의 부분 밑의 반도체 층(18)의 부분에서 인장 응력을 감소시키고 보상하는 반도체 층(18)에 가해지는 압축 응력을 생성할 수 있다.
도 5를 참조하면 그리고 대체 실시예들에 따르면, 응력 층(32)의 구역(35)은 깊은 트렌치 격리 영역(34) 및 연관된 절단부 외부에 없을 수 있어서, 응력 층(32)은 경계부(36)의 내부에 위치되는 비제거 구역(33)만을 포함한다. 일 실시예에서, 응력 층(32)의 구역(35)은 리소그래피 및 에칭 공정들을 이용한 패터닝에 의해 제거될 수 있다.
도 6을 참조하면 그리고 대체 실시예들에 따르면, 응력 층(32)의 구역(33)의 경계부(36)는 깊은 트렌치 격리 영역(34)과 컬렉터를 제공하는 반도체 층(18)의 경계부 사이에 배치될 수 있다. 응력 층(32)의 구역(35)의 경계부(36)는 리소그래피 및 에칭 공정들을 이용한 패터닝에 의해 확립될 수 있다.
도 7을 참조하면 그리고 대체 실시예들에 따르면, 응력 층(32)은 경계부(36)에 절단을 제공하는 그리고 깊은 트렌치 격리 영역(34)을 형성하지 않고서도 구역(33)을 제공하는 리소그래피 및 에칭 공정들에 의해 패터닝될 수 있다. 대안적으로, 응력 층(32)의 구역(35)은 절단이 구역(33)으로부터 비제거 구역(35)을 분리하도록 패터닝 동안 유지될 수 있다.
도 8을 참조하여 그리고 대체 실시예들에 따르면, 응력 층(32)은 경계부(36)에 절단을 제공하기 위해 그리고 구역(33)을 제공하기 위해 리소그래피 및 에칭 공정들에 의해 패터닝될 수 있고, 구역(33)은 깊은 트렌치 격리 영역(34)과 중첩될 수 있다. 대안적으로, 응력 층(32)의 구역(35)은 절단이 구역(33)으로부터 비제거 구역(35)을 분리하도록 패터닝 동안 유지될 수 있다.
도 9를 참조하면 그리고 대체 실시예들에 따르면, 깊은 트렌치 격리 영역(34)은 반도체 층(18)의 구역들(27, 29)에 접하고 응력 층(32)을 관통하도록 재위치될 수 있다. 응력 층(32)의 구역(33)의 경계부(36)는 반도체 층(18)의 경계부(19)의 일부 위에서 구역(27)과 정렬되고, 응력 층(32)의 구역(33)의 경계부(36)는 또한 반도체 층(18)의 경계부(19)의 일부 위에서 구역(29)과 정렬된다.
위에서 설명된 바와 같은 방법들은 집적 회로 칩들의 제작에서 사용된다. 결과적인 집적 회로 칩들은 원시 웨이퍼 형태로 제작자에 의해 (예컨대, 다수의 언패킹된 칩들을 갖는 단일 웨이퍼로서), 베어 다이로서, 또는 패키징된 형태로 배포될 수 있다. 칩은 다른 칩들, 개별 회로 엘리먼트들, 및/또는 다른 신호 프로세싱 디바이스들과는 중간 제품 또는 최종 제품 중 어느 하나의 일부로서 통합될 수 있다. 최종 제품은 중앙 프로세서를 갖는 컴퓨터 제품들 또는 스마트폰들과 같이, 집적 회로 칩들을 포함하는 임의의 제품일 수 있다.
"약", "대략적으로", 및 "실질적으로"와 같은 근사의 언어표현에 의해 수정되는 용어들에 대한 본 개시에서의 언급들은 특정되는 정밀한 값으로 제한되지 않는다. 근사의 언어표현은 값을 측정하는데 사용되는 기구의 정밀도에 해당할 수 있고, 기구의 정밀도에 달리 의존하지 않는 한, 언급된 값(들)의 +/- 10%를 나타낼 수 있다.
"수직", "수평" 등과 같은 용어들에 대한 본 개시에서의 언급들은, 기준 프레임을 확립하기 위해, 제한으로서가 아니라 예로서 만들어진다. 본 개시에서 사용되는 "수평"이란 용어는, 실제 3차원 공간적 배향에 상관없이, 반도체 기판의 기존의 평면에 평행한 평면으로서 정의된다. "수직" 및 "법선"이란 용어들은, 정의한 대로, 수평에 수직인 기준 프레임에서의 방향을 의미한다. "측방향"이란 용어는 수평면 내의 기준 프레임의 방향을 의미한다.
다른 특징부에 "연결된" 또는 "커플링된" 한 특징부가 기타 특징부에 직접 연결 또는 커플링될 수 있거나, 또는, 대신에, 하나 이상의 개재 특징부가 존재할 수 있다. 한 특징부가 개재 특징부들이 부재하면 다른 특징부에 "직접 연결" 또는 "직접 커플링"될 수 있다. 한 특징부가, 적어도 하나의 개재 특징부가 존재하면, 다른 특징부와 "간접 연결" 또는 "간접 커플링"될 수 있다. 다른 특징부 "상의" 또는 다른 특징부"에 접촉하는" 특징부가 다른 특징부와 직접 접촉할 수 있거나 또는 다른 특징부 상에 직접 있을 수 있거나, 대신에, 하나 이상의 개재 특징부가 존재할 수 있다. 한 특징부가 개재 특징부들이 부재하면 다른 특징부에 "상에 직접" 있거나 또는 "직접 접촉"될 수 있다. 한 특징부가 적어도 하나의 개재 특징부가 존재하면 다른 특징부 "상에 간접적으로" 있을 수 있거나 또는 "간접 접촉"할 수 있다. 상이한 특징부들은 한 특징부가 다른 특징부 위로 연장하고 그 일부를 덮으면 "중첩한다".
본 발명의 다양한 실시예들의 설명들은 예시 목적으로 제시되었고 개시된 실시예들을 완전하게 하거나 또는 제한하도록 의도되지 않았다. 많은 변형들 및 개조들이 설명된 실시예들의 범위 및 정신으로부터 벗어남 없이 당해 기술분야의 통상의 기술자들에게는 명백할 것이다. 본 개시에서 사용되는 기술용어는 실시예들의 원리들, 시장에서 발견되는 기술들에 대한 실제 응용 또는 기술적 개선을 설명하기 위해, 그리고/또는 당해 기술분야의 통상의 지식의 다른 기술자들이 본 개시에서 개시되는 실시예들을 이해하는 것을 가능하게 하기 위해 선택되었다.

Claims (20)

  1. 헤테로접합 바이폴라 트랜지스터를 위한 구조체로서,
    이미터;
    제1 구역, 제2 구역, 및 상기 제1 구역과 상기 제2 구역 사이에서 제1 방향으로 위치되는 제3 구역을 포함하는 컬렉터;
    상기 이미터와 상기 컬렉터의 상기 제3 구역 사이에서 제2 방향으로 배치되는 진성 베이스; 및
    이미터, 상기 진성 베이스, 및 상기 컬렉터와 중첩되도록 위치되는 제1 구역을 포함하는 응력 층 ― 상기 응력 층의 상기 제1 구역은 경계부에 의해 둘러싸임 ―
    을 포함하며,
    상기 컬렉터의 상기 제1 구역 및 상기 제2 구역은 상기 응력 층의 상기 경계부에 인접하게 위치되는,
    구조체.
  2. 제1항에 있어서, 상기 컬렉터의 상기 제1 구역은 상기 응력 층의 상기 경계부에서부터 안쪽으로 제1 거리만큼 이격되고, 상기 컬렉터의 상기 제2 구역은 상기 응력 층의 상기 경계부로부터 안쪽으로 제2 거리만큼 이격되는, 구조체.
  3. 제2항에 있어서, 상기 제1 거리는 상기 제2 거리와 동일한, 구조체.
  4. 제2항에 있어서, 상기 제1 거리 및 상기 제2 거리 각각은 0.1 미크론부터 2 미크론 이하의 범위인, 구조체.
  5. 제2항에 있어서, 제1 부분과 제2 부분을 포함하는 유전체 층을 더 포함하며,
    상기 유전체 층의 상기 제1 부분은 상기 컬렉터의 상기 제1 구역과 상기 응력 층의 상기 경계부 사이에서 제1 방향으로 위치되고, 상기 제2 부분은 상기 컬렉터의 상기 제2 구역과 상기 응력 층의 상기 경계부 사이에서 상기 제1 방향으로 위치되는, 구조체.
  6. 제1항에 있어서, 상기 컬렉터는 경계부를 가지고, 상기 응력 층의 상기 제1 구역의 상기 경계부는 상기 컬렉터의 상기 경계부를 둘러싸는, 구조체.
  7. 제6항에 있어서, 상기 응력 층의 상기 제1 구역은 상기 컬렉터의 상기 경계부와 중첩되는, 구조체.
  8. 제1항에 있어서, 상기 응력 층의 상기 제1 구역의 상기 경계부를 둘러싸는 깊은 트렌치 격리 영역을 더 포함하는, 구조체.
  9. 제8항에 있어서, 상기 깊은 트렌치 격리 영역은 상기 응력 층의 상기 제1 구역의 상기 경계부에서 상기 응력 층의 상기 제1 구역에 접하는, 구조체.
  10. 제9항에 있어서, 상기 응력 층은 상기 응력 층의 상기 제1 구역을 둘러싸는 제2 구역을 포함하고, 상기 깊은 트렌치 격리 영역은 상기 응력 층의 상기 제1 구역을 상기 응력 층의 상기 제2 구역으로부터 분리하는 구조체.
  11. 제8항에 있어서, 상기 응력 층의 상기 제1 구역의 상기 경계부는 상기 깊은 트렌치 격리 영역과 상기 컬렉터의 상기 제1 구역 사이에서 상기 제1 방향으로 위치되고, 상기 응력 층의 상기 제1 구역의 상기 경계부는 상기 깊은 트렌치 격리 영역과 상기 컬렉터의 상기 제2 구역 사이에서 상기 제1 방향으로 위치되는, 구조체.
  12. 제8항에 있어서, 상기 깊은 트렌치 격리 영역에 인접하는 얕은 트렌치 격리 영역을 더 포함하며,
    상기 응력 층의 상기 제1 구역은 상기 얕은 트렌치 격리 영역과 중첩되는, 구조체.
  13. 제12항에 있어서, 상기 얕은 트렌치 격리 영역은 상기 컬렉터에서의 일부를 포함하는, 구조체.
  14. 제1항에 있어서, 상기 컬렉터의 상기 제1 구역은 상기 응력 층의 상기 경계부에 정렬되고, 상기 컬렉터의 상기 제2 구역은 상기 응력 층의 상기 경계부와 정렬되는, 구조체.
  15. 제1항에 있어서, 상기 컬렉터는 n형 도전성을 가지고, 상기 응력 층은 인장 응력을 포함하는, 구조체.
  16. 제1항에 있어서, 상기 응력 층의 상기 제1 구역을 통해 상기 컬렉터의 상기 제1 구역까지 연장되는 제1 복수의 콘택들; 및
    상기 응력 층의 상기 제1 구역을 통해 상기 컬렉터의 상기 제2 구역까지 연장되는 제2 복수의 콘택들을 더 포함하는, 구조체.
  17. 제1항에 있어서, 상기 제1 방향은 상기 제2 방향을 횡단하는, 구조체.
  18. 제1항에 있어서, 상기 응력 층은 상기 응력 층의 상기 제1 구역의 상기 경계부를 둘러싸는 제2 구역을 포함하고, 상기 응력 층의 상기 제2 구역은 상기 응력 층의 상기 제1 구역으로부터 연결해제되는, 구조체.
  19. 제1항에 있어서, 깊은 트렌치 격리 영역을 더 포함하며,
    상기 응력 층의 상기 제1 구역은 상기 깊은 트렌치 격리 영역과 중첩되는, 구조체.
  20. 헤테로접합 바이폴라 트랜지스터를 위한 구조체를 형성하는 방법으로서,
    이미터를 형성하는 단계;
    제1 구역, 제2 구역, 및 상기 제1 구역과 상기 제2 구역 사이에서 제1 방향으로 위치되는 제3 구역을 포함하는 컬렉터를 형성하는 단계;
    상기 이미터와 상기 컬렉터의 상기 제3 구역 사이에서 제2 방향으로 배치되는 진성 베이스를 형성하는 단계; 및
    상기 이미터, 상기 진성 베이스, 및 상기 컬렉터와 중첩되도록 위치되는 구역을 포함하는 응력 층 ― 상기 응력 층의 상기 구역은 경계부에 의해 둘러싸이고, 상기 컬렉터의 상기 제1 구역 및 상기 제2 구역은 상기 응력 층의 상기 경계부에 인접하게 위치됨 ― 을 형성하는 단계
    을 포함하는, 방법.
KR1020230141846A 2022-11-21 2023-10-23 절단 응력 라이너가 있는 헤테로접합 바이폴라 트랜지스터들 KR20240074654A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/990,931 US20240170561A1 (en) 2022-11-21 2022-11-21 Heterojunction bipolar transistors with a cut stress liner
US17/990,931 2022-11-21

Publications (1)

Publication Number Publication Date
KR20240074654A true KR20240074654A (ko) 2024-05-28

Family

ID=88373986

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020230141846A KR20240074654A (ko) 2022-11-21 2023-10-23 절단 응력 라이너가 있는 헤테로접합 바이폴라 트랜지스터들

Country Status (5)

Country Link
US (1) US20240170561A1 (ko)
EP (1) EP4372823A1 (ko)
KR (1) KR20240074654A (ko)
CN (1) CN118057623A (ko)
TW (1) TW202427798A (ko)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7888745B2 (en) * 2006-06-21 2011-02-15 International Business Machines Corporation Bipolar transistor with dual shallow trench isolation and low base resistance
KR100817403B1 (ko) * 2006-11-20 2008-03-27 전북대학교산학협력단 반도체 소자 구조 및 그 제조 방법
US8020128B2 (en) * 2009-06-29 2011-09-13 International Business Machines Corporation Scaling of bipolar transistors
CN102231379B (zh) * 2009-12-21 2013-03-13 上海华虹Nec电子有限公司 SiGe异质结双极晶体管多指结构
US9231074B2 (en) * 2013-07-19 2016-01-05 Globalfoundries Inc. Bipolar junction transistors with an air gap in the shallow trench isolation
US9825157B1 (en) * 2016-06-29 2017-11-21 Globalfoundries Inc. Heterojunction bipolar transistor with stress component

Also Published As

Publication number Publication date
EP4372823A1 (en) 2024-05-22
CN118057623A (zh) 2024-05-21
US20240170561A1 (en) 2024-05-23
TW202427798A (zh) 2024-07-01

Similar Documents

Publication Publication Date Title
US9673294B2 (en) Bipolar transistor structure and a method of manufacturing a bipolar transistor structure
US8441084B2 (en) Horizontal polysilicon-germanium heterojunction bipolar transistor
US8492794B2 (en) Vertical polysilicon-germanium heterojunction bipolar transistor
KR20010070331A (ko) 헤테로접합 바이폴라 트랜지스터의 실리콘-게르마늄베이스를 형성하기 위한 공정
US11063139B2 (en) Heterojunction bipolar transistors with airgap isolation
US20190273028A1 (en) Device structures formed with a silicon-on-insulator substrate that includes a trap-rich layer
US10128358B2 (en) Transistor having a monocrystalline connection
US10236366B2 (en) Semiconductor-on-insulator lateral heterojunction bipolar transistor having epitaxially grown intrinsic base and deposited extrinsic base
US11158722B2 (en) Transistors with lattice structure
EP4170727A1 (en) Lateral bipolar junction transistors with an airgap spacer
US11769806B2 (en) Bipolar junction transistors including wrap-around emitter and collector contacts
US11710771B2 (en) Non-self-aligned lateral bipolar junction transistors
EP4372823A1 (en) Heterojunction bipolar transistors with a cut stress liner
US11127843B2 (en) Asymmetrical lateral heterojunction bipolar transistors
US20220262930A1 (en) Bipolar junction transistors with a wraparound base layer
US11094805B2 (en) Lateral heterojunction bipolar transistors with asymmetric junctions
US11848374B2 (en) Bipolar junction transistors including a portion of a base layer inside a cavity in a dielectric layer
US11721722B2 (en) Bipolar junction transistors including a stress liner
US20230137751A1 (en) Bipolar junction transistors with a base layer participating in a diode
US11646348B2 (en) Double mesa heterojunction bipolar transistor
US12113070B2 (en) Transistor integration on a silicon-on-insulator substrate
US11923417B2 (en) Lateral bipolar junction transistors with a back-gate
US11063140B2 (en) Complementary transistor structures formed with the assistance of doped-glass layers
CN118367012A (zh) 具有参与二极管的基极层的双极结晶体管