CN117894839A - 半导体装置和在沟槽中产生腔的方法 - Google Patents

半导体装置和在沟槽中产生腔的方法 Download PDF

Info

Publication number
CN117894839A
CN117894839A CN202311325981.2A CN202311325981A CN117894839A CN 117894839 A CN117894839 A CN 117894839A CN 202311325981 A CN202311325981 A CN 202311325981A CN 117894839 A CN117894839 A CN 117894839A
Authority
CN
China
Prior art keywords
trench
conductive member
major surface
layer
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202311325981.2A
Other languages
English (en)
Inventor
M·赫茨勒
A·布雷梅瑟
L·尤哈斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Austria AG
Original Assignee
Infineon Technologies Austria AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Austria AG filed Critical Infineon Technologies Austria AG
Publication of CN117894839A publication Critical patent/CN117894839A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Element Separation (AREA)

Abstract

本公开涉及半导体装置和在沟槽中产生腔的方法。在实施例中，提供一种半导体装置，所述半导体装置包括：半导体衬底，具有第一主表面；一个或多个沟槽，被形成在第一主表面中，并且具有底基和侧壁，所述侧壁从底基延伸到第一主表面；锚定层；和导电构件，被布置在沟槽中，并且通过形成在沟槽中的腔而与沟槽的侧壁分隔开。锚定层从半导体衬底的第一主表面在腔上方延伸到导电构件的上表面上。

Description

半导体装置和在沟槽中产生腔的方法
背景技术
迄今为止，已通常利用硅(Si)半导体材料加工在功率电子应用中使用的晶体管。用于功率应用的常见晶体管装置包括Si功率MOSFET诸如Si和Si绝缘栅双极晶体管(IGBT)。
用于功率应用的晶体管装置可基于电荷补偿原理。在一些设计中，晶体管装置具有用于电荷补偿的超结结构。超结结构包括漂移区，所述漂移区具有第一掺杂类型(导电类型)的多个区和与第一掺杂类型互补或相对的第二掺杂类型(导电类型)的多个区。
在其它设计中，晶体管装置包括有源基元场，所述有源基元场包括多个沟槽，每个沟槽包括用于电荷补偿的场板。通过场氧化物，沟槽中的场板与衬底电绝缘。US2017/0338338 A1描述一种用于在形成在半导体衬底中的凹部中加工腔的方法。所述腔被形成在导电填充材料和所述凹部的侧壁之间。
期望的是减小功率半导体装置的尺寸，同时如果未改进该装置的性能和可靠性，则至少保持该装置的性能和可靠性。还期望用于加工具有减小的尺寸和良好的性能的半导体装置的方法。
发明内容
在实施例中，一种半导体装置包括：半导体衬底，具有第一主表面；一个或多个沟槽，被形成在第一主表面中，并且具有底基和侧壁，所述侧壁从底基延伸到第一主表面；锚定层；和导电构件，被布置在沟槽中，并且通过形成在沟槽中的腔而与沟槽的侧壁分隔开。锚定层从半导体衬底的第一主表面在腔上方延伸到导电构件的上表面上。
在一些实施例中，导电构件被布置在沟槽中，并且通过形成在沟槽中的腔而与沟槽的底基和侧壁二者分隔开。
在一些实施例中，导电构件具有与上表面相对的下表面，并且下表面与沟槽的底基分隔开。通过不仅布置在导电构件的侧壁和沟槽的侧壁之间而且还在导电构件下方并且在导电构件的下表面和沟槽的底基之间延伸的腔的区，导电构件的下表面可与沟槽的底基分隔开。在其它实施例中，通过介电材料(例如处于固态的介电材料)，导电构件的下表面与沟槽的底基分隔开。介电材料可以是氧化硅和/或氮化硅。氧化硅包括诸如SiO2(二氧化硅)和SiOx的成分。
锚定层可被用于在沟槽内锚定导电构件的位置。锚定层在导电构件和半导体衬底的第一主表面之间被悬挂在腔上方。锚定层用于将导电构件保持或锚定在合适的位置，因为它在导电构件和半导体衬底的第一主表面之间提供物理连接。在一些实施例中，锚定层用作导电构件和半导体衬底之间的唯一物理连接。
在腔被安置在沟槽的底基和侧壁与导电构件之间的实施例中，锚定层提供导电构件的上表面和半导体衬底的第一主表面之间的唯一机械连接，因为导电构件的下表面自由地位于形成在沟槽中的腔内。
在固体介电材料在导电构件和沟槽的底基之间被布置在沟槽的底基上的实施例中，固体介电材料可用作导电构件的另外的底部锚定器。
在一些实施例中，锚定层包括至少部分地安置在腔上方的至少一个开口。开口与腔处于流体连通。半导体装置还包括布置在锚定层上并且覆盖所述至少一个开口以密封腔的密封层。开口可被完全地安置在腔上方。在一些实施例中，开口中的至少一个的一部分被安置在腔上方，并且一部分被安置在导电构件和半导体衬底的第一主表面之一或二者上方。
在一些实施例中，多个开口被形成在锚定层中。锚定层的剩余部分具有界定开口的网状结构或孔网结构。网状结构在导电构件和半导体衬底的第一主表面之间横跨形成在沟槽中的腔延伸。
沟槽中的腔被封闭并且密封并且是空的，因为它没有固体介电材料。腔可被利用当腔被密封时存在的真空或过程环境(例如，气体和/或真空)填充。腔也可被称为间隙。
在一些实施例中，半导体装置包括内衬层，所述内衬层覆盖沟槽的侧壁和底基以及导电构件的侧面和下表面。内衬层建立腔的壁，并且在顶部与锚定层接触。
在一些实施例中，半导体装置还包括：界面层，被布置在半导体衬底的第一主表面上，使沟槽露出。界面层可与第一主表面直接接触，并且被布置在半导体衬底的第一主表面和锚定层之间。
在一些实施例中，界面层具有结构和侧向范围，以使得通过未被界面层覆盖的半导体衬底的第一主表面的一部分，它与沟槽的侧壁分隔开。锚定层与被界面层露出的半导体衬底的第一主表面的这个部分直接接触。锚定层还可进一步在界面层上方延伸。
在一些实施例中，锚定层由电绝缘材料形成。密封层也可由电绝缘材料形成。
锚定层可由材料形成，所述材料具有选择的机械性质以防止由于静电力而导致的、在沟槽的侧壁和导电构件之间悬挂在腔上方的锚定层的弯曲，例如在装置的操作期间的锚定层的弯曲。在一些实施例中，锚定层由硬材料形成，该硬材料例如具有至少200GPa的杨氏模量的材料。锚定层可由例如具有300GPa的杨氏模量的氮化硅形成。与具有更低杨氏模量的其它材料(例如，具有100-150GPa的杨氏模量的多晶硅)相比，这种硬度允许顶部锚定器材料的厚度的减小。
界面层可包括氧化硅，例如二氧化硅。密封层可包括氧化硅(例如，二氧化硅)和/或氮化硅。导电构件可包括多晶硅。
在一些实施例中，界面层包括氧化硅，锚定层包括氮化硅，并且密封层包括氧化硅和/或氮化硅。
半导体衬底可由硅形成，该硅例如单晶硅或以外延方式沉积的硅，即形成在底基衬底上的所谓的外延层。
在一些实施例中，导电构件的上表面基本上与半导体衬底的第一主表面共面。
在一些实施例中，沟槽是细长沟槽，诸如在顶视图中基本上矩形的细长条纹状沟槽。细长沟槽具有平行于第一主表面延伸的长度，其长度大于其垂直于第一主表面的深度并且又大于其宽度。
在这些实施例中，沟槽的侧壁具有四个侧壁部分，所述四个侧壁部分被布置为基本上彼此垂直以形成条纹状矩形沟槽。通常，提供多个沟槽，所述多个沟槽基本上平行于彼此延伸，从而半导体衬底的半导体材料的条纹状台面被形成在沟槽中的相邻沟槽之间。
对于细长沟槽，导电构件也可具有细长形状并且在顶视图中是条纹状的并且基本上是矩形的。细长导电构件具有多个侧壁部分，所述多个侧壁部分被布置为基本上彼此垂直以形成条纹状矩形沟槽。
在一些实施例中，沟槽是柱状沟槽，其也被称为针状沟槽或针形沟槽。柱状沟槽具有与其在衬底中的高度/深度成比例的小的或窄的周长或宽度。柱状沟槽可在平面图中具有不同形状。例如，柱状沟槽可在顶视图中具有正方形、八边形、圆形或六边形形状。例如，如果沟槽在平面图中是圆形的，则柱状沟槽可具有单个侧壁，或者例如，如果柱状沟槽在平面图中具有正方形、六边形或八边形形状，则柱状沟槽可具有彼此按照角度布置的多个侧壁部分。通常，提供多个柱状沟槽。台面由布置在沟槽中的邻近沟槽之间的半导体衬底的区形成。
例如，柱状沟槽(并且因此，安置在沟槽中的柱状导电构件)可被布置在行和列的规则正方形网格阵列或偏移行或六边形阵列中。
对于柱状沟槽，导电构件也是柱状的。柱状导电构件的侧向形状可与柱状沟槽相同，例如柱状沟槽和柱状导电构件二者都是圆形的，或者可具有不同侧向形状。例如，圆形导电构件可被布置在正方形、八边形或六边形沟槽中。如果导电构件在平面图中是圆形的，则它具有单个侧壁。如果柱状构件在平面图中具有正方形或六边形形状，则它具有彼此按照角度布置的多个侧壁部分。
在一些实施例中，沟槽内的导电构件可被用于形成电容器。
在一些实施例中，半导体衬底包括第一导电类型和多个晶体管基元，每个晶体管基元包括第一导电类型的漏极区、漏极区上的第一导电类型的漂移区、漂移区上的与第一导电类型相对的第二导电类型的主体区和主体区上的第一导电类型的源极区、栅电极和具有导电构件的沟槽。在这些实施例中，半导体装置包括晶体管装置，并且导电构件提供场板。场板提供晶体管装置的电荷补偿结构。
在一些实施例中，栅电极被布置在栅极沟槽中，所述栅极沟槽被布置在形成在具有场板的沟槽中的相邻沟槽之间的台面中。通过形成在栅极沟槽中的电绝缘层，栅电极与半导体衬底电绝缘。
在包括界面层的实施例中，界面层覆盖栅电极。在一些实施例中，界面层还覆盖栅极沟槽，并且也在沿侧向与栅极沟槽相邻的区中延伸到半导体衬底的第一主表面上。在一些实施例中，界面层具有结构和侧向范围，以使得通过半导体衬底的第一主表面的一部分，它与包括场板的沟槽的侧壁分隔开。锚定层与被界面层露出的半导体衬底的第一主表面的这个部分直接接触。此外，锚定层还进一步在界面层上方延伸，并且在栅极沟槽上方被安置在界面层上。
晶体管装置可以是垂直功率晶体管装置，即具有垂直于半导体衬底的第一主表面延伸的漂移路径。在一些实施例中，垂直晶体管装置是MOSFET(金属氧化物半导体场效应晶体管)装置、绝缘栅双极晶体管(IGBT)装置或双极结型晶体管(BJT)。
晶体管装置的电极或端子在本文中被称为源极、漏极和栅极。如本文中所使用，这些术语也包括其它类型的晶体管装置(诸如，绝缘栅双极晶体管(IGBT))的在功能上等同的端子。例如，如本文中所使用，术语“源极”不仅包括MOSFET装置和超结装置的源极，而且还包括绝缘栅双极晶体管(IGBT)装置的发射极和双极结型晶体管(BJT)装置的发射极，术语“漏极”不仅包括MOSFET装置或超结装置的漏极，而且还包括绝缘栅双极晶体管(IGBT)装置的集电极和BJT装置的集电极，并且术语“栅极”不仅包括MOSFET装置或超结装置的栅极，而且还包括绝缘栅双极晶体管(IGBT)装置的栅极和BJT装置的基极。
半导体装置还可包括布置在第一主表面上的金属化结构。金属化结构包括布置在密封层上的至少一个导电层和可选的一个或多个另外的电绝缘层。金属化结构包括用于源极区、栅电极和场板的导电重分布结构，并且提供按照电气方式连接到源极区和场板的源极焊盘以及按照电气方式连接到栅电极的栅极焊盘。漏极焊盘被布置在半导体衬底的相对的第二表面上，其按照电气方式连接到漏极区。
在实施例中，提供一种在沟槽中产生腔的方法。所述方法包括：提供具有第一主表面的半导体衬底。一个或多个沟槽被形成在第一主表面中，并且每个沟槽具有底基和侧壁，所述侧壁从底基延伸到第一主表面。导电构件被布置在沟槽中，并且通过牺牲材料而与沟槽的底基和侧壁分隔开。锚定层被施加到第一主表面，以使得它覆盖沟槽并且与导电构件的上表面接触。至少一个开口被形成在锚定层中，所述开口暴露沟槽中的牺牲材料，锚定层的剩余部分在沿侧向与开口相邻的区中的半导体衬底的第一主表面和导电构件的上表面之间延伸。通过所述至少一个开口，牺牲材料的至少一部分被从沟槽去除。密封层被沉积在第一主表面上，密封所述至少一个开口并且在沟槽中形成腔，以使得导电构件通过腔而与沟槽的侧壁分隔开。
这种方法可被用于加工半导体装置和包括晶体管装置的半导体装置，所述晶体管装置具有至少一个沟槽，所述至少一个沟槽包括场板，所述场板通过形成在沟槽中的腔而与衬底电绝缘。
密封层可被沉积在锚定层的剩余部分上，以使得密封层在下面的锚定层中的所述至少一个开口上方延伸并且密封所述至少一个开口，因此在沟槽中密封并且封闭所述腔。腔可被利用当腔被密封时存在的真空和或气体(例如，过程环境)填充。
锚定层形成掩模以辅助沟槽中的牺牲材料的部分或全部去除。在牺牲层的去除之后，锚定层保留在第一主表面上，并且用于在沟槽内将导电构件保持或锚定在合适的位置，因为它在导电构件和半导体衬底的第一主表面之间提供物理连接。如果沟槽中的所有牺牲材料被去除，则锚定层用作导电构件和半导体衬底之间的唯一物理连接。
在一些实施例中，通过所述至少一个开口，牺牲材料被完全地从沟槽去除。在其它实施例中，牺牲材料被部分地从沟槽去除。这可能导致牺牲材料形成导电构件和沟槽的底基之间的连接。导电构件和沟槽的底基之间的这种剩余牺牲材料能够被用于为导电构件形成另外的下锚定。剩余牺牲材料可具有沟槽的底基和导电构件的下表面之间的塞子或支柱的形式。
在牺牲材料保留在导电构件和沟槽的底基之间并且能够为导电构件形成下锚定的实施例中，上锚定层可被省略。在一些实施例中，一种在沟槽中产生腔的方法包括：提供具有第一主表面的半导体衬底；并且在第一主表面中形成一个或多个沟槽，每个沟槽具有底基和侧壁，所述侧壁从底基延伸到第一主表面。导电构件被布置在沟槽中，并且通过牺牲材料而与沟槽的底基和侧壁分隔开。牺牲材料的一部分被从沟槽去除，以使得保留在沟槽中的牺牲材料被布置在导电构件和沟槽的底基之间。密封层被沉积在第一主表面上，在沟槽中密封并且形成腔，以使得导电构件通过腔而与沟槽的侧壁分隔开。
在一些实施例中，开口具有比沟槽的侧壁上的牺牲材料的厚度小的侧向范围。在其它实施例中，开口具有侧向范围，以使得它被安置在牺牲材料以及半导体衬底的第一主表面和导电构件的上表面之一或二者上方。锚定层的剩余部分在导电构件和第一主表面之间延伸。
蚀刻过程(诸如，湿法蚀刻过程)可被用于通过(一个或多个)开口从沟槽去除牺牲材料。用于牺牲材料和锚定层的材料被选择，以使得牺牲材料可相对于锚定层的材料被选择性地蚀刻。例如，相对于锚定层的材料的牺牲材料的蚀刻选择性可以是大约100至1。示例性组合是用于锚定层的氮化硅和用于牺牲材料的二氧化硅。
通过(一个或多个)开口，通过也可被连续地使用的一种或多种方法，牺牲材料可被去除。在一些实施例中，通过湿法蚀刻和/或等离子体蚀刻和/或气体化学，牺牲材料被至少部分地去除。
根据相对于用于锚定层、导电构件和半导体衬底的材料的牺牲材料的去除的选择性，(一个或多个)开口的尺寸和布置可被选择。
在一些实施例中，多个开口被形成在锚定层中，暴露沟槽中的牺牲材料，并且通过所述多个开口，牺牲材料被从沟槽去除。锚定层的剩余部分可具有界定开口的网状结构或孔网结构。网状结构在牺牲材料上延伸。在牺牲材料的去除之后，网状结构在导电构件和半导体衬底的第一主表面之间在形成在沟槽中的腔上方延伸。
在一些实施例中，所述方法还包括：在去除牺牲材料之后，在沟槽的底基和侧壁上形成衬里或内衬层。衬里还可被形成在从牺牲材料暴露的导电构件的表面上。衬里可由氧化硅(例如二氧化硅)形成。
在一些实施例中，半导体衬底还包括：界面层，被布置在衬底的第一主表面上和沟槽上，所述沟槽被利用导电构件和牺牲材料填充。所述方法还包括：从第一主表面去除界面层的区，以使得界面层通过第一主表面的暴露部分而与沟槽的侧壁分隔开。锚定层然后被形成在界面层上并且直接在与沟槽邻接的区中的半导体衬底的暴露的第一主表面上。
锚定层因此在与沟槽邻接的区中与第一主表面直接接触，并且可被布置在位于安置在沟槽中的相邻沟槽之间的第一表面的区中的界面层上。锚定层能够被沉积为封闭层，然后开口被形成以暴露沟槽中的牺牲材料。
在一些实施例中，半导体衬底包括第一导电类型和多个晶体管基元，每个晶体管基元包括第一导电类型的漏极区、漏极区上的第一导电类型的漂移区、漂移区上的与第一导电类型相对的第二导电类型的主体区和主体区上的第一导电类型的源极区、栅电极和具有导电构件的沟槽，其中导电构件提供场板。在这些实施例中，半导体衬底包括晶体管装置，所述晶体管装置可以是垂直晶体管装置，即具有垂直于半导体衬底的第一主表面延伸的漂移路径。
在一些实施例中，垂直晶体管装置是MOSFET(金属氧化物半导体场效应晶体管)装置、绝缘栅双极晶体管(IGBT)装置或双极结型晶体管(BJT)。
在一些实施例中，栅电极被布置在栅极沟槽中，并且通过形成在栅极沟槽中的电绝缘层而与半导体衬底电绝缘。在界面层的部分被去除之后，界面层覆盖栅电极和栅极沟槽并且在与栅极沟槽邻接的区中与半导体衬底的第一主表面直接接触。与包括导电构件的沟槽邻接的第一主表面的部分被从界面层暴露。
在一些实施例中，锚定层由具有至少200GPa的杨氏模量的材料形成。锚定层可由例如氮化硅形成。
在一些实施例中，锚定层由电绝缘材料形成。密封层也可由电绝缘材料形成。
界面层可包括氧化硅。密封层可包括氧化硅(例如，二氧化硅)和/或氮化硅。导电构件可包括多晶硅。
半导体衬底可由硅形成，该硅例如单晶硅或以外延方式沉积的硅，即形成在底基衬底上的所谓的外延层。
在一些实施例中，界面层包括氧化硅，锚定层包括氮化硅，并且密封层包括氧化硅和/或氮化硅。
在一些实施例中，导电构件的上表面基本上与半导体衬底的第一主表面共面。
在一些实施例中，沟槽是细长沟槽，诸如在顶视图中基本上矩形的细长条纹状沟槽。在一些实施例中，沟槽是柱状沟槽。
在一些实施例中，沟槽是细长沟槽，诸如在顶视图中基本上矩形的细长条纹状沟槽。细长沟槽具有平行于第一主表面延伸的长度，其长度大于其相对于第一主表面的深度并且又大于其宽度。
在这些实施例中，沟槽的侧壁具有四个侧壁部分，所述四个侧壁部分被布置为基本上彼此垂直以形成条纹状矩形沟槽。通常，提供多个沟槽，所述多个沟槽基本上平行于彼此延伸，从而半导体衬底的半导体材料的条纹状台面被形成在沟槽中的相邻沟槽之间。
在一些实施例中，沟槽是柱状沟槽。柱状或针状沟槽具有与其在衬底中的高度/深度成比例的小的或窄的周长或宽度。柱状沟槽可在平面图中具有不同形状。例如，柱状沟槽可具有正方形、八边形、圆形或六边形顶视图形状。例如，如果沟槽在平面图中是圆形的，则柱状沟槽可具有单个侧壁，或者例如，如果柱状沟槽在平面图中具有正方形或六边形形状，则柱状沟槽可具有彼此按照角度布置的多个侧壁部分。通常，提供多个柱状沟槽。台面由布置在沟槽中的邻近沟槽之间的半导体衬底的区形成。
例如，柱状沟槽(并且因此，安置在沟槽中的导电构件)可被布置在行和列的规则正方形网格阵列或偏移行或六边形阵列中。
对于细长沟槽，导电构件也可具有细长形状并且在顶视图中是条纹状的并且基本上是矩形的。细长导电构件具有多个侧壁部分，所述多个侧壁部分被布置为基本上彼此垂直以形成条纹状矩形沟槽。
对于柱状沟槽，导电构件也是柱状的。柱状导电构件的侧向形状可与柱状沟槽相同，例如柱状沟槽和柱状导电构件二者都是圆形的，或者可具有不同侧向形状。例如，圆形导电构件可被布置在正方形、八边形或六边形沟槽中。如果导电构件在平面图中是圆形的，则它具有单个侧壁。如果柱状构件在平面图中具有正方形或六边形形状，则它具有彼此按照角度布置的多个侧壁部分。
所述方法还可包括：形成金属化结构，所述金属化结构包括密封层上的至少一个导电层和可选的一个或多个另外的电绝缘层。对于包括晶体管装置的实施例，金属化结构可被形成以提供用于源极区、栅电极和场板的导电重分布结构。金属化结构可提供按照电气方式连接到源极区和场板的源极焊盘以及按照电气方式连接到栅电极的栅极焊盘。漏极焊盘被布置在半导体衬底的相对的第二表面上，其按照电气方式连接到漏极区。
本领域技术人员将会在阅读下面的详细描述时并且在观看附图时意识到另外的特征和优点。
附图说明
附图的元件未必相对于彼此按照比例绘制。相同标号指定对应类似部分。各种图示的实施例的特征能够被组合，除非它们彼此排斥。在附图中描绘示例性实施例并且在下面的描述中详述示例性实施例。
图1图示根据实施例的半导体装置的剖视图。
图2图示根据实施例的半导体装置的剖视图。
图3包括图3A、3B和3C，图示根据各种实施例的半导体装置的剖视图和平面图。
图4至8图示用于加工在沟槽中包括腔的半导体装置的方法。
图9图示根据实施例的半导体装置的剖视图。
具体实施方式
在下面的详细描述中，参照附图，附图形成所述详细描述的一部分并且在附图中作为说明示出了可实施本发明的特定实施例。在这个方面，参照正在描述的(一个或多个)附图的方位使用方向术语，诸如“顶”、“底”、“前”、“后”、“首”、“尾”等。因为实施例的部件能够被安置在许多不同方位中，所以方向术语被用于说明的目的，而绝不是限制性的。要理解，在不脱离本发明的范围的情况下，可使用其它实施例并且可做出结构或逻辑改变。不要在限制性意义上理解其下面的详细描述，并且由所附权利要求定义本发明的范围。
将在以下解释许多示例性实施例。在这种情况下，相同的结构特征由附图中的相同或类似的标号识别。在本描述的上下文中，“侧向”或“侧向方向”应该被理解为意指大体上平行于半导体材料或半导体载体的侧向范围而延伸的方向或范围。侧向方向因此大体上平行于这些表面或侧面而延伸。与其相比，术语“垂直”或“垂直方向”被理解为意指大体上垂直于这些表面或侧面并且因此垂直于侧向方向而延伸的方向。垂直方向因此在半导体材料或半导体载体的厚度方向上延伸。
如本说明书中所采用，当元件(诸如，层、区或衬底)被称为“位于另一元件上”或“延伸到另一元件上”时，它能够直接位于所述另一元件上或直接延伸到所述另一元件上，或者也可存在中间元件。相比之下，当元件被称为“直接位于另一元件上”或“直接延伸到另一元件上”时，不存在中间元件。
如本说明书中所采用，当元件被称为“连接”或“耦合”到另一元件时，它能够直接连接或耦合到所述另一元件，或者可存在中间元件。相比之下，当元件被称为“直接连接”或“直接耦合”到另一元件时，不存在中间元件。
如本文中所使用，各种装置类型和/或掺杂半导体区可被识别为具有n型或p型，但这仅是为了描述的方便并且不旨在是限制性的，并且这种识别可被具有“第一导电类型”或“第二相对导电类型”的更一般描述替换，其中第一类型可以是n或p型并且第二类型然后是p或n型。
附图通过紧接着掺杂类型“n”或“p”指示“-”或“+”来图示相对掺杂浓度。例如，“n-”意指比“n”掺杂区的掺杂浓度低的掺杂浓度，而“n+”掺杂区具有比“n”掺杂区高的掺杂浓度。相同相对掺杂浓度的掺杂区未必具有相同绝对掺杂浓度。例如，两个不同“n”掺杂区可具有相同或不同绝对掺杂浓度。
通常期望的是进一步减小半导体装置的尺寸。一些晶体管装置(诸如，硅MOSFET)包括电荷补偿结构，所述电荷补偿结构在沟槽中包括场板。通过电绝缘材料(诸如，二氧化硅)，场板与硅衬底电绝缘。二氧化硅具有3.9的相对介电常数和大约9eV的带隙。对于真空，这些参数分别是1.0和>20eV。因此，本文中提出至少部分地由真空替换二氧化硅以增加布置在场板和半导体衬底之间的电介质的隔离性质。通过形成在场板和半导体衬底之间的沟槽中的真空填充的腔，可提供这一点。
在具有以沟槽中的场板的形式的电荷补偿结构的补偿装置(诸如，硅MOSFET)中由真空替换二氧化硅具有至少这样的效果：能够减小补偿元件的电介质厚度以实现类似的补偿效果。这能够例如通过减小沟槽的侧向尺寸和隔离的厚度和/或减小沟槽之间的间隔来减小装置间距，并且相应地能够减小Ron(接通状态电阻)x A(面积)。另外，更大的带隙提高临界电场，直至发生电介质击穿。这能够实现横跨电介质的更大的电场，并且能够实现具有相应地更低的R(on)xA的硅衬底的更高的外延掺杂。
除了其它技术之外，在中压MOSFET技术(例如，100V或200V)中，柱状沟槽概念(也被称为针形沟槽概念)具有良好的性能。因此，期望的是在这种技术内使用真空电介质。
在实施例中，用于在MOSFET的场板补偿结构中提供这种真空电介质的过程可包括：在形成主体注入和源极注入之前，形成针形或柱状沟槽，并且插入作为电介质的氧化物和作为导体的多晶硅。栅极沟槽被利用栅极氧化物和作为导体的多晶硅或TiN/钨填充。整个装置表面被散射氧化物的薄内衬覆盖。主体和源极被注入。在平版印刷(lithography)过程中，从多晶硅以及在沟槽周围的小台面区中去除氧化物。接下来，沉积能够相对于氧化物被选择性地蚀刻的氮化物层或另一隔离材料。使用LPCVD或PECVD，氮化物层可被沉积，这可以可选地跟随有RTP(快速热过程)退火。通过平版印刷过程，氮化物层被结构化，并且通过氮化物层中的孔，通过等离子体化学或湿法化学或气体化学或者其组合，沟槽中的电介质(经常被称为场氧化物)然后被去除。在这种过程期间，通过用作顶部锚定器的氮化物层，多晶硅针被保持在合适的位置。氧化物蚀刻化学不能侵蚀台面上的散射氧化物或栅极氧化物，因为它们被氮化物层覆盖并且隔离。氮化硅是具有300GPa的杨氏模量的硬材料，并且适合于防止稍后在应用中由于静电力而导致的顶部锚定器的弯曲。与其它解决方案(例如，使用具有100-150GPa的杨氏模量的多晶硅)相比，这种硬度允许顶部锚定器材料的厚度的减小。在清洗序列之后，薄氧化物内衬能够生长以避免未定义的台面真空界面状态。通过密封层的定向HDP/USG(未掺杂硅玻璃的高密度等离子体沉积)沉积，沟槽中的间隙被封闭。密封层的材料也可以是氮化物，防止湿气进入间隙。由此，场氧化物被真空替换，因为当腔被密封时，存在真空。
在顶部，BPSG(硼磷硅酸盐玻璃)层可被沉积，并且平版印刷层被用于按照逐步方式蚀刻氧化物/氮化物/氧化物/硅以形成用于针对下面的结构的接触器的开口。氮化物层能够在接触蚀刻期间用作蚀刻停止层，能够实现改进的凹槽深度均匀性。过程流程现在能够继续进行模板流程：金属化结构的p+接触注入和加工。
这种方法简单而便宜，并且提供存在于最终产品中的刚性而耐用的顶部锚定器材料。该过程和结构不限于供柱状沟槽使用，并且还能够被用在条纹沟槽设计中。
图1图示根据实施例的半导体装置10的剖视图。半导体装置10包括半导体衬底11，半导体衬底11具有第一主表面12和与第一主表面12相对的第二主表面13。半导体装置10包括至少一个沟槽14，所述沟槽14被形成在主表面12中并且具有底基15和从底基15延伸到第一主表面12的侧壁16。通常，半导体装置10包括多个沟槽14，每个沟槽14可具有图1中图示的结构。导电构件17被布置在沟槽14中，并且通过形成在沟槽14中的腔18而与沟槽14的侧壁16和底基15分隔开。半导体装置10还包括锚定层19，锚定层19被安置在第一主表面12上并且从第一主表面12在布置在沟槽14中的腔18上方延伸到导电构件17的上表面20上。
在一些实施例中，导电构件17的上表面20与半导体衬底的第一表面12共面。导电构件17还具有侧面21和与上表面20相对的下表面22。
腔18被封闭并且密封，并且能够被视为是空的，因为它没有固体介电材料。腔18可被利用当腔18被密封时存在的真空或过程环境(例如，气体和/或真空)填充。腔18也可被称为间隙。在图1中图示的实施例中，腔18在底部由沟槽的底基15界定，在侧面由沟槽14的侧壁16界定，在顶部由锚定层19并且由导电构件17的下表面22和侧面21界定。
通过腔的一部分，导电构件17的侧面21与沟槽14的侧壁16分隔开。锚定层19与半导体衬底11的第一主表面12直接接触，并且在沟槽14的整个开口端23上方延伸，以使得它在侧壁16和导电构件21的面对的侧面21之间延伸并且悬挂在它们之间。锚定层19在导电构件21的上表面上方延伸并且与导电构件21的上表面直接接触，并且还在导电构件的侧面的相对部分21’和沟槽14的侧壁的相对部分16’之间延伸到沟槽14的相对侧的第一主表面12上并且悬挂在它们之间。
锚定层19提供用于在沟槽14内确定导电构件17的位置的支撑结构。锚定层19还可被视为支撑梁，导电构件17被悬挂在该支撑梁上。在这个实施例中，通过腔18的一部分，导电构件17的下表面22与沟槽14的底基15分隔开。导电构件17仅在一端被按照机械方式支撑，因为仅上表面20与锚定层19处于物理接触，并且导电构件的侧面21的最上面区可能与锚定层19处于物理接触。下表面22和侧面21自由地位于真空和/或气体填充的腔18中。
衬底11可由硅(例如，外延硅层)形成，导电构件由掺杂多晶硅形成，并且锚定层由氮化硅形成。氮化硅可被具有至少200GPa的杨氏模量的任何材料替换，并且还可以是电绝缘的。
图1中图示的布置可被用于在晶体管装置中形成场板，其中导电构件17提供场板，并且沟槽14提供晶体管装置的电荷补偿结构。
图2图示根据另一实施例的半导体装置10的剖视图。半导体装置10包括半导体衬底11，半导体衬底11包括形成在半导体衬底的第一主表面12中的一个或多个沟槽14。导电构件17被布置在沟槽14中，类似于参照图1描述的实施例。通过腔18，导电构件17与沟槽14的侧壁16分隔开。图2中图示的半导体装置10与图1中图示的半导体装置10的不同之处在于，通过固态介电材料24，导电构件17的下表面22与沟槽14的底基15分隔开。在这个实施例中，腔18不在导电构件17的下表面22下方延伸。导电构件17的下表面22和沟槽14的底基15之间的空间被利用处于固态的介电材料24填充。介电材料24可以是氧化硅，例如SiO2。腔18由沟槽14的侧壁16、沟槽14的底基15的外围区、介电材料24的侧面、导电构件17的侧面21和锚定层19界定，锚定层19在导电构件17和半导体衬底11的第一主表面12之间横跨沟槽14的开口端23延伸。
在顶视图中，参照附图描述的实施例中的任何一个的沟槽14可具有不同形式。在一些实施例中，沟槽14是柱状的，并且在其它实施例中，沟槽14是细长的。对于这两种侧向布置，剖视图是相同的。
细长沟槽14可以是在顶视图中基本上矩形的条纹状沟槽。细长沟槽具有平行于第一主表面延伸的长度，其长度大于其相对于第一主表面的深度并且又大于其宽度。在这些实施例中，沟槽14的侧壁16具有多个侧壁部分16'，所述多个侧壁部分16'被布置为基本上彼此垂直以形成条纹状矩形沟槽14。
在一些实施例中，沟槽14是柱状沟槽。柱状或针状沟槽14具有与其在衬底11中的高度/深度成比例的小的或窄的周长或宽度。柱状沟槽可在平面图中具有不同形状。例如，柱状沟槽可具有正方形、八边形、圆形或六边形顶视图形状。例如，如果沟槽在平面图中是圆形的，则柱状沟槽14可具有单个侧壁16，或者例如，如果柱状沟槽在平面图中具有正方形或六边形形状，则柱状沟槽14可具有彼此按照角度布置的多个侧壁部分16'。
导电构件17可具有与沟槽14相同的大体形状。例如，对于柱状沟槽14，导电构件17也可以是柱状的。平面图中的导电构件17的形状可与平面图中的沟槽14的形状相同或不同。例如，沟槽14可在平面图中具有圆形形式，并且导电构件17也在平面图中具有圆形形式。在其它示例中，沟槽14可在平面图中具有六边形形式，并且导电构件17在平面图中具有圆形形式。
图3A图示剖视图，并且图3B和3C图示与图1中图示的半导体装置10类似的半导体装置10的顶视图。在图3A的剖视图中，锚定层19中的两个开口25被示出。开口25被安置在沟槽14内的腔18上方。开口25被确定尺寸并且确定形状，以使得在图3中示出的半导体装置10的平面后面和前面的半导体装置10的平面中，锚定层19从第一主表面12在由沟槽14的侧壁16和导电构件17的侧面21之间的腔18形成的空隙上方连续地延伸到导电构件17的上表面20上以支撑沟槽14内的导电构件17的位置。开口或孔25每个均延伸穿过锚定层19的厚度，并且与腔18处于流体连通。半导体装置10还包括密封层26，密封层26被安置在锚定层19上并且在开口25和沟槽14内的腔18上方延伸并且密封开口25和沟槽14内的腔18。
可提供一个或多个开口25。一个或多个开口25可被专门安置在腔18上方，或者可部分地与第一主表面12和导电构件17之一或二者重叠。
参照图3A描述的具有开口25的锚定层19和密封层26的结构还可被用于例如如图2中图示的那样固体介电层被布置在导电构件17的下表面和沟槽14的底基15之间的实施例，所述固体介电层为导电构件17提供底部支撑。
图3B图示半导体衬底11的第一主表面12的顶视图，其中能够看出，沟槽14是具有基本上圆形形式的柱状沟槽。导电构件17也具有圆柱状状，并且在平面图中基本上是圆形的，并且被布置在柱状沟槽14的中心。在图3B的平面图中示出的实施例中，能够看出，提供了四个开口25，所述四个开口25被安置在沟槽14上方并且被安置在沟槽14的侧壁16和导电构件17的侧面21之间。四个开口25被均匀地分布在导电构件17周围，并且每个开口25具有基本上圆形形状。可提供更少但至少一个开口25，或者提供超过四个开口25。锚定层19从第一主表面12在开口25之间以及在腔18上方连续地延伸到导电构件17的上表面20。锚定层19提供定义孔25的网状结构或孔网型结构，并且在导电构件17的上表面20和其中形成沟槽14的衬底11的第一主表面12之间延伸。
图3C图示根据另一实施例的半导体衬底的顶视图，该半导体衬底与图3B中图示的半导体衬底的不同之处在于开口25的形状。对于每个沟槽14，提供四个开口25。可提供更少但至少一个开口25，或者提供超过四个开口25。每个开口25具有环的片段的形式。每个开口25具有环的弯曲部分的形式，该环的弯曲部分具有比导电构件17的侧面21和沟槽14的侧面16之间的距离小的宽度，以使得通过锚定层19的区，弯曲片段沿侧向与导电构件17的侧面21和沟槽14的侧壁16分隔开以及彼此分隔开。在实施例中，环的弯曲部分的宽度大于导电构件17的侧面21和沟槽14的侧面16之间的距离。(一个或多个)开口25的边缘还能够位于第一主表面12上和/或位于导电构件17上。
所述四个开口25被确定尺寸并且安置在锚定层19中，以使得锚定层19的区包围每个开口25，以使得锚定层19的区从第一主表面12在开口25之间以及在腔18上方连续地延伸到导电构件17的上表面20。锚定层19在导电构件17的上表面20和其中形成沟槽14的衬底11的第一主表面12之间提供网状结构或孔网型结构。
开口25被用于提供路线，通过该路线，在导电构件17的侧面21和沟槽14的侧壁16之间布置在沟槽14中的牺牲材料能够被去除以便在沟槽14内形成腔18。由开口25提供的总面积和沟槽14的开口端23的面积之比可被选择，以使得使用一个或多个蚀刻过程(例如，等离子体蚀刻或湿法蚀刻)，牺牲材料能够被至少部分地或完全地从沟槽14去除。在这种牺牲材料已通过开口25而被去除之后，密封层26被形成以密封开口25并且形成封闭腔18，封闭腔18被用于按照电气方式将导电构件17与半导体衬底11隔离。
现在将参照图4至8描述在沟槽中加工腔的方法。所述方法可被用于加工半导体装置，例如晶体管装置30，所述半导体装置在沟槽中具有导电构件，所述导电构件通过腔而与沟槽的侧壁分隔开。所述方法可被用于加工图1至3和9中示出的布置。
图4至8中的每个图分别包括表明为A的放大剖视图、表明为B的剖视图和表明为C的顶视图。
在图4至8中，半导体衬底11包括第一导电类型(n型)和多个晶体管基元。每个晶体管基元包括：第一导电类型的漏极区31；第一导电类型的漂移区32，被布置在漏极区31上，由此与漏极区31相比，漂移区32被更轻掺杂；与第一导电类型相对的第二导电类型(例如，p型)的主体区33，主体区33被布置在漂移区32上；和第一导电类型的源极区34，被布置在主体区33上或布置在主体区33中。每个晶体管基元还包括：栅电极36；和一个沟槽14，具有布置在该沟槽14内的导电构件17；和台面37，由位于沟槽14中的相邻沟槽之间的半导体衬底11的部分形成。沟槽14中的导电构件17提供场板。
图4A图示半导体衬底的放大剖视图，图4B图示半导体衬底11的剖视图，并且图4C图示半导体衬底11的顶视图。
在参照图4至8描述的晶体管装置30中，栅电极36被布置在栅极沟槽35中，栅极沟槽35位于台面37中并且位于沟槽14中的相邻沟槽之间。通过布置在栅极沟槽35中的栅极绝缘层38，栅电极36与半导体衬底11电绝缘。栅极电绝缘层38被布置在栅极沟槽35的侧壁39和底基40上，并且可在栅极沟槽35的底基40上具有比它在栅极沟槽35的侧壁39上的厚度大的厚度。
在一些未图示的实施例中，栅电极36是布置在半导体衬底11的第一主表面12上的平面栅极。
参照图4A和4B的剖视图，沟槽14还包括牺牲材料42，牺牲材料42铺衬沟槽14并且填充场板17与沟槽14的侧壁16和底基15之间的空隙。参照图4C的顶视图，包括场板17的沟槽14每个均在顶视图中具有基本上圆形的结构，并且是柱状或针状的，如在图4B的剖视图中能够看出。柱状沟槽14被布置在行和列的正方形网格阵列中。栅极沟槽35具有细长结构，并且被形成在纵向部分40a和横向部分40b的正方形网格40中，由此一个纵向部分40a或横向部分40b被布置在柱状沟槽14的阵列中的相邻柱状沟槽之间。栅电极36也具有带有纵向和横向部分的正方形网格形式。
参照图4A，半导体衬底11还包括界面层41，界面层41在第一主表面12上方连续地延伸，以使得它覆盖台面37的源极区34、包括栅电极36的栅极沟槽35和包括牺牲材料42的沟槽14、场板17的上表面20。界面层41也被称为散射层，并且可在主体区33和源极区34的注入之前被沉积。
参照图4B，晶体管装置30包括：有源区域43，被示出在图4A的放大视图中；和边缘终止区44，沿侧向包围有源区43。边缘终止区44包括内边缘终止区45，内边缘终止区45包括包含场板17的至少一个沟槽14和包含栅电极36的至少一个栅极沟槽35，但与有源区域43的不同之处在于，源极区34被省略，从而主体区33延伸到第一主表面12。边缘终止区44还包括外边缘终止区46，外边缘终止区46包围内边缘终止区45。
参照图5和图5A的放大剖视图，界面层41然后被结构化以形成安置在沟槽14上方的开口47。由于开口47，包括场板17和牺牲材料42的沟槽14以及包围沟槽14的第一主表面12的邻接区域被从界面层41暴露。栅极沟槽35和包围栅极沟槽35的第一主表面12的邻接区域保持被界面层41覆盖。如在图5C的顶视图中能够看出，在这个实施例中，开口47具有正方形形式并且与栅极沟槽35的正方形网格40同心。整个圆形沟槽14和与沟槽14紧紧相邻的第一主表面12的区被从界面层41暴露。
参照图6以及图6A和6B的剖视图，锚定层19然后被沉积在第一主表面上，以使得它完全覆盖包括台面37的第一主表面12、栅极沟槽35和沟槽14。至少一个开口25然后被形成在锚定层19中，所述至少一个开口25被至少部分地安置在布置在有源区域43中的沟槽14中的牺牲材料42上方。锚定层19中的开口25还可被安置在边缘终止区44中以及有源区域43中的每个沟槽14上方。
如在图6C的顶视图中能够看出，四个开口25被形成到每个沟槽14，每个开口25具有基本上圆形形状，所述四个开口25被均匀地布置在沟槽14中的牺牲材料42上方。每个圆形沟槽14的四个开口可被安置在正方形的拐角。锚定层19的剩余区在开口14之间延伸，并且因此在半导体衬底11的第一主表面12和场板17的上表面20之间延伸。锚定层19完全覆盖在台面37上安置在栅极沟槽35上方的界面层41的剩余区。锚定层19在这些区中与界面层41直接接触。然而，锚定层19在与沟槽14紧紧相邻(即，与沟槽14邻接)的区与半导体衬底11的第一主表面12直接接触，并且因此与半导体衬底11的半导体材料直接接触，并且也与场板17的上表面20的材料直接接触。锚定层19还延伸到未通过开口25之一而暴露的牺牲材料42的区上，并且与牺牲材料42的所述区域直接接触。
参照图7以及图7A和7B的剖视图，通过锚定层19中的开口25，例如通过蚀刻过程，牺牲材料42的至少某一部分被从沟槽14去除。可使用等离子体蚀刻和/或湿法蚀刻。如在图7B的剖视图中能够看出，在这个实施例中，沟槽14内的所有牺牲材料42被去除，以使得通过空隙，场板17与侧壁16并且与沟槽14的底基15分隔开。
牺牲材料42可相对于锚定层19的材料选择性地蚀刻，以使得在从沟槽14去除牺牲材料42期间以及在从沟槽14去除牺牲材料42之后，锚定层19在半导体衬底11的第一主表面12和场板17的导电材料的上表面20之间形成支撑网。由于界面层41完全被锚定层19覆盖，所以它不接触蚀刻介质。因此，牺牲材料42不必可相对于界面层41选择性地蚀刻。界面层41甚至能够由与牺牲材料42相同的材料形成，因为由于中间锚定层19，界面层41不会被蚀刻介质侵蚀。合适的材料的组合是用于界面层41和牺牲材料42的SiO2、用于场板17的多晶硅以及用于锚定层19的氮化硅。
在牺牲材料42已被从沟槽14去除到应用所需的程度之后，密封层26被沉积在第一主表面12上，以使得它在锚定层19上方并且在形成在锚定层19中的开口25上方延伸，并且以使得密封层26密封开口25并且在沟槽14内形成封闭和密封腔或间隙18。密封层26可填充或部分地填充开口25，并且还可稍微延伸到沟槽14的上部分以便密封腔18内的蚀刻过程环境，例如真空。
在图7中图示的实施例中，布置在边缘终止区44中的沟槽14也包括腔。在其它实施例中，边缘终止区45中的沟槽14中的一个或多个可包括固体介电材料(例如，牺牲材料42)以按照电气方式使导电构件与半导体衬底11绝缘。通过结构化锚定层19以使得没有开口被形成在边缘终止区中的这种相应沟槽上方，容易地实现这一点。图9图示这种布置的示例。
参照图8以及图8A和8B的剖视图，一个或多个另外的介电层50可被形成在密封层26上，并且开口51被形成，开口51延伸穿过介电层50、密封层26、锚定层19和界面层41到台面37中的个体台面中。开口51被形成为穿过介电层50、密封层26和锚定层19到场板17中的个体场板的导电材料中。开口51然后被利用导电材料52填充以提供针对台面37和针对导电场板17的接触器。导电层52可包括两个或更多个子层。导电材料52还可在介电层52的上表面上方延伸，按照电气方式将晶体管基元的台面接触器和场板17彼此耦合。替代地，另一导电层可被形成在介电层50的上表面上，该另一导电层在个体接触器52之间延伸并且按照电气方式将个体接触器52彼此连接。
开口51的底基可延伸穿过源极区34，以使得底基被布置在主体区33中。在一些实施例中，在开口51被形成到台面37之后，在开口51的底基的接触注入可被执行以在位于台面37中的开口51的底基在主体区33中创建更加高度地掺杂的区53。
开口可被形成为穿过介电层50、密封层26、锚定层19和界面层41到安置在栅极沟槽35中的栅电极36，以形成针对栅电极36的电接触器并且按照电气方式将晶体管基元的栅电极彼此连接。到栅电极的开口可被形成在不能在图8A中看到的平面中。
图9图示具有与图8中图示的有源区域类似的有源区域43的晶体管装置30。图9的晶体管装置30还包括内衬层53，内衬层53铺衬腔18。内衬层53可包括二氧化硅，并且可被用于更好地密封腔18。内衬层53在沟槽14的侧壁16、沟槽14的底基15的外围区、介电材料24的侧面(如果存在介电材料24的话)和导电构件17的侧面21上方延伸。
内衬层53还可被用在图1至8中示出的腔18的布置中。
空间相对术语(诸如，“在…下方”、“在...下面”、“下”、“在...上方”、“上”等)为了容易描述而被使用以解释一个元件相对于第二元件的安置。这些术语旨在包括除了与附图中描绘的那些方位不同的方位之外的所述装置的不同方位。另外，诸如“第一”、“第二”等的术语也被用于描述各种元件、区、部分等，并且也不旨在是限制性的。相同的术语在整个描述中指代相同的元件。
如本文中所使用，术语“具有”、“含有”、“包含”、“包括”等是开放式术语，所述开放式术语指示陈述的元件或特征的存在，但不排除另外的元件或特征。冠词“一”、“一个”和“该”旨在包括复数以及单数，除非上下文清楚地另外指示。要理解，除非另外特别地指出，否则本文中描述的各种实施例的特征可彼此组合。
虽然已在本文中图示和描述了特定实施例，但本领域普通技术人员将会理解，在不脱离本发明的范围的情况下，各种替代和/或等同实现可替换示出和描述的特定实施例。本申请旨在覆盖本文中讨论的特定实施例的任何适配或变化。因此，旨在本发明仅由权利要求及其等同物限制。

Claims (15)

1.一种半导体装置，包括：
半导体衬底，具有第一主表面；
一个或多个沟槽，被形成在所述第一主表面中，并且具有底基和侧壁，所述侧壁从所述底基延伸到所述第一主表面；
锚定层；
导电构件，被布置在所述沟槽中，并且通过形成在所述沟槽中的腔而与所述沟槽的所述侧壁分隔开，其中所述锚定层从所述半导体衬底的所述第一主表面在所述腔上方延伸到所述导电构件的上表面上。
2.如权利要求1所述的半导体装置，其中所述锚定层包括安置在所述腔上方的至少一个开口，并且所述半导体装置还包括布置在所述锚定层上并且覆盖所述至少一个开口以密封所述腔的密封层。
3.如权利要求1或权利要求2所述的半导体装置，还包括：界面层，被布置在所述半导体衬底的所述第一主表面上，使所述沟槽露出。
4.如权利要求3所述的半导体装置，其中所述界面层通过所述半导体衬底的所述第一主表面的一部分而与所述沟槽的所述侧壁分隔开，并且所述锚定层与所述半导体衬底的所述第一主表面的这个部分直接接触。
5.如权利要求1至4中任何一项所述的半导体装置，其中所述锚定层由具有至少200GPa的杨氏模量的材料形成。
6.如权利要求1至5中任何一项所述的半导体装置，其中所述沟槽是细长沟槽或柱状沟槽。
7.如权利要求1至6中任何一项所述的半导体装置，其中所述半导体衬底包括第一导电类型和多个晶体管基元，每个晶体管基元包括所述第一导电类型的漏极区、所述漏极区上的所述第一导电类型的漂移区、所述漂移区上的与所述第一导电类型相对的第二导电类型的主体区和所述主体区上的所述第一导电类型的源极区、栅电极和具有所述导电构件的所述沟槽，其中所述导电构件提供场板。
8.一种在沟槽中产生腔的方法，所述方法包括：
提供半导体衬底、一个或多个沟槽、导电构件，所述半导体衬底具有第一主表面，所述一个或多个沟槽被形成在所述第一主表面中并且具有底基和侧壁，所述侧壁从所述底基延伸到所述第一主表面，所述导电构件被布置在所述沟槽中并且通过牺牲材料而与所述沟槽的所述底基和侧壁分隔开；
将锚定层施加到所述第一主表面，所述锚定层覆盖所述沟槽并且与所述导电构件的上表面接触；
在所述锚定层中形成至少一个开口，所述至少一个开口暴露所述沟槽中的所述牺牲材料，所述锚定层在沿侧向与所述开口相邻的区中的所述半导体衬底的所述第一主表面和所述导电构件的上表面之间延伸；
通过所述至少一个开口，从所述沟槽去除所述牺牲材料的至少一部分；
将密封层沉积在所述第一主表面上，密封所述至少一个开口并且在所述沟槽中形成腔，以使得所述导电构件通过所述腔而与所述沟槽的所述侧壁分隔开。
9.如权利要求8所述的方法，其中所述开口具有比所述沟槽的所述侧壁上的所述牺牲材料的厚度小的侧向范围，或者所述开口具有侧向范围，以使得它被安置在所述牺牲材料和/或所述第一主表面和/或所述导电构件上方，由此所述锚定层的剩余部分在所述导电构件和所述第一主表面之间延伸。
10.如权利要求8或权利要求9所述的方法，其中多个开口被形成在所述锚定层中，暴露所述沟槽中的所述牺牲材料，并且通过所述多个开口，所述牺牲材料被从所述沟槽去除。
11.如权利要求8至10中任何一项所述的方法，其中通过湿法蚀刻和/或等离子体蚀刻和/或气体化学，所述牺牲材料被至少部分地去除。
12.如权利要求8至11中任何一项所述的方法，还包括：在去除所述牺牲材料之后，在所述沟槽的所述底基和侧壁以及所述导电构件的暴露表面上形成衬里。
13.如权利要求8至12中任何一项所述的方法，其中所述半导体衬底还包括布置在所述衬底的所述第一主表面上和所述沟槽上的界面层，并且所述方法还包括：
从所述第一主表面去除所述界面层的区，以使得所述界面层通过所述第一主表面的一部分而与所述沟槽的所述侧壁分隔开，并且
在所述界面层上并且直接在与所述沟槽邻接的区中的所述半导体衬底的所述第一主表面上形成所述锚定层。
14.如权利要求8至13中任何一项所述的方法，其中所述半导体衬底包括第一导电类型和多个晶体管基元，每个晶体管基元包括所述第一导电类型的漏极区、所述漏极区上的所述第一导电类型的漂移区、所述漂移区上的与所述第一导电类型相对的第二导电类型的主体区和所述主体区上的所述第一导电类型的源极区、栅电极和具有所述导电构件的所述沟槽，其中所述导电构件提供场板。
15.如权利要求14所述的方法，其中所述栅电极被布置在栅极沟槽中，并且通过形成在所述栅极沟槽中的电绝缘层而与所述半导体衬底电绝缘，并且其中在所述界面层的部分被去除之后，所述界面层覆盖所述栅电极和所述栅极沟槽。
CN202311325981.2A 2022-10-13 2023-10-13 半导体装置和在沟槽中产生腔的方法 Pending CN117894839A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP22201457.3 2022-10-13
EP22201457.3A EP4354508A1 (en) 2022-10-13 2022-10-13 Semiconductor device and method of producing a cavity in a trench

Publications (1)

Publication Number Publication Date
CN117894839A true CN117894839A (zh) 2024-04-16

Family

ID=83693106

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311325981.2A Pending CN117894839A (zh) 2022-10-13 2023-10-13 半导体装置和在沟槽中产生腔的方法

Country Status (4)

Country Link
US (1) US20240128329A1 (zh)
EP (1) EP4354508A1 (zh)
KR (1) KR20240051852A (zh)
CN (1) CN117894839A (zh)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012006261A2 (en) * 2010-07-06 2012-01-12 Maxpower Semiconductor Inc. Power semiconductor devices, structures, and related methods
JP6426642B2 (ja) * 2016-03-08 2018-11-21 株式会社東芝 半導体装置
DE102016108949B4 (de) 2016-05-13 2023-02-09 Infineon Technologies Austria Ag Halbleitervorrichtungen und Verfahren zum Herstellen einer Halbleitervorrichtung
JP7474214B2 (ja) * 2021-03-17 2024-04-24 株式会社東芝 半導体装置

Also Published As

Publication number Publication date
EP4354508A1 (en) 2024-04-17
KR20240051852A (ko) 2024-04-22
US20240128329A1 (en) 2024-04-18

Similar Documents

Publication Publication Date Title
US10121892B2 (en) Semiconductor device
US7557409B2 (en) Super trench MOSFET including buried source electrode
KR100714198B1 (ko) 매립게이트를 구비한 모스-게이트된 장치 및 그 형성방법
KR100589252B1 (ko) 자기 정렬된 소스 및 접촉을 가진 트랜치 ｆｅｔ
US8022470B2 (en) Semiconductor device with a trench gate structure and method for the production thereof
US20070108511A1 (en) Semiconductor structure, method for operating a semiconductor structure and method for producing a semiconductor structure
US6835993B2 (en) Bidirectional shallow trench superjunction device with resurf region
CN105304692B (zh) 用于在沟槽功率mosfet中优化端接设计的不对称多晶硅栅极的制备方法
US6787872B2 (en) Lateral conduction superjunction semiconductor device
US11710784B2 (en) Semiconductor device with interlayer dielectric film
EP3621116B1 (en) Semiconductor device and manufacturing method thereof
US7494876B1 (en) Trench-gated MIS device having thick polysilicon insulation layer at trench bottom and method of fabricating the same
KR101437480B1 (ko) 기판에 대한 상면 콘택을 형성하기 위한 방법 및 구조물
JP2002519852A (ja) ラテラル高電圧トランジスタ
CN111613675B (zh) 半导体装置
JP6576926B2 (ja) 半導体装置のエッジ終端および対応する製造方法
JP4447474B2 (ja) 半導体装置およびその製造方法
EP1162665A2 (en) Trench gate MIS device and method of fabricating the same
US20240047573A1 (en) Transistor device having a field plate
CN117894839A (zh) 半导体装置和在沟槽中产生腔的方法
US20220085160A1 (en) Semiconductor device and method for manufacturing semiconductor device
US20240136411A1 (en) Transistor device and method of fabricating contacts to a semiconductor substrate
CN117790552A (zh) 半导体器件和方法
EP4362068A1 (en) Transistor device and method of fabricating contacts to a semiconductor substrate
EP3863066A1 (en) Transistor device and method of fabricating a gate of a transistor device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication