CN117790552A - 半导体器件和方法 - Google Patents

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Abstract

提供了半导体器件和方法。在实施例中，半导体器件包括：半导体衬底，其具有第一主表面；沟槽，其从第一主表面延伸到半导体衬底中，并具有基底和从基底延伸到第一主表面的侧壁；以及场板，其布置在沟槽中，并且具有高度f。场板通过布置在沟槽中的电介质结构与半导体衬底电绝缘。该电介质结构包括第一部分和第二部分，第一部分包括第一介电常数，第二部分包括第二介电常数，第二介电常数高于第一介电常数，其中电介质结构的第一部分布置在沟槽的下部中，并且电介质结构的第二部分布置在沟槽的上部中。电介质结构的第二部分具有厚度x，并且与场板的高度重叠距离v1，其中f*0.1≤v1≤f*0.8或f*0.3≤v1≤f*0.6。

Description

半导体器件和方法
背景技术
功率电子应用中使用的晶体管通常由硅(Si)半导体材料制成。功率应用中常见的晶体管器件包括SiSi功率MOSFET和Si绝缘栅双极晶体管(IGBT)。
US10,304,933B1公开了一种基于沟槽的MOSFET器件，该器件在沟槽的基底处具有屏蔽电极，通常也称为场板，该屏蔽电极位于朝向沟槽顶部布置的栅电极下方。屏蔽电极通过屏蔽电介质与栅电极和沟槽侧壁电绝缘，屏蔽电介质包括固体电介质部分和设置在屏蔽电极和沟槽侧壁之间的空腔。该空腔可以是气体填充的，例如空气填充的，并且具有小于屏蔽电介质中使用的固体材料的介电常数的介电常数。在US10,304,933B1的器件中，总体上，屏蔽电介质的有效介电常数被降低，目的是降低栅漏电容。
期望对基于沟槽的晶体管器件和用于制造基于沟槽的晶体管器件的方法的进一步改进。
发明内容
根据示例性实施例，提供了一种半导体器件，所述半导体器件包括：半导体衬底，其具有第一主表面；沟槽，其从第一主表面延伸到半导体衬底中。该沟槽具有基底和从基底延伸到第一主表面的侧壁。场板布置在沟槽中，并且具有高度f。场板通过布置在沟槽中的电介质结构与半导体衬底电绝缘。该电介质结构包括第一部分和第二部分，第一部分包括第一介电常数，第二部分包括第二介电常数，第二介电常数高于第一介电常数。电介质结构的第一部分布置在沟槽的下部中，并且电介质结构的第二部分布置在沟槽的上部中。
在一些实施例中，电介质结构的第二部分具有高度或厚度x，并且与场板的高度重叠距离v1，其中f*0.1≤v1≤f*0.8或f*0.3≤v1≤f*0.6。
在一些实施例中，电介质结构的下部第一部分包括氧化物，例如二氧化硅，并且电介质结构的上部第二部分包括所谓的高K电介质。与二氧化硅相比，高K电介质材料具有更高的介电常数(κ，kappa)。高K电介质材料的示例包括硅酸铪、硅酸锆、二氧化铪和二氧化锆。
位于朝向场板上部并且在沟槽上部中的电介质结构的第二部分的较高介电常数允许半导体衬底中横向邻接电介质结构的第二部分的区域中的半导体衬底具有较高的掺杂水平。与电介质结构由具有单一介电常数的单一材料形成的结构相比，这使得能够改进参数Ron(导通电阻)x A。同时，可以避免击穿电压不可接受的高增加。
场板可以由例如多晶硅的导电材料形成，并且通过电介质结构与半导体衬底电绝缘。电介质结构的上部第二部分的电介质材料可以是固体，并且电介质结构的第二部分可以具有厚度x，使得其与场板重叠距离v1，该距离v1是场板高度f的至少10％。当场板和电介质结构的第二部分基本垂直于第一主表面延伸到沟槽中时，重叠距离v1可以基本垂直于第一主表面延伸。电介质结构的第二部分的与场板重叠的至少一部分位于沟槽内并且在第一主表面之下。场板高度f的至少20％没有被电介质结构的第二部分垂直重叠。未被电介质结构的上部第二部分垂直重叠的场板的高度可以被电介质结构的下部第一部分垂直重叠。
在一些实施例中，电介质结构还包括电介质结构的一个或多个中间部分，其垂直布置在电介质结构的第一和第二部分之间，并且包括介电常数在电介质结构的第一和第二部分的介电常数的中间的材料，使得介电常数在从沟槽基底到半导体衬底的第一主表面的方向上增加。
在一些实施例中，电介质结构的第一、第二和任何中间部分由固体电介质材料形成。
在一些实施例中，电介质结构的第一部分包括空腔，并且电介质结构的第二部分密封该空腔，使得在场板的侧壁和沟槽的侧壁之间以及沟槽内形成封闭且密封的空腔。空腔是空的，即没有固体材料，并且可以是真空填充的或气体填充的。空腔也可以被称为空隙。
在一些实施例中，电介质结构的第二部分由位于沟槽上部并在场板和沟槽侧壁之间延伸的电介质材料形成。可以认为电介质结构的第二部分形成了密封和封闭沟槽内空腔的帽或塞。电介质结构的第二部分可以被认为具有位于沟槽上部并在场板和沟槽侧壁之间延伸的塞或阻塞物的形式。电介质结构的第二部分可以由固态的电介质材料形成。
电介质结构的第一部分和第二部分可以各自具有环形形状，由此环的外轮廓对应于沟槽的内轮廓，例如对于矩形条状沟槽在平面视图中为矩形，并且环的内轮廓对应于场板的外轮廓，例如对于矩形条状场板和矩形条状沟槽在平面视图中为矩形。
电介质结构的第二部分可以完全位于沟槽的上部内，或者可以具有T形截面，并且在场板的第一主表面和上表面的边缘区域上延伸。一个或多个另外的电介质层可以布置在半导体衬底的第一主表面上，所述一个或多个另外的电介质层进一步在电介质结构的第二部分的上表面和场板的上表面上延伸。这些一个或多个另外的电介质层可以是金属化结构的一部分。
在一些实施例中，电介质结构的第二部分由沿垂直方向延伸到沟槽上部中的电介质层的一部分形成。该电介质层还在半导体衬底的第一主表面和场板的上表面上横向延伸。位于沟槽内的电介质层部分在场板和沟槽侧壁之间延伸。电介质层可以是金属化结构的一部分，并且电介质结构的第二部分可以是该电介质层的整体部分。在沟槽中形成电介质结构的第二部分的电介质层部分具有位于沟槽上部并在场板和沟槽侧壁之间延伸的帽或塞的形式。在沟槽中形成电介质结构的第二部分的电介质层部分可以具有环形形状，由此环的外轮廓对应于沟槽的内轮廓，例如对于矩形条状沟槽在平面视图中为矩形，并且环的内轮廓对应于场板的外轮廓，例如对于矩形条状场板和矩形条状沟槽在平面视图中为矩形。
在沟槽下部中的电介质结构的第一部分是空腔的实施例中，电介质结构的第二部分和场板的上部以及沟槽侧壁之间的接触形成密封，该密封可以具有帽或塞的形式，其密封并封闭空腔，并且有助于可靠地密封沟槽内的空腔。这种布置还有助于确保场板在沟槽内的位置。电介质结构的第二部分也可以用于机械稳定沟槽内场板的固体材料，因为它与场板的最上部垂直重叠距离x，其中x指的是最大重叠距离。与其中沟槽还包括朝向沟槽顶部布置的栅电极的实施例相比，场板可以具有更大的高度，并且也没有通过位于沟槽深度中间的电介质层固定就位。沟槽的深度是沟槽基底和半导体衬底的第一主表面之间的距离。
在一些实施例中，封闭空腔在沟槽内横向并连续地包围场板。该空腔具有由场板形成的基本垂直的内表面和由沟槽侧壁形成的基本垂直的外表面。该空腔具有由电介质结构的第二部分的下表面形成的上表面和由沟槽基底形成的下表面。
在一些实施例中，电介质结构的第二部分的电介质材料被选择为具有比空腔的介电常数更高的介电常数。该空腔可以填充一种或多种气体，例如空气，或者通过在电介质结构的第二部分的形成期间存在的气氛填充。例如，空腔可以填充有真空或包括各种处理气体的真空。
提供了一种半导体器件，其中将场板与半导体衬底电绝缘的电介质结构的介电常数沿着场板的高度变化，并因此沿着沟槽的深度变化。介电常数在从场板基底到衬底的第一主表面的方向上增加。
在一些实施例中，电介质结构包括封闭且密封的空腔，该空腔包括位于朝向沟槽下部区域的真空或气体以及位于沟槽上部区域中的固体电介质材料。空腔具有的介电常数低于形成电介质结构第二部分的固体电介质材料的介电常数。
形成空腔帽的电介质结构的第二部分可以由单一材料形成，例如氧化硅，或者可以由所谓的高k电介质材料形成。在一些实施例中，电介质结构的第二部分可以由两个或更多个子层形成，并且包括下子层和在下子层上的上子层。下子层形成空腔的上表面。下子层具有的介电常数高于空腔的介电常数，但低于上子层的介电常数。例如，空腔可以包括真空，电介质结构的第二部分的下子层可以由氧化硅形成，并且上子层可以由高k电介质材料形成。
位于朝向场板上部的电介质结构的第二部分的固体电介质材料允许邻接第一主表面的区域中的半导体衬底具有更高的掺杂水平，同时仍然使得能够减小沟槽的间距，因为沟槽下部中的空腔使得能够减小电介质层在横向方向上的厚度，并且从而减小沟槽之间的间距。这使得参数Ron(导通电阻)×A(面积)相对于电介质结构由具有单一介电常数的单一材料形成的结构能够有所改进，无论该介电常数是电介质结构的第二部分的固体电介质材料的介电常数还是空腔内的真空或气体的介电常数。
半导体衬底可以包括形成在基础衬底上的外延沉积层，例如形成在硅晶片上的外延硅层。
在一些实施例中，外延层包括第一导电类型的漂移区、与第一导电类型相反的第二导电类型的体区和第一导电类型的源区。体区布置在漂移区上并与漂移区形成pn结。源区布置在体区上和/或体区中。这种结构形成了晶体管器件，例如MOSFET。该晶体管器件是具有漂移区的垂直晶体管器件，该漂移区基本上垂直于第一主表面延伸。
与沟槽底部相比，电介质结构在沟槽顶部具有更高的介电常数。这种布置可以用于允许在与电介质结构的第二部分相邻的外延层区域中的漂移区中的掺杂浓度增加。因此，电介质结构的第二部分的较高介电常数在漂移区的增加的导电性上提供了合适的电绝缘，这是由于在与电介质结构的第二部分横向相邻定位的外延层区域中漂移区的掺杂浓度增加。这使得参数RonxA能够减小。还利用了这样的观察，即沟槽基底的电场高于朝向沟槽在第一主表面处的开口的电场。因此，电介质结构的介电常数被选择为朝向基底较低，以便提供朝向沟槽基底的电绝缘。换句话说，沟槽内的电介质结构的第一部分的介电常数可以低于沟槽内的电介质结构的第二部分的介电常数。
在一些实施例中，场板延伸到或接近半导体衬底的第一主表面。
沟槽的侧壁可以基本垂直于第一主表面延伸，或者可以稍微倾斜于第一主表面，使得沟槽稍微呈锥形，其基底处的面积比处于第一主表面的开口处的面积小。
在其中布置场板的沟槽可以具有细长的条状形式，该条状形式具有平行于第一主表面延伸的长度，其长度大于其宽度并且大于其距第一主表面的深度。在这些实施例中，沟槽的侧壁具有多个侧壁区段，这些侧壁区段基本上彼此垂直布置，以形成条状矩形沟槽。典型地，提供基本上彼此平行延伸的多个沟槽，从而在这些沟槽的相邻沟槽之间形成半导体衬底的半导体材料的条状台面(mesa)。
在其他实施例中，沟槽具有柱状或针状类型的形状。柱状或针状形状的沟槽具有与其在衬底中的高度/深度成比例的小或窄的周长或宽度。柱状或针状沟槽在平面视图中可以具有八边形、圆形、正方形、六边形和其他形状。例如，如果沟槽在平面视图中是圆形的，则柱状沟槽可以具有单个侧壁，或者例如，如果柱状沟槽在平面视图中具有正方形或六边形，则柱状沟槽可以具有彼此成角度布置的多个侧壁区段。通常，提供多个柱状沟槽。例如，柱状沟槽(因此位于沟槽中的场板)可以布置成行和列的规则正方形网格阵列，或者偏移行或六边形阵列。
半导体衬底可以由硅形成，并且可以由单晶硅或外延沉积的硅层形成，所述外延沉积的硅层通常被称为外延层。
在一些实施例中，场板具有与衬底的第一主表面基本共面的上表面。在一些实施例中，电介质结构的第二部分的厚度x、场板的高度f以及电介质结构的第二部分和场板之间的重叠的距离v1是从第一主表面并垂直于第一主表面测量的。在电介质结构的第二部分和场板均具有与半导体衬底的第一主表面基本共面的上表面的实施例中，电介质结构的第二部分的厚度和电介质结构的第二部分与场板之间的垂直重叠是相同的，即x＝v1。在一些实施例中，电介质结构的第二部分的上表面布置在衬底的第一主表面上方，并且场板的上表面与第一主表面共面或者位于沟槽内的第一主表面下方。在这些实施例中，电介质结构的第二部分的厚度x大于电介质结构的第二部分和场板之间的垂直重叠v1，即x>v1。
场板由导电材料形成，并且在半导体器件的一些实施例中，更一般地使用导电特性。例如，在一些实施例中，半导体器件可以是电容器。
在其他实施例中，半导体器件是晶体管器件，例如MOSFET器件，并且导电场板用作电荷补偿结构。场板可以耦合到源电位或地电位。
在一些实施例中，半导体衬底包括第一导电类型的漂移区、与第一导电类型相反的第二导电类型的体区和第一导电类型的源区。体区布置在漂移区上并与漂移区形成pn结。源区布置在体区上和/或体区中。这种结构形成了晶体管器件，例如MOSFET。该晶体管器件是具有漂移区的垂直晶体管器件，该漂移区基本上垂直于第一主表面延伸。
漂移区和体区之间形成的pn结位于距离第一主表面的深度d处。在一些实施例中，电介质结构的第二部分由固体电介质材料形成，并具有厚度x，延伸超过pn结并与漂移区重叠距离v2，其中d*0.1≤v2≤d*0.8或者d*0.3≤v2≤d*0.6。在其他实施例中，电介质结构的第二部分延伸超过pn结并与漂移区重叠距离v2，其中f*0.1≤v2≤f*0.8或f*0.3≤v2≤f*0.6。
在距离x是从第一主表面测量的实施例中，与pn结相比，电介质结构的第二部分的下表面位于距第一主表面更大的距离处。电介质结构的第二部分延伸到沟槽中超过pn结距离v2。
在晶体管器件的一些实施例中，沟槽不包括栅电极，使得场板延伸到或接近半导体衬底的第一主表面。栅电极可以布置在栅沟槽中，该栅沟槽布置在与场板所在的沟槽横向相邻的台面中。栅沟槽也从第一主表面延伸到半导体衬底中。可以提供多个沟槽，使得在这些沟槽的相邻沟槽之间形成台面，栅沟槽位于每个台面中。
在一些实施例中，沟槽内的电介质结构还包括固态电介质材料的柱，该柱位于沟槽的基底和场板的下表面之间。场板的下表面通过具有高度a的固体电介质材料柱与沟槽的基底隔开
电介质结构的第一部分具有基底或下表面，其与电介质材料柱垂直重叠距离b。在一些实施例中，电介质结构的第一部分的下表面与沟槽基底的外围区域直接接触，使得电介质结构的第一部分从沟槽的基底延伸到电介质结构的上部第二部分的下表面。在其他实施例中，沟槽的基底完全被附加的电介质材料覆盖。电介质结构的第一部分具有的高度使得其与电介质材料柱的至少上部垂直重叠距离b。在一些实施例中，距离b是b≥a*0.6或b≥a*0.8。电介质结构的第一部分的下表面可以与沟槽的基底隔开距离a-b，并且0≤(a-b)≤a*0.4。
在电介质结构的第一部分由空腔形成的实施例中，空腔具有基底，该基底与电介质材料柱垂直重叠距离b。在一些实施例中，空腔的基底可以由沟槽基底的外围区域形成，使得空腔从沟槽的基底延伸到电介质结构的第二部分的下表面。在其他实施例中，沟槽的基底完全被电介质材料覆盖，使得空腔具有由电介质材料形成的基底。空腔具有的高度使得其与电介质材料柱的至少上部垂直重叠距离b。在一些实施例中，距离b是b≥a*0.6或b≥a*0.8。空腔的基底与沟槽的基底相隔距离a-b，且0≤(a-b)≤a*0.4。
在一些实施例中，电介质材料柱包括两个或更多子层，这些子层可以具有相同的成分，例如氧化硅，或者不同的成分。由相同成分(例如氧化硅)形成的两个子层可以使用不同的方法形成，例如热氧化和高密度等离子体沉积。
在电介质结构的第一部分是空腔的实施例中，至少场板的侧壁和沟槽的侧壁和基底可以覆盖有形成衬垫层的电介质层。在该实施例中，空腔包括由电介质层形成的基底和侧壁，并且在顶部被由固体电介质材料形成的电介质结构的第二部分密封。
在一些实施例中，为空腔提供帽的电介质结构的第二部分由二氧化硅形成，并且电介质衬垫层(如果使用的话)也由氧化硅形成。在一些实施例中，帽、柱和电介质衬垫层由氧化硅形成，使得空腔在所有侧面上都由氧化硅界定。这可以有助于在帽和电介质衬垫层之间形成良好的密封，并且也有助于在空腔内提供稳定的气氛或真空。
示例性实施例还提供了用于在沟槽中制造空腔的方法，该方法可以用于形成这里描述的任何一个实施例的半导体器件。该方法可用于形成电容器或晶体管器件。
在实施例中，该方法包括在半导体衬底的第一主表面中形成沟槽，该沟槽具有基底和从基底延伸到第一主表面的侧壁。该方法还包括在沟槽的基底和沟槽的侧壁上形成第一绝缘层，将导电材料插入沟槽并填充沟槽。从沟槽的侧壁和沟槽基底的外围区域选择性地去除第一绝缘层，以形成凹陷。在沟槽中形成第二绝缘层，该第二绝缘层覆盖或密封凹槽，以便在沟槽中形成封闭的空腔。
帽至少部分地并且在一些实施例中完全地位于沟槽内。在一些实施例中，帽具有厚度x，并与导电材料的高度f重叠。然而，凹槽没有完全被第二绝缘层填充，从而在沟槽的帽和基底之间形成空腔。该空腔可以填充真空或气体。帽可以至少部分地位于沟槽内，使得帽与导电材料重叠距离v1，其中f*0.1≤v1≤f*0.8或f*0.3≤v1≤f*0.6。
帽的电介质材料是固体，并且帽具有厚度x，使得它与场板重叠距离v1，该距离v1是场板高度f的至少10％，并且场板高度f的至少20％没有被帽垂直重叠，从而在场板的侧壁和沟槽侧壁之间在沟槽内形成空腔。当场板和帽基本垂直于第一主表面延伸到沟槽中时，重叠距离v1可以基本垂直于第一主表面延伸。电介质结构的第二部分的与场板重叠的至少一部分位于沟槽内并且在第一主表面之下。形成帽的电介质材料可以具有介电常数，该介电常数大于位于帽下面的沟槽内的电介质结构中使用的空腔和/或其他材料的介电常数。
在其形成之后，第一绝缘层界定了在沟槽中形成的中央凹槽，该凹槽具有适于由插入该凹槽中的导电材料形成场板的尺寸。第一绝缘层可以通过沉积或氧化形成，并且可以包括多个子层。
在插入填充位于中央的凹槽的导电材料之后，随后从沟槽中选择性地去除第一绝缘层，以在沟槽的外围形成凹槽，由此导电材料和半导体衬底的材料大部分保持未被蚀刻。随后可以通过湿法蚀刻从沟槽中选择性地去除第一绝缘层，以在沟槽的外围形成凹槽，第一绝缘层的材料(例如氧化硅)相对于导电材料(例如多晶硅)和/或半导体衬底的材料(例如硅)的选择性可以是大约100比1。
在一些实施例中，从沟槽的侧壁和沟槽基底的外围区域选择性地完全去除第一绝缘层，以便形成具有由半导体衬底的材料(例如硅)形成的基底和侧壁的凹槽。形成一种布置，其中导电材料布置在由第一绝缘层形成的柱上，并通过凹槽与沟槽的侧壁隔开。换句话说，没有从位于导电材料的下表面和沟槽基底之间的沟槽区域去除第一绝缘层。在半导体器件是晶体管器件的实施例中，导电材料也可以具有柱形式并形成场板。
沟槽和场板中导电材料的形状由沟槽的形状确定。例如，对于细长的条形沟槽，场板也具有细长的条状形式。对于柱状沟槽，场板具有柱状形式。
可以使用各种方法在沟槽的基底和侧壁上形成第一绝缘层。
在实施例中，通过首先在沟槽的侧壁和基底上形成第一绝缘子层来形成第一绝缘层，使得它界定沟槽中的位于中央的凹槽。然后，至少从沟槽的侧壁至少部分去除第一绝缘子层。在一些实施例中，第一绝缘层从侧壁完全去除。第一绝缘子层保留在沟槽的基底上。可以使用不同的技术形成第一绝缘层，这可能导致第一绝缘层的不同布置。例如，在高密度等离子体(HDP)沉积中，平坦表面(诸如沟槽基底)上的厚度大于侧壁(诸如沟槽侧壁)上的厚度。在HDP沉积和氧化物湿法蚀刻之后，可以去除侧壁上的氧化物，而沟槽基底上的氧化物将部分保留。
然后在侧壁上和布置在沟槽基底上的第一绝缘子层上形成第二绝缘子层。这形成了一种布置，其中沟槽基底上的绝缘材料的总厚度大于沟槽侧壁上的绝缘材料的厚度。由第二绝缘子层界定的沟槽的剩余未填充部分形成位于中央的凹槽，该凹槽限定了场板的尺寸及其在沟槽内的位置。
在替代实施例中，通过在沟槽的侧壁和基底上形成第一绝缘子层来形成第一绝缘层，使得在沟槽中界定位于中央的凹槽。然后用牺牲材料填充沟槽，即剩余的位于中央的凹槽。然后，从沟槽的上部选择性地去除牺牲材料，以在沟槽的中央形成凹槽。牺牲材料的最低部分保留并形成牺牲材料的塞，该塞布置在凹槽的基底处并部分位于第一绝缘子层内。位于中央的凹槽被第一绝缘子层横向包围。该方法继续从沟槽的侧壁至少部分去除第一绝缘子层。在一些实施例中，第一绝缘层从侧壁完全去除。第一绝缘子层的一些保留在沟槽的基底上，并且牺牲材料的塞突出到保留在沟槽基底上的第一绝缘子层上方。然后去除塞。这可导致在保留在沟槽基底上的第一绝缘子层中形成凹陷。然后在沟槽的侧壁上和保留在沟槽基底上的第一绝缘子层上形成第二绝缘子层。第二绝缘子层可以共形沉积，使得在第二绝缘子层的上表面中形成凹陷。
牺牲材料可以通过湿法蚀刻和/或灰化来去除。牺牲材料对第一绝缘子层的选择性可以是大约100比1。
第一绝缘子层可以通过高密度等离子体沉积形成，并且第二绝缘子层可以通过原子层沉积形成。可以通过湿法蚀刻从侧壁去除第一绝缘子层。
在一些实施例中，通过湿法蚀刻或等离子体蚀刻或者可以使用组合(例如湿法蚀刻之后是等离子体蚀刻)来去除第一绝缘层。用于覆盖凹槽并形成空腔的第二绝缘层可以通过原子层沉积、或化学气相沉积或TEOS(原硅酸四乙酯)沉积来沉积。
两个实施例的方法都导致第一绝缘层在沟槽基底处的厚度大于在沟槽侧壁上的厚度。
在一些实施例中，在从沟槽的侧壁和沟槽基底的外围区域选择性地部分或完全去除第一绝缘层以形成凹槽之后，该方法继续在导电材料的表面、沟槽的侧壁和沟槽基底的外围区域上形成第三绝缘层。第三绝缘层是薄绝缘层，使得凹槽仍然存在于导电材料的侧壁和衬有第三绝缘层的沟槽的侧壁和基底之间。在该实施例中，形成在沟槽中并覆盖凹槽以在沟槽中形成封闭空腔的第二绝缘层在布置在导电材料的侧壁上的第三绝缘层和沟槽的侧壁之间延伸。该空腔由位于沟槽的侧壁和基底上以及导电材料的侧壁上的第三绝缘层以及由布置在沟槽上部中的第二绝缘层形成的帽来界定。
在一些实施例中，当形成第二绝缘层以覆盖凹槽并形成沟槽的封闭空腔时，第二绝缘层的一些材料形成在沟槽基底的外围区域上。在该实施例中，空腔在基底和顶部由第二绝缘层的两个分开的区域界定。空腔的侧壁可以由导电材料的侧壁和沟槽的侧壁形成，或者如果使用第三绝缘层的话，可以由第三绝缘层形成。
在一些实施例中，第一绝缘层不仅形成在沟槽中，还形成在衬底的第一主表面上。导电材料还可以进一步形成在位于衬底的第一主表面上的第一绝缘层上以及沟槽内的第一绝缘层上。随后，施行平坦化处理。
可以使用各种方法来施行平坦化处理。在一个实施例中，平坦化处理包括选择性地等离子体蚀刻导电材料，或以下的组合：化学机械抛光以去除导电材料，随后进行等离子体蚀刻以去除第一绝缘层。
在一些实施例中，化学机械抛光用于从第一主表面去除导电材料和第一绝缘层。
在一些实施例中，通过等离子体蚀刻从第一主表面去除导电材料和第一绝缘层二者。
沟槽内的导电材料可以用在根据这里描述的实施例之一的晶体管器件中，以提供布置在半导体衬底中形成的沟槽内的场板。
如果半导体器件是晶体管器件，则半导体衬底可以具有第一导电类型，例如n型，并形成漂移区。第一导电类型的漏区可以形成在半导体衬底的与第一主表面相对的第二主表面处。在漂移区上形成与第一导电类型相反的第二导电类型(例如p型)的体区，并且在体区上和/或体区中形成第一导电类型的源区。可以通过将合适的掺杂剂注入半导体衬底的第一主表面来形成源区和体区。源区和体区可以在沟槽和沟槽内的场板与电介质结构形成之前或之后形成。
该方法还可以用于制造具有如在此描述的实施例之一中阐述的场板和柱的相对尺寸的晶体管器件。例如，在一些实施例中，帽具有厚度x，场板具有高度f，并且帽与场板重叠距离v1，其中f*0.1≤v1≤f*0.8或f*0.3≤v1≤f*0.6，和/或柱将场板隔开为与沟槽的基底隔开高度a，并且空腔具有与柱垂直重叠距离b的基底，其中b≥a*0.6或b≥a*0.8。
本领域技术人员在阅读以下详细描述和查看附图后将认识到附加的特征和优点。
附图说明
附图的元件不一定相对于彼此成比例。相似的附图标记表示相应的相似部分。各种所示实施例的特征可以组合，除非它们相互排斥。示例性实施例在附图中描绘，并在下面的描述中详述。
图1A示出了根据实施例的半导体器件的横截面视图。
图1B示出了根据实施例的半导体器件的横截面视图。
包括图2A至2J的图2示出了根据实施例的制造半导体器件的方法。
包括图3A至3K的图3示出了根据实施例的制造半导体器件的方法。
具体实施方式
在下面的详细描述中，参考了附图，附图形成了描述的一部分，并且在附图中以图示的方式示出了可以实施本发明的具体实施例。在这方面，方向术语，诸如“顶”、“底”、“前”、“后”、“前导”、“拖尾”等是参照所描述的图的取向使用的。因为实施例的组件可以定位在多个不同的取向上，所以方向术语用于说明的目的，并且决不是限制性的。应当理解，在不脱离本发明的范围的情况下，可以利用其他实施例，并且可以进行结构或逻辑上的改变。下面对本发明的详细描述不是在限制性意义上进行的，并且本发明的范围由所附权利要求限定。
下面将解释多个示例性实施例。在这种情况下，相同的结构特征由图中相同或相似的参考符号标识。在本描述的上下文中，“横向”或“横向方向”应被理解为意指通常平行于半导体材料或半导体载体的横向范围行进的方向或范围。因此，横向方向通常平行于这些表面或侧面延伸。与之相反，术语“垂直”或“垂直方向”被理解为意指通常垂直于这些表面或侧面(并因此垂直于横向方向)行进的方向。因此，垂直方向在半导体材料或半导体载体的厚度方向上行进。
如本说明书中所使用的，当诸如层、区域或衬底的元件被称为“在另一元件上”或“延伸到另一元件上”时，它可以直接在另一元件上或直接延伸到另一元件上，或者也可以存在中间元件。相反，当元件被称为“直接在另一个元件上”或“直接延伸到另一个元件上”时，不存在中间元件。
如本说明书中所使用的，当元件被称为“连接”或“耦合”到另一个元件时，它可以直接连接或耦合到另一个元件，或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接耦合”到另一个元件时，不存在中间元件。
如这里所使用的，各种器件类型和/或掺杂半导体区域可以被标识为n型或p型，但是这仅仅是为了描述的方便，并且不是旨在是限制性的，并且这种标识可以由“第一导电类型”或“第二相反导电类型”的更一般的描述来代替，其中第一类型可以是n型或p型，并且第二类型则是p型或n型。
这些图通过在掺杂类型“n”或“p”旁边指示“-”或“+”来示出相对掺杂浓度。例如，“n-”意指低于“n”掺杂区的掺杂浓度的掺杂浓度，而“n+”掺杂区具有比“n”掺杂区更高的掺杂浓度。相同的相对掺杂浓度的掺杂区不一定具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区可以具有相同或不同的绝对掺杂浓度。
在一些实施例中，半导体器件是晶体管器件，并且可以是MOSFET(金属氧化物半导体场效应晶体管)器件、绝缘栅双极晶体管(IGBT)器件或双极结型晶体管(BJT)。晶体管器件可以是具有漂移路径的垂直晶体管器件，该漂移路径基本上垂直于器件的主表面延伸。
晶体管器件的电极或端子在这里被称为源极、漏极和栅极。如这里所使用的，这些术语还涵盖其他类型的晶体管器件(例如绝缘栅双极晶体管(IGBT))的功能等效端子。例如，如这里使用的，术语“源极”不仅涵盖MOSFET器件和超结器件的源极，还涵盖绝缘栅双极晶体管(IGBT)器件的发射极和双极结型晶体管(BJT)器件的发射极，术语“漏极”不仅涵盖MOSFET器件或超结器件的漏极，还涵盖绝缘栅双极晶体管(IGBT)器件的集电极和BJT器件的集电极，并且术语“栅极”不仅涵盖MOSFET器件或超结器件的栅极，还涵盖绝缘栅双极晶体管(IGBT)器件的栅极和BJT器件的基极。
图1A示出了半导体器件10的横截面视图，该半导体器件10包括具有第一主表面12的半导体衬底11和从第一主表面12延伸到半导体衬底11中的沟槽13。沟槽13具有基底14和从基底14延伸到第一主表面12的侧壁15。侧壁15从基底的外围延伸，并完全包围基底14的外围14。
在一些实施例中，沟槽13具有细长的条状形式，其最长方向延伸到附图平面中。在这些实施例中，侧壁15具有四个侧壁区段，相邻区段基本上彼此垂直延伸以形成矩形条状沟槽13。
在其他实施例中，沟槽13具有柱状或针状类型的形状。如果柱状沟槽在平面视图中是圆形的，则它具有单个侧壁。如果柱状沟槽在平面视图中是例如正方形或六边形，则柱状沟槽的侧壁分别具有四个和六个侧壁区段，由此邻接区段彼此成角度延伸，例如基本垂直或大约60°。
沟槽13的侧壁15可以基本垂直于第一主表面12延伸，或者沟槽15可以稍微成锥形，使得基底14具有比沟槽13在第一主表面12处的开口更小的面积。沟槽13的基底14可以基本平行于第一主表面12，或者具有凹形形式。
导电场板16布置在沟槽13中，并且具有高度f。在该实施例中，场板16的上表面17基本上与半导体衬底11的第一主表面12共面。在该实施例中，场板16的下表面18因此位于距第一主表面12一定距离处，该距离对应于场板的高度f。
场板16由诸如n掺杂多晶硅的导电材料形成，并且通过布置在沟槽13中的电介质结构19与半导体衬底11电绝缘。
电介质结构19包括布置在沟槽13下部中的第一部分20和布置在沟槽13上部中的第二部分22。电介质结构19的第一部分20包括具有第一介电常数的电介质，并且电介质结构19的第二部分22包括具有比第一介电常数高的第二介电常数的电介质。在一些实施例中，电介质结构19的第一部分20由封闭且密封的空腔形成，并且电介质结构19的第二部分22提供位于沟槽13内并密封空腔的帽或塞。
参考图1A，电介质结构19包括封闭且密封的空腔20，该空腔20横向位于场板16的侧壁21和沟槽13的侧壁15之间。空腔20在顶部由盖22密封，盖22由是固体的电介质材料形成。在该实施例中，空腔12的基底由未被场板16覆盖的沟槽13的基底14的外围区域23形成。因此，空腔20在顶部由固体电介质材料的帽22的下表面29界定、在其内侧由场板16的导电材料的侧壁21界定以及在其相对外侧由沟槽13的侧壁15界定，并且在基底由基底14的外围区域23界定。沟槽13的侧壁15和外围区域23由衬底11的半导体材料(例如硅)提供。空腔20在沟槽13内横向且连续包围场板16。空腔20没有固体材料，并且可以由气体或真空填充，所述气体或真空例如在形成帽22的过程期间处理室的气氛。空腔20也可以被认为是形成在电介质结构19中的空隙。
在一些实施例中，沟槽的侧壁15、场板16的侧壁21和沟槽的基底14的外围区域23被固体电介质材料(例如氧化硅)以界定空腔20的衬里或衬垫层的形式覆盖。
在基本垂直于第一表面12并平行于场板16的高度f的方向上，帽22在其上表面24和下表面29之间具有最大厚度或高度x。在该实施例中，帽22的上表面基本上与第一主表面12共面，从而相对于第一主表面12测量帽22的厚度x。帽22在沟槽13的上部中在场板16的侧壁21和沟槽13的侧壁15之间填充的空间之间延伸。帽22具有宽度y，该宽度对应于沟槽13的侧壁15和场板16的侧壁21之间的距离。
帽22仅位于沟槽13的上部内。在该实施例中，帽22从第一主表面延伸到沟槽13中距离x，该距离对应于帽22的厚度。因此，帽22在基本上垂直于衬底11的第一主表面12的方向上重叠场板16的高度，并且可以被认为垂直重叠场板16。帽20与场板16的高度重叠距离v1，由此f*0.1≤v1≤f*0.8或f*0.3≤v1≤f*0.6。场板16的高度与帽的最小重叠是10％。这为空腔20提供了可靠的密封，并有助于固定沟槽13内的场板16的位置。该重叠可以增加到场板16高度的80％,使得场板16高度的至少20％被空腔20包围。
在该实施例中，重叠距离v1对应于帽22的厚度x，即x＝v1，因为帽22的上表面和场板16的上表面17基本上与第一主表面12共面。然而，在例如场板16的上表面17位于沟槽13内并与第一主表面12隔开一段距离的实施例和/或帽22的上表面24突出到第一主表面12上方的实施例中，重叠距离v1可以不同于帽22的厚度x。
在一些实施例中，帽22的固体电介质材料具有比空腔的介电常数更高的介电常数。例如，如果空腔20包括真空，则真空具有的介电常数约为1。帽22可以由氧化硅形成，例如二氧化硅，其具有大约3.9的介电常数。在该实施例中，沟槽13内的电介质结构19的介电常数从场板16的下表面18到上表面17增加。
朝向场板16上部的固体电介质材料使得邻接第一主表面12的区域中的半导体衬底11能够具有更高的掺杂水平。同时，可以减小沟槽13的间距，因为沟槽13的下部中的空腔20使得电介质结构19在横向方向上的厚度能够减小，并从而减小沟槽之间的间距。特征的该组合使得能够改进参数Ron(导通电阻)x A，降低栅漏电容，并改进器件的击穿电压。
在一些实施例中，诸如图1所示的实施例，将场板16与半导体衬底11电绝缘的电介质结构19还包括位于场板16的下表面18和沟槽13的基底14之间的固体电介质材料的柱25。在一些实施例中，柱25可以具有基本上对应于场板16的宽度和长度的宽度和长度。柱25具有高度a。柱25的高度a和场板16的高度f之和可以对应于沟槽13的深度，即基底14和第一主表面12之间的距离。空腔20在与固体电介质22和场板16之间的重叠v1相同的方向上重叠固体电介质材料的柱25。在一些实施例中，空腔20与柱25的高度a重叠距离b，由此b≥a*0.6或b≥a*0.8。换句话说，空腔20与柱25高度的60％至100％或者柱25高度的80％至100％重叠。在空腔20的基底由沟槽13的基底14的外围区域23形成的实施例中，a＝b。
在其他实施例中，基底14的外围区域23被一层固体电介质材料覆盖，该层固体电介质材料具有从基底14测量的厚度，该厚度小于柱25的厚度a。在这些实施例中，空腔20的基底与沟槽13的基底14隔开距离(a-b)，该距离在0≤(a-b)≤a*0.4的范围内。
空腔20在沟槽13内横向且连续包围场板16。在一些实施例中，空腔20也位于场板16的基底18和沟槽13的基底14之间。换句话说，固体电介质材料的柱25可以省略。帽22和场板16的上部之间的垂直重叠不仅用于密封空腔20，而且用于将场板16在沟槽内锚定就位，特别是在省略了柱25的实施例中。
场板16由导电材料形成，通常是多晶硅。半导体衬底11通常由硅形成，并且形成帽22的固体电介质材料可以是氧化硅。柱25也可以由氧化硅形成。在一些实施例中，柱25由两个子层26、27形成，这两个子层可以具有相同或不同的成分。
在图1所示的实施例中，半导体器件10是晶体管器件。然而，沟槽13、导电场板16和包括空腔20和帽22的电介质结构19的布置可以用于其他类型的半导体器件，该电介质结构19将场板16与半导体衬底11电绝缘。在一些半导体器件中，场板16不用作场板16，而是使用导电材料的更一般的特性和电介质结构19的介电特性。例如，该布置可以用于形成电容器。
在图1所示的实施例中，半导体器件10是晶体管器件。半导体衬底11包括第一导电类型(例如n型)的漂移区30、与第一导电类型相反的第二导电类型(例如p型，如果漂移区是n型)的体区31，以及由第一导电类型形成的源区32，体区31布置在漂移区30上，源区32布置在体区31上和/或体区31中。半导体器件10还包括第一导电类型的漏区33，其布置在沟槽13的基底14下方。在这些实施例中，晶体管器件10是垂直晶体管器件，例如垂直MOSFET器件。
体区31与下面的漂移区30形成pn结34，漂移区30位于距第一主表面12距离d处。在一些实施例中，帽22的下表面29位于沟槽13内距第一主表面12的距离x处，并且距离x大于pn结34距第一主表面12的距离d。换句话说，帽22垂直地与源区32、体区31重叠，并延伸超过pn结34的位置34一段距离v2。帽22与漂移区30垂直重叠距离v2。
晶体管器件还包括位于栅沟槽36中的栅电极35，栅沟槽36从第一主表面12延伸到半导体衬底11中。栅沟槽36还具有基底37和从基底37延伸到第一主表面12的侧壁38。栅电极35由导电材料(例如多晶硅)形成，并且通过栅电介质39与半导体衬底11电绝缘，栅电介质39衬在栅沟槽36的基底37和侧壁38上。
沟槽13是多个沟槽中的一个，所述多个沟槽以规则的阵列布置，并且通过由半导体衬底11形成的台面28彼此隔开。在每个沟槽13都具有细长条状形状的实施例中，沟槽13基本上彼此平行延伸，并且在相邻沟槽13的侧壁之间形成条状台面28。例如，在沟槽13具有柱状或针状形状的实施例中，沟槽13可以布置成行和列或偏移行的阵列。台面28包括漂移区30、体区31和源区32。栅沟槽36位于台面28中，并且与这些沟槽13中的相邻沟槽横向隔开。
衬底11的上表面12可以被电绝缘层40覆盖，电绝缘层40形成前侧金属化结构的一部分，并且除了第一主表面12之外还覆盖场板16的上表面17和栅电极35。针对场板16、栅电极35和台面28制作接触，这些接触位于半导体器件10的不同平面中，并且在图1的横截面视图中无法看到。
图1B示出了根据实施例的半导体器件10’的横截面视图，该半导体器件10’在沟槽13内形成的电介质结构19的第一部分20的材料方面不同于图1A所示并参考图1A描述的半导体器件10。在半导体器件10’中，电介质结构19的第一部分包括固态的电介质材料，而不是空腔。电介质结构19的第一部分20包括具有第一介电常数的电介质，并且电介质结构19的第二部分22包括具有比第一介电常数高的第二介电常数的电介质。
在一些实施例中，电介质结构19的下部第一部分20包括氧化物，例如二氧化硅，并且电介质结构19的上部第二部分22包括所谓的高K电介质。与二氧化硅相比，高K电介质材料具有更高的介电常数(κ，kappa)。高K电介质材料的示例包括硅酸铪、硅酸锆、二氧化铪和二氧化锆。
电介质结构19不限于具有包括不同介电常数的电介质材料的两个部分20、22，而是可以包括多于两个部分。在一些实施例中，电介质结构19还包括电介质结构19的一个或多个中间部分，其垂直布置在电介质结构19的下部第一部分20和电介质结构19的上部第二部分22之间，并且包括介电常数在电介质结构19的第一和第二部分20、22的介电常数中间的材料。沟槽13内的电介质结构19的介电常数在从沟槽13的基底14到半导体衬底11的第一主表面12的方向上增加。
包括图2A至2J的图2示出了根据实施例的用于在沟槽中制造密封空腔的方法。该方法可以用于制造这里描述的任何一个实施例的半导体器件，包括图1A所示的半导体器件10，其中场板16布置在沟槽13中，并且通过电介质结构19与半导体衬底11电绝缘，电介质结构19包括真空填充或气体填充的空腔20和固体电介质材料的帽22。
该方法可以在制造体区31和源区32之前施行，例如通过将合适的掺杂剂注入到半导体衬底11中来施行，或者可以首先通过将掺杂剂注入到半导体衬底11中来形成体区31和源区32，并然后形成沟槽13。可以使用用于形成场板16的沟槽13的一些处理来形成栅沟槽36和具有其栅电介质39的栅电极35。
参考图2A，沟槽13形成在半导体衬底11的上表面12中，并且衬有第一绝缘子层50a，第一绝缘子层50a在半导体衬底11的第一主表面12上以及沟槽13的侧壁15和基底14上延伸。第一绝缘子层50a的厚度在水平表面(即半导体衬底11的第一主表面12和沟槽13的基底14)上可以大于在垂直表面(即沟槽13的侧壁15)上的厚度。第一绝缘子层50a可以通过热氧化或高密度等离子体沉积形成，并且可以包括氧化硅。
参考图2B，从沟槽13的侧壁15完全去除第一绝缘子层50a，并且从沟槽13的基底14部分去除第一绝缘子层50a，使得其在沟槽13的基底14上的厚度减小。第一绝缘子层50a保留在第一主表面12上和沟槽13的基底14上，但是其厚度可以减小。可以通过湿法蚀刻去除第一绝缘子层50a。
参考图2C，沉积第二绝缘子层50b，其覆盖第一主表面12上的第一绝缘子层50a、沟槽13的侧壁15和位于沟槽13的基底14上的第一绝缘子层50a的剩余部分。第二绝缘子层50b可以共形沉积，并且可以使用原子层沉积(ALD)来沉积。第一和第二绝缘子层50a、50b可以包括二氧化硅。第一和第二绝缘子层50a、50b形成覆盖第一主表面12、沟槽13的基底14和侧壁15的第一绝缘层50。第一绝缘层50在基底14上具有的厚度大于在沟槽13的侧壁15上的厚度。在一些实施例中，第一绝缘层50可以由单层形成，而不是由图2所示实施例中所示的两个子层50a、50b形成。
参考图2D，然后将导电材料51插入到沟槽13中，并填充沟槽13，并且还在布置在半导体衬底11的第一主表面12上的第一绝缘层50上延伸。导电材料51可以是多晶硅，例如高度掺杂第一导电类型的多晶硅。可以使用LPCVD(低压化学气相沉积)来沉积高掺杂多晶硅。
参考图2E，在一些实施例中，在将导电材料51插入沟槽13之后，执行平坦化处理。可以使用各种方法来施行平坦化处理。在一个实施例中，平坦化处理包括选择性等离子体蚀刻导电材料51，或以下的组合：化学机械抛光以从第一主表面12去除导电材料51，随后进行等离子体蚀刻以从第一主表面12去除下面的第一绝缘层50。在实施例中，化学机械抛光用于从第一表面12去除导电材料51和第一绝缘层50。在另一个实施例中，可以通过等离子体蚀刻从第一表面12去除导电材料51和第一绝缘层50二者。
选择性地去除导电材料51，使得其具有与半导体衬底11的第一主表面12基本共面的上表面52，以在沟槽13中形成场板16。因此，从布置在第一主表面12上的第一绝缘层50去除导电材料51，使得在第一绝缘层50中形成开口，导电材料51的上表面52位于该开口的基底处。然后，可以从第一主表面12完全去除第一绝缘层50。
参考图2F，然后从沟槽13的上部选择性地去除第二绝缘子层50b，从而暴露沟槽的侧壁15和导电材料51的上部，并形成横向包围沟槽13内的导电材料51的上部的凹槽53。外围凹槽53的基底由保留在沟槽13中的第一绝缘层50的一部分形成，该部分在基底处与导电材料51的侧壁21垂直重叠。第二绝缘子层50b可以通过湿法蚀刻或等离子体蚀刻或湿法蚀刻后等离子体蚀刻在导电材料51和半导体衬底111上被选择性地去除。
如图2G所示，该方法继续选择性地去除第一绝缘层50的部分，该部分定位为横向邻近导电材料51，使得由第一绝缘层50的剩余部分形成电介质材料的柱25。在该实施例中，柱25包括第一绝缘层50的两个子层50a、50b。柱25可以具有横向尺寸，即宽度和长度，其对应于导电材料15的横向尺寸。凹槽53现在从第一主表面12延伸到沟槽的基底14，使得基底14的外围区域23不被第一绝缘层50覆盖。
在一些实施例中，沉积薄电介质层54，其覆盖第一主表面12、沟槽13的侧壁15和基底14的外围区域23、柱25的侧壁以及导电材料51的侧壁21和上表面59，如图2H所示。该电介质衬垫层54可以用于帮助改进帽的材料与导电材料51和半导体衬底11的材料之间的粘附，以便为沟槽13内的空腔提供良好的密封。电介质衬垫层54可以通过热氧化和/或沉积形成，并且可以包括氧化硅。
参考图2I，第二绝缘层55被沉积到第一主表面上，该第一主表面延伸到沟槽13的上部并形成帽22。第二绝缘层55从第一表面12延伸到沟槽13中最大距离x，并与形成场板16的导电材料51的上部重叠距离v1。在一些实施例中，帽22的下表面29不是如图1的示意性视图中所描绘的水平的，而是包括凹陷56或向上翻转的V或U形，使得帽22沿着沟槽13的侧壁15和场板16的侧壁21从第一主表面12起具有最大厚度x，该厚度大于在帽22的宽度中间的点处从第一主表面12起的厚度x2。该凹陷56可以具有高度z。由于沟槽13的侧壁15和场板16的侧壁21上的第二绝缘层55的优先生长，可以出现帽22的下表面29的这种形式。
如图2I所示，在一些实施例中，第二绝缘层55的一些也沉积在沟槽13的基底14的外围区域23上，使得空腔20的基底由位于沟槽13的基底14上的第二绝缘材料形成。空腔20具有由形成帽22的第二绝缘材料形成的上侧和通过电介质层54在沟槽13的基底14上的第二绝缘层55和帽22的下表面19之间延伸的垂直侧，电介质层54衬在沟槽13的侧壁15、场板16的侧壁21和柱25的侧壁上。第二绝缘层55在位于沟槽的侧壁15上的电介质层54和导电材料51的侧壁21之间延伸。第二绝缘层55可以使用例如ALD或CVD来沉积，并且可以由氧化硅形成。图2J示出了半导体衬底11的较大部分，其包括两个相邻的沟槽13和形成在它们之间的台面28。
可以控制用于形成第二绝缘层55的沉积条件，以便在沟槽的顶部沉积第二绝缘层55，并且可选地在沟槽的基底14仅沉积较小的程度，以便在沟槽13内形成空腔20。对于ALD沉积，为了防止材料沉积在更高的深度x，前体的粘附系数被选择为较大(接近1)。例如，可以使用Al2O3前体(TMA)。对于CVD沉积，楔形或凹陷56的高度Z可以大于ALD的情况。
取决于用于第二绝缘层55的材料的介电常数、帽22的深度x和凹陷的形状以及宽度Y以及因此空腔20的高度及其相对于场板16的垂直位置，可以调整半导体衬底11的外延掺杂分布，以便进一步改进性能和器件稳定性。
包括图3A至3K的图3示出了根据另一实施例的用于在沟槽中形成密封空腔的方法。该方法可以用于制造根据这里描述的实施例的半导体器件10，包括图1所示的半导体器件。参考图3描述的方法与参考图2描述的方法的不同之处在于第一绝缘层50的制造。
参考图3A，例如通过蚀刻，在半导体衬底11的第一表面12中形成沟槽13，并且形成第一绝缘子层50a，其衬在沟槽13的侧壁15和基底14上，并且在半导体衬底11的第一主表面12上延伸。第一绝缘子层50a可以通过热氧化和/或沉积形成，并且可以包括氧化硅。
参考图3B，然后沉积填充沟槽13的牺牲材料57。牺牲材料57也可以在第一主表面12上延伸。牺牲材料57由在半导体衬底的材料(例如硅)上以及还在第一绝缘子层50a的材料(例如氧化硅)上可选择性蚀刻的材料形成。例如，牺牲材料可以是碳、光致抗蚀剂或氮化物。
选择性地去除牺牲材料57，以在沟槽13的中央形成凹槽58。如图3C中可以看到的，牺牲材料57的一部分保留在沟槽13的基底处，以形成塞60。在这个阶段，沟槽13的整个侧壁15和第一主表面12被第一绝缘子层50a覆盖。牺牲材料57的上部的去除形成了中央凹槽，该凹槽在侧面由第一绝缘子层50a界定，并且在基底处由塞60界定。
参考图3D，然后从第一主表面12和沟槽13的侧壁15去除第一绝缘子层50a。可以从半导体衬底11的第一主表面12和沟槽13上部中沟槽13的侧壁15完全去除第一绝缘子层50a。第一绝缘子层50a的一部分保留在沟槽13的基底14中。第一绝缘子层50a也可以被去除，使得塞60的一部分被揭露并从位于沟槽30的基底14处的第一绝缘子层50a的剩余部分突出。可以使用湿法蚀刻。然后去除塞60，使得沟槽13的基底14被第一绝缘层50a的剩余部分覆盖，并且包括先前由塞60填充的其上表面中的凹陷。
参考图3E，然后形成第二绝缘子层50b，其覆盖衬底11的第一主表面12、沟槽13的暴露侧壁15和保留在沟槽13的基底14上的第一绝缘子层50a的上表面。第二绝缘层50b可以使用原子层沉积(ALD)来沉积，并且可以由氧化硅形成。在一些实施例中，第二绝缘层50b也形成在第一主表面12上。
参考图3F，然后将导电材料51插入到沟槽13的导电部中，以便填充沟槽13。导电材料51可以具有基本上与第一主表面12共面的上表面59。导电材料51可以是多晶硅，例如高度掺杂第一导电类型的多晶硅。
在一些实施例中，在导电材料51被插入到沟槽13中之后，施行平坦化处理。可以使用各种方法来施行平坦化处理。在一个实施例中，平坦化处理包括选择性等离子体蚀刻导电材料51，或以下的组合：化学机械抛光以从第一主表面12去除导电材料51，随后进行等离子体蚀刻以从第一主表面12去除第二绝缘子层50b。在实施例中，化学机械抛光用于从第一表面12去除导电材料51和第二绝缘子层50b。在另一个实施例中，可以通过等离子体蚀刻从第一表面12去除导电材料51和第二绝缘子层50b二者。
参考图3G，然后从第一主表面12和沟槽13的上部去除第二绝缘子层50b，以便暴露沟槽的侧壁15和沟槽13上部中的场板16的侧壁21，并形成凹陷53。场板16的基底位于布置在沟槽13下部的第一和第二绝缘子层50a、50b内。可以通过湿法蚀刻选择性地去除导电材料51和半导体衬底11的材料上的第二绝缘子层50b。
如图3H所示，然后从沟槽13的外围区域去除第一和第二绝缘子层50a、50b的剩余部分，以形成柱25。柱25由两个子层50a、50b形成。通过施行各向异性蚀刻，可以从沟槽13的基底14的外围区域23去除第一和第二绝缘子层50a、50b的剩余部分，以形成柱25。从沟槽13的基底14的外围区域23完全去除第一和第二子绝缘层50a、50b，同时在导电材料51的下表面下留下由第一和第二子层50a、50b形成的柱25。由于通过塞60在第一绝缘子层50a中形成凹陷，场板16的下表面的基底具有突出到第二绝缘子层50b中的突出部分，这可以在场板16和柱25之间提供更好的机械互锁。
可选地，如图3I所示，可以沉积电介质层54，其衬在侧壁55、沟槽13的基底14的外围区域23上，并且覆盖柱25的侧壁、场板16的侧壁21和第一主表面12。电介质层54可以由氧化物形成，例如氧化硅，并且可以通过热氧化和/或沉积形成。
如图3J所示，然后沉积第二绝缘层55，以在沟槽的上部形成帽22，并从而密封空腔20。类似于图2I所示的帽22的结构，第二绝缘层55和帽22从第一表面12延伸到沟槽13中最大距离x。帽22的下表面29包括凹陷56或向上翻转的V或U形，使得帽22具有沿着沟槽13的侧壁15和场板16的侧壁21从第一主表面12起的厚度x，该厚度大于在帽22的宽度的中间点处从第一主表面12起的厚度x2。该凹陷可以具有高度z。由于沟槽13的侧壁15和场板16的侧壁21上的第二绝缘层55的优先生长，可以出现帽22的下表面29的这种形式。
在一些实施例中，第二绝缘层55的一些也沉积在沟槽13的基底14的外围区域23上，使得空腔20的基底由该材料形成。在图3J所示的实施例中，空腔20具有由位于沟槽13的基底14上的第二绝缘材料形成的基底、由形成帽22的第二绝缘材料形成的上侧以及由衬在沟槽13的侧壁15、场板16的侧壁21和柱25的侧壁上的电介质层54形成的垂直侧。在空腔20顶部和底部二者处，第二绝缘层55在位于沟槽的侧壁15上的电介质层54和导电材料51的侧壁21之间延伸。图3K示出了半导体器件10和两个沟槽13的视图，并示出了在相邻的沟槽13之间形成的台面28。
为了便于描述，使用了空间上相对的术语，例如“下面”、“下方”、“下”、“上面”、“上”等，来解释一个元件相对于第二元件的定位。除了与图中所描绘的那些不同的取向之外，这些术语还旨在涵盖器件的不同取向。此外，诸如“第一”、“第二”等术语也用于描述各种元件、区域、部分等，并且也不旨在是限制性的。在整个描述中，相似的术语指代相似的元件。
如在此使用的，术语“具有”、“包含”、“包括”、“含有”等是开放式术语，其指示所述元件或特征的存在，但不排除附加的元件或特征。冠词“一”、“一个”和“该”旨在包括复数以及单数，除非上下文中另有明确指示。应当理解，除非特别另外指出，否则这里描述的各种实施例的特征可以彼此组合。
尽管在此已经说明和描述了具体实施例，但是本领域普通技术人员将会理解，在不脱离本发明的范围的情况下，可以用各种替代和/或等同的实现来替代所示出和描述的具体实施例。本申请旨在涵盖这里讨论的具体实施例的任何修改或变化。因此，本发明旨在仅受权利要求及其等同物的限制。

Claims (18)

1.一种半导体器件，包括：
半导体衬底，具有第一主表面；
沟槽，从第一主表面延伸到半导体衬底中，并具有基底和从基底延伸到第一主表面的侧壁；
场板，布置在沟槽中并具有高度f；
电介质结构，布置在半导体衬底和场板之间，其中电介质结构包括第一部分和第二部分，第一部分包括第一介电常数，第二部分包括比第一介电常数高的第二介电常数，其中电介质结构的第一部分布置在沟槽的下部中，并且电介质结构的第二部分布置在沟槽的上部中，
其中电介质结构的第二部分与场板的高度重叠距离v1，其中f*0.1≤v1≤f*0.8或f*0.3≤v1≤f*0.6。
2.根据权利要求1所述的半导体器件，其中电介质结构的第一部分由氧化物形成，并且电介质结构的第二部分由高K材料形成。
3.根据权利要求1所述的半导体器件，其中电介质结构的第一部分包括横向位于场板的侧壁和沟槽的侧壁之间的封闭的空腔，并且电介质结构的第二部分提供密封空腔的帽。
4.根据权利要求1至3之一所述的半导体器件，其中所述半导体器件是晶体管器件，
其中半导体衬底包括第一导电类型的漂移区、与第一导电类型相反的第二导电类型的体区以及在体区上和/或体区中的第一导电类型的源区，体区布置在漂移区上并与漂移区形成pn结，
其中pn结位于距第一主表面的深度d处，并且第二部分与漂移区垂直重叠距离v2。
5.根据权利要求4所述的半导体器件，其中d*0.1≤v2≤d*0.8或d*0.3≤v2≤d*0.6。
6.根据权利要求4所述的半导体器件，其中f*0.1≤v2≤f*0.8或f*0.3≤v2≤f*0.6。
7.根据权利要求1至6中任一项所述的半导体器件，其中场板具有下表面，并且场板的下表面通过具有高度a的电介质材料的柱与沟槽的基底隔开。
8.根据权利要求7所述的半导体器件，其中电介质结构的第一部分具有基底，所述基底与柱垂直重叠距离b，其中b≥a*0.6或b≥a*0.8。
9.根据权利要求2至8所述的半导体器件，其中场板、沟槽的侧壁和基底覆盖有电介质层，并且空腔包括由电介质层形成的基底和侧壁。
10.一种方法，包括：
在半导体衬底的第一主表面中形成沟槽，沟槽具有基底和从基底延伸到第一主表面的侧壁；
在沟槽的基底和侧壁上形成第一绝缘层；
将导电材料插入沟槽中并填充沟槽；
从沟槽的侧壁和基底的外围区域选择性地去除第一绝缘层以形成凹槽，
在沟槽中形成覆盖凹槽的第二绝缘层，以在沟槽中形成封闭的空腔。
11.根据权利要求10所述的方法，其中形成第一绝缘层包括：
在沟槽的侧壁和基底上形成第一绝缘子层；
至少从侧壁去除第一绝缘子层，第一绝缘子层保留在沟槽的基底上，
在沟槽的侧壁上形成第二绝缘子层。
12.根据权利要求10所述的方法，其中形成第一绝缘层包括：
在沟槽的侧壁和基底上形成第一绝缘子层；
用牺牲材料填充沟槽；
从沟槽的上部选择性地去除牺牲材料以形成凹槽，在凹槽的基底处具有牺牲材料的塞，
从沟槽的侧壁去除第一绝缘子层，第一绝缘子层保留在沟槽的基底上，并且塞突出到保留在沟槽的基底上的第一绝缘子层上方；
去除塞；
在沟槽的侧壁上和保留在沟槽的基底上的第一绝缘子层上形成第二绝缘子层。
13.根据权利要求10至12中任一项所述的方法，还包括：
在从沟槽的侧壁和基底的外围区域选择性地去除第一绝缘层以形成凹槽使得导电材料布置在由第一绝缘层形成的柱上之后进行以下操作：
在场板的表面、沟槽的侧壁和沟槽的基底的外围区域上形成第三绝缘层。
14.根据权利要求10至13中任一项所述的方法，其中在沟槽中形成覆盖凹槽的第二绝缘层以在沟槽中形成封闭的空腔的同时，第二绝缘层还形成在沟槽的基底的外围区域上。
15.根据权利要求11至14中任一项所述的方法，其中第一绝缘层还形成在衬底的第一主表面上，导电材料还形成在衬底的第一主表面上形成的第一绝缘层上，并且然后施行平坦化处理。
16.根据权利要求11至15中任一项所述的方法，其中平坦化处理包括：选择性等离子体蚀刻导电材料，或者化学机械抛光导电材料随后进行等离子体蚀刻以去除第一绝缘层，或者化学机械抛光以去除导电材料和第一绝缘层。
17.根据权利要求11至16中任一项所述的方法，其中
通过高密度等离子体沉积形成第一绝缘子层，和/或
通过湿法蚀刻从侧壁去除第一绝缘层，和/或
通过原子层沉积形成第二绝缘子层，和/或
通过湿法蚀刻或等离子体蚀刻，或者湿法蚀刻后进行等离子体蚀刻来去除第一绝缘层，和/或
通过原子层沉积或化学气相沉积或TEOS沉积形成第二绝缘层。
18.根据权利要求11至17之一所述的方法，
其中帽具有厚度x，场板具有高度f，并且帽与场板重叠距离v1，其中f*0.1≤v1≤f*0.8或f*0.3≤v1≤f*0.6，和/或
其中柱将场板隔开为与沟槽的基底隔开高度a，并且空腔具有与柱垂直重叠距离b的基底，其中b≥a*0.6或b≥a*0.8。
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