CN111613675B - 半导体装置 - Google Patents

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Abstract

实施方式的半导体装置具有第1电极、第1导电型的第1半导体区域、第2导电型的多个第2半导体区域、第1导电型的多个第3半导体区域、第1导电部、栅极电极及第2电极。多个第2半导体区域设置于第1半导体区域的上方。多个第3半导体区域分别选择性地设置于多个第2半导体区域的上方。第1电极隔着第1绝缘部而设置于第1半导体区域中。栅极电极设置于第1导电部及第1绝缘部的上方，并与第1导电部分离。栅极电极具有第1电极部分及第2电极部分。第2电极部分在第1方向上位于第1电极部分与多个第3半导体区域中的另一个第3半导体区域之间。在第1电极部分与第2电极部分之间设置有包含空隙的第2绝缘部。

Description

半导体装置
关联申请
本申请享受以日本专利申请2019－31208号(申请日：2019年2月25日)为基础申请的优先权。本申请通过参照该基础申请而包括基础申请的全部的内容。
技术领域
实施方式主要涉及半导体装置。
背景技术
MOSFET(Metal Oxide Semiconductor Field Effect Transistor)等的半导体装置被用于电力变换等中。希望半导体装置的消耗电力较小。
发明内容
实施方式提供能够减少消耗电力的半导体装置。
实施方式的半导体装置具有第1电极、第1导电型的第1半导体区域、第2导电型的多个第2半导体区域、第1导电型的多个第3半导体区域、第1导电部、栅极电极及第2电极。上述第1半导体区域设置于上述第1电极的上方，与上述第1电极电连接。上述多个第2半导体区域设置于上述第1半导体区域的上方。上述多个第3半导体区域分别选择性地设置于上述多个第2半导体区域的上方。上述第1导电部隔着第1绝缘部而设置于上述第1半导体区域中。上述栅极电极设置于上述第1导电部及上述第1绝缘部的上方，并与上述第1导电部分离。上述栅极电极具有第1电极部分及第2电极部分。上述第1电极部分在与从上述第1电极朝向上述第1半导体区域的第2方向垂直的第1方向上，隔着第1栅极绝缘部而与上述第1半导体区域的一部分、上述多个第2半导体区域中的一个第2半导体区域及上述多个第3半导体区域中的一个第3半导体区域对置。上述第2电极部分在上述第1方向上位于上述第1电极部分与上述多个第3半导体区域中的另一个第3半导体区域之间，上述第1半导体区域中的另一部分隔着第2栅极绝缘部而与上述多个第2半导体区域中的另一个第2半导体区域及上述多个第3半导体区域中的上述另一个第3半导体区域对置。在上述第1电极部分与上述第2电极部分之间，设置有包含空隙的第2绝缘部。上述第2电极设置于上述多个第2半导体区域及上述多个第3半导体区域的上方，并与上述多个第2半导体区域、上述多个第3半导体区域及上述第1导电部电连接。
附图说明
图1是表示实施方式的半导体装置的一部分的立体剖视图。
图2A～图4B是表示实施方式的半导体装置的制造工序的工序剖视图。
图5是表示将实施方式的半导体装置的栅极电极附近放大的剖视图。
图6是表示第1变形例的半导体装置的一部分的立体剖视图。
图7是表示第1变形例的半导体装置的一部分的立体剖视图。
图8A～图8D是表示第1变形例的半导体装置的制造工序的剖视图。
图9是表示第2变形例的半导体装置的一部分的立体剖视图。
图10是表示第2变形例的半导体装置的一部分的立体剖视图。
图11是表示第2变形例的半导体装置的一部分的立体剖视图。
图12是表示第3变形例的半导体装置的一部分的立体剖视图。
具体实施方式
以下，关于本发明的各实施方式，参照附图进行说明。
附图是示意性的或者概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等未必与现实的相同。即使是表示相同的部分的情况下，也存在根据附图而彼此的尺寸、比率不同地进行表示的情况。
在本申请说明书和各图中，对与已说明过的要素同样的要素附以同一符号，并适当省略详细的说明。
在以下的说明及附图中，n+、n－及p+、p的标记表示杂质浓度的相对的高低。即，附有“+”的标记，表示与未附有“+”及“－”中的任一个的标记相比，杂质浓度相对较高，附有“－”的标记，表示与未附有任一个的标记相比，杂质浓度相对较低。当在各个区域中包含有p型杂质和n型杂质这两种的情况下，这些标记表示这些杂质互相补偿后的实质的杂质浓度的相对的高低。
关于以下说明的实施方式，也可以使各半导体区域的p型和n型反转后实施各实施方式。
图1是表示实施方式的半导体装置的一部分的立体剖视图。
图1所示的实施方式的半导体装置100是MOSFET。实施方式的半导体装置100具有n－型(第1导电型)漂移区域1(第1半导体区域)、p型(第2导电型)基底区域2(第2半导体区域)、n+型源极区域3(第3半导体区域)、p+型接触区域4、n+型漏极区域5、第1导电部11、栅极电极20、第1绝缘部31、第2绝缘部32、漏极电极41(第1电极)及源极电极42(第2电极)。
在实施方式的说明中，使用XYZ正交坐标系。这里，将从漏极电极41朝向n－型漂移区域1的方向设为Z方向(第2方向)。将与Z方向垂直且相互正交的2个方向设为X方向(第1方向)及Y方向。另外，为了说明，将从漏极电极41朝向n－型漂移区域1的方向称为“上”，将其相反方向称为“下”。这些方向基于漏极电极41与n－型漂移区域1的相对的位置关系，与重力的方向无关。
漏极电极41设置于半导体装置100的下表面。n+型漏极区域5设置于漏极电极41的上方，并与漏极电极41电连接。n－型漂移区域1设置于n+型漏极区域5的上方。n－型漂移区域1经由n+型漏极区域5而与漏极电极41电连接。p型基底区域2设置于n－型漂移区域1的上方。n+型源极区域3及p+型接触区域4选择性地设置于p型基底区域2的上方。
第1导电部11是场板电极，隔着第1绝缘部31而设置于n－型漂移区域1中。该第1导电部11可以与对n+型源极区域3施加电压的电极连接。第1绝缘部31是场板绝缘膜，是为了将第1导电部11与其他的区域绝缘而设置的。栅极电极20设置于第1导电部11及第1绝缘部31的上方。关于栅极电极20的具体的构造，后述。
源极电极42设置于n+型源极区域3及p+型接触区域4的上方。源极电极42与第1导电部11、n+型源极区域3及p+型接触区域4电连接。在栅极电极20与源极电极42之间设置有绝缘部34。该绝缘部34是层间绝缘膜，栅极电极20与源极电极42电分离。
在半导体装置100中设置的各要素例如p型基底区域2、n+型源极区域3、p+型接触区域4、第1导电部11及栅极电极20，在X方向上设置有多个，并分别在Y方向上延伸。源极电极42与多个p型基底区域2、多个n+型源极区域3及多个第1导电部11电连接。
各栅极电极20具有在X方向上彼此分离的第1电极部分21及第2电极部分22。在第1电极部分21与第2电极部分22之间，设置有第2绝缘部32。在第2绝缘部32设置有空隙V。空隙V在X－Z面中被第2绝缘部32包围。
第1电极部分21在X方向上位于第2电极部分22与多个n+型源极区域3中的一个n+型源极区域3之间。第2电极部分22在X方向位于第1电极部分21与多个n+型源极区域3中的另一个n+型源极区域3之间。
第1电极部分21在X方向上隔着栅极绝缘部33(第1栅极绝缘部)而与n－型漂移区域1的一部分、多个p型基底区域2中的一个p型基底区域2及多个n+型源极区域3的上述一个n+型源极区域3对置。第2电极部分22在X方向上隔着另一栅极绝缘部33(第2栅极绝缘部)而与n－型漂移区域1的另一部分、多个p型基底区域2的另一个p型基底区域2及多个n+型源极区域3的上述另一个n+型源极区域3对置。
对半导体装置100的动作进行说明。
在相对于源极电极42而言对漏极电极41施加正电压的状态下，对栅极电极20施加阈值以上的电压。由此，在p型基底区域2形成沟道(反型层)，半导体装置100成为导通状态。电子通过该沟道从源极电极42向漏极电极41流动。之后，在对栅极电极20施加的电压比阈值低时，p型基底区域2中的沟道消失，半导体装置100成为截止状态。
半导体装置100切换为截止状态时，相对于源极电极42而言对漏极电极41施加的正电压增大。由于正电压的增大，从第1绝缘部31与n－型漂移区域1的界面朝向n－型漂移区域1，耗尽层扩展。通过该耗尽层的扩展，能够提高半导体装置100的耐压。或者，能够在维持半导体装置100的耐压不变的状态下，提高n－型漂移区域1中的n型杂质浓度，能够降低半导体装置100的导通电阻。
对半导体装置100的各构成要素的材料的一例进行说明。
n－型漂移区域1、p型基底区域2、n+型源极区域3、p+型接触区域4及n+型漏极区域5，包含硅(Si)或者碳化硅(SiC)作为半导体材料。在使用硅作为半导体材料的情况下，能够使用砷(As)、磷(P)或者锑(Sb)作为n型杂质。作为p型杂质，能够使用硼(B)。
第1导电部11及栅极电极20包括多晶硅等的导电材料。导电材料中也可以添加杂质。
第1绝缘部31、第2绝缘部32、栅极绝缘部33及绝缘部34，包含氧化硅等的绝缘材料。第2绝缘部32可以包含杂质(例如磷)。例如，第2绝缘部32中的杂质浓度，比第1绝缘部31中的杂质浓度高。第1绝缘部31中的杂质浓度也可以是零。
漏极电极41及源极电极42包含铝等的金属。
图2A～图4B是表示实施方式的半导体装置的制造工序的工序剖视图。
参照图2A～图4B，对实施方式的半导体装置100的制造方法的一例进行说明。
首先，准备半导体基板S。半导体基板S具有n+型半导体区域5a、及设置于n+型半导体区域5a的上方的n－型半导体区域1a。在n－型半导体区域1a的上表面形成在Y方向上延伸的多个沟槽T。如图2A所示，沿着n－型半导体区域1a的上表面及沟槽T的内表面，形成绝缘层31a。绝缘层31a通过对半导体基板S进行热氧化而形成。或者，也可以通过化学气相成长法(Chemical Vapor Deposition，CVD)，沿着n－型半导体区域1a的上表面及沟槽T的内表面使绝缘材料(例如氧化硅)沉积来形成绝缘层31a。
在绝缘层31a的上方，形成将沟槽T填充的导电层11a。导电层11a通过用CVD来沉积多晶硅等的导电材料而形成。该导电层11a通过使导电性杂质(例如磷)扩散的制法形成。或者，导电层11a也可以通过用CVD来使掺杂多晶硅沉积而形成。用化学干蚀刻(Chemical DryEtching，CDE)等将导电层11a的一部分去除，使导电层11a的上表面后退。由此，如图2B所示，在多个沟槽T内形成分别隔断而设置的多个导电层11a。
通过湿式蚀刻或者CDE，使绝缘层31a的上表面后退。由此，如图3A所示，导电层11a的上部露出。以下，将露出的导电层11a的上部称为露出部。在该状态下，执行以下的第1氧化处理及第2氧化处理。
在第1氧化处理中，在包含氧的气体中，以第1温度将半导体基板S加热。由此，导电层11a及n－型半导体区域1a被氧化。第1温度设定为，导电层11a的氧化率比n－型半导体区域1a的氧化率快。氧化率例如以每单位时间氧化了的导电层或者半导体区域的厚度来表示。在导电层11a包含添加了磷的多晶硅、n－型半导体区域1a包含单晶硅的情况下，希望第1温度被设定为750度以上且850度以下。
例如，在第1氧化处理中，在包含氧(O2)及氢(H2)的气体中将半导体基板S加热。气体还可以包含氮(N2)。半导体基板S可以在包含臭氧(O3)的气体中或者水蒸气中被加热。
例如，第1氧化处理一直继续到导电层11a的露出部全部氧化为止。导电层11a的露出部被氧化，从而如图3B所示那样，形成绝缘层32a。此时，在绝缘层32a中形成空隙V。另外，通过第1氧化处理，在露出的n－型半导体区域1a的表面形成绝缘层33a。
关于空隙V，考虑根据以下的理由而形成。
在导电层11a的X方向上的中央，存在缝。缝是微小的空隙，沿Z方向延伸。缝例如像以下那样形成。
在沟槽T中形成导电层11a时，从绝缘层31a的内壁面起在垂直方向上沉积导电材料。例如，内壁面具有沿着Z方向的一个内壁面及沿着Z方向的另一个内侧面。上述一个内侧面及上述另一个内侧面，在X方向上对置。导电材料在上述一个内侧面及上述另一个内侧面中，朝向X方向沉积。在导电材料的沉积进展时，在沟槽T的X方向上的大致中央，沉积于上述一个内侧面的导电材料与沉积于上述另一个内侧面的另一导电材料接触。此时，由于内壁面上的各点处的沉积量的偏差，在沟槽T的X方向上的大致中央产生未被填充材料的空间。其结果，形成缝。
在导电层11a的露出部被氧化时，沿着被氧化的表面的垂直方向，朝向外侧产生力。例如，在露出部的侧面被氧化时，沿着X方向，朝向外侧产生力。另外，认为氧化率越快则朝向该外侧的力越高。通过执行针对导电层11a的氧化率快的第1氧化处理，从而将缝作为边界而露出部的左侧和右侧在彼此相反方向上被牵拉。其结果，在露出部的缝所存在的部分，形成空隙V。
第2氧化处理在第1氧化处理之后执行。在第2氧化处理中，在包含氧的气体中，以第2温度将半导体基板S加热。第2温度被设定为比第1温度高。第2温度希望设定为950度以上且1100度以下。第2氧化处理为了增大绝缘层33a的厚度而执行。
在绝缘层31a～绝缘层33a的上方，形成将沟槽T填充的导电层20a。该导电层20a通过用CVD沉积多晶硅等的导电材料而形成。导电层20a用使导电性杂质(例如磷)扩散的制法来形成。或者，导电层20a也可以通过用CVD使掺杂多晶硅沉积而形成。将导电层20a的一部分用CDE等去除，使导电层20a的上表面后退。由此，如图4A所示，在多个沟槽T内分别形成多个导电层20a。各个导电层20a包括被绝缘层32a在X方向上隔断的第1导电部分21a及第2导电部分22a。
在沟槽T彼此之间的n－型半导体区域1a的上部，依次离子注入p型杂质及n型杂质，形成多个p型半导体区域2a及多个n+型半导体区域3a。形成覆盖多个导电层20a的绝缘层34a。将绝缘层33a的一部分及绝缘层34a的一部分去除。由此，形成多个开口OP。例如，为了形成多个开口OP，各个n+型半导体区域3a的一部分及各个p型半导体区域2a的一部分被去除。多个开口OP分别通过多个n+型半导体区域3a而到达多个p型半导体区域2a。通过多个开口OP对多个p型半导体区域2a离子注入p型杂质，如图4B所示那样，形成多个p+型半导体区域4a。
在绝缘层34a的上方，形成将多个开口OP填充的金属层。之后，对半导体基板S的下表面进行研磨，直到n+型半导体区域5a达到规定的厚度为止。在研磨过的下表面形成其他金属层。通过以上的工序，制造出图1所示的半导体装置100。
图5是表示将实施方式的半导体装置的栅极电极附近放大的剖视图。
参照图5，对实施方式的效果进行说明。在实施方式的半导体装置100中，在第1电极部分21与源极电极42之间，如图5所示那样，存在电容C1～C3。
电容C1表示在第1电极部分21与p型基底区域2之间产生的电容成分。电容C2及C3表示在第1电极部分21与第1导电部11之间产生的电容成分。电容C2表示在第1电极部分21与第1导电部11之间的最短路径上产生的电容成分。电容C3表示在经过空隙V的路径上产生的电容成分。第1电极部分21与源极电极42之间的电容，用电容C1～C3的合计来表示。
电容C3由电容C31、电容C32及电容C33构成。电容C31表示在第1电极部分21与空隙V之间产生的电容成分。电容C32表示在空隙V中产生的电容成分。电容C33表示在空隙V与第1导电部11之间产生的电容成分。
空隙V包含例如空气。空隙V中也可以包含氧和氢的混合气体。空隙V可以被减压。在任一情况下，空隙V的相对介电常数都比绝缘体的相对介电常数低。因此，根据实施方式，与未设置空隙V而设置有氧化物来代替空隙V的情况相比，能够降低电容C32。通过电容C32的降低，能够降低电容C3。其结果，能够降低第1电极部分21与源极电极42之间的电容。通过降低第1电极部分21与源极电极42之间的电容，使半导体装置100的开关速度提高，能够降低半导体装置100的开关损失。
在第2电极部分22与源极电极42之间，与电容C1～C3同样地，存在电容C4～C6。电容C4表示在第2电极部分22与p型基底区域2之间产生的电容成分。电容C5及C6表示在第2电极部分22与第1导电部11之间产生的电容成分。电容C5表示在第2电极部分22与第1导电部11之间的最短路径上产生的电容成分。电容C6表示在经过空隙V的路径上产生的电容成分。第2电极部分22与源极电极42之间的电容用电容C4～C6的合计来表示。
电容C6由电容C61、电容C62及电容C63构成。电容C61表示在第2电极部分22与空隙V之间产生的电容成分。电容C62表示在空隙V中产生的电容成分。电容C63表示在空隙V与第1导电部11之间产生的电容成分。
根据实施方式，与代替空隙V而设置有氧化物的情况相比，能够降低电容C62。其结果，能够降低第2电极部分22与源极电极42之间的电容，能够降低半导体装置100的开关损失。
对实施方式的其他效果进行说明。第2绝缘部32被第1导电部11、第1电极部分21及第2电极部分22包围。在被它们包围的第2绝缘部32中设置有空隙V时，能够抑制第1导电部11与栅极电极20之间的绝缘破坏的产生，能够提高半导体装置100的可靠性。
电位不同的导电体彼此之间的绝缘破坏，使用例如被称为渗透模型(Percolationmodel)的模型来说明。渗透模型的概要如以下那样。在对2个导电体彼此之间施加电压时，在它们之间的绝缘体中随机地产生球形的电子阱(缺陷)。电子阱伴随着时间的经过而增大。在2个导电体彼此通过多个电子阱相连时，会发生绝缘破坏。
在空隙V中，不产生上述的电子阱。因此，若设置空隙V，则在第1导电部11与栅极电极20之间，不易发生多个电子阱的相连。其结果，能够抑制第1导电部11与栅极电极20之间的绝缘破坏的发生，能够提高半导体装置100的可靠性。
对实施方式的又另一效果进行说明。在第2绝缘部32中设有空隙V时，在半导体装置100的制造工序中，能够缓和对半导体基板S施加的应力。具体而言，在半导体装置100的制造工序中，在半导体基板S的n－型半导体区域1a侧产生压缩应力。例如，在图3B所示的工序后，在使磷向用于形成栅极电极的导电层20a扩散时，导电层20a的体积膨胀，产生较大的压缩应力。在设有空隙V时，通过空隙V的一部分消耗(日语：潰れる)，能够缓和压缩应力。其结果，能够抑制例如由压缩应力引起的n－型半导体区域1a的结晶缺陷的产生，能够降低漏极电极41与源极电极42之间的漏电流。
在半导体装置100的制造工序中，为了使得空隙V更易于形成或者空隙V的体积变得更大，希望基于第1氧化处理的导电层11a的氧化率更大。为了使导电层11a的氧化率增大，有效的是使导电层11a包含杂质(例如磷)。进而，通过在包含氧(O2)及氢(H2)的气体中将半导体基板S加热，能够使导电层11a的氧化率进一步增大。另外，在导电层11a的宽度(X方向上的长度)较宽时，在第1氧化处理中，为了将露出的导电层11a的上部氧化，需要时间。在上述露出的上部在X方向上未被全部氧化时，可能不会形成空隙V。因此，关于导电层11a的上部处的宽度，在图2B所示的状态下，希望为400nm以下。
通过增大空隙V的体积，从而能够进一步抑制第1导电部11与栅极电极20之间的绝缘破坏的发生，并且能够进一步降低漏极电极41与源极电极42之间的漏电流。
(第1变形例)
图6及图7是表示第1变形例的半导体装置的一部分的立体剖视图。
图6所示的半导体装置111，还具有第2导电部12。第2导电部12设置于第1电极部分21与第2电极部分22之间，并被第2绝缘部32包围。第2导电部12与第1导电部11、第1电极部分21、第2电极部分22及空隙V分离。第2导电部12在Z方向上位于第1导电部11与空隙V之间。第2导电部12与例如源极电极42电连接。或者，第2导电部12的电位也可以是浮动的。
在图7所示的半导体装置112中，第2导电部12设置于空隙V的上方。空隙V在Z方向上位于第1导电部11与第2导电部12之间。
第2导电部12是在第1氧化处理中将导电层11a的露出部氧化时未被氧化的露出部的一部分。第2导电部12被形成的位置被认为依赖于露出部的形状。
图8A～图8D是表示第1变形例的半导体装置的制造工序的剖视图。
图8A及图8C表示在实施了图3A所示的工序后的导电层11a的露出部附近。
在图8A所示的例子中，露出部的宽度越朝向下方越扩展。在该情况下，宽度比较窄的露出部上部，全部被氧化而形成空隙V。如图8B所示，宽度比较宽的露出部下部，未全部被氧化而形成第2导电部12。
在图8C所示的例子中，露出部的宽度越朝向上方越扩展。在该情况下，宽度比较窄的露出部下部，全部被氧化而形成空隙V。如图8D所示，宽度比较宽的露出部上部，未全部被氧化而形成第2导电部12。
(第2变形例)
图9～图11是表示第2变形例的半导体装置的一部分的立体剖视图。
在图9所示的半导体装置121中，第2绝缘部32具有第1绝缘部分P1及第2绝缘部分P2。在第1绝缘部分P1设置有空隙V。在第2绝缘部分P2未设置空隙V。第2绝缘部分P2与第1绝缘部分P1在Y方向上并排。例如，第1绝缘部分P1与第2绝缘部分P2在Y方向上交替地设置。
在图10所示的半导体装置122中，第2绝缘部32具有第1绝缘部分P1及第3绝缘部分P3。在第3绝缘部分P3设置有第2导电部12，未设置空隙V。第3绝缘部分P3与第1绝缘部分P1在Y方向上并排。例如，第2导电部12的至少一部分，与空隙V在Y方向上并排。例如，第1绝缘部分P1和第3绝缘部分P3在Y方向上交替地设置。
在图11所示的半导体装置123中，第2绝缘部32具有第1绝缘部分P1～第3绝缘部分P3。第1绝缘部分P1～第3绝缘部分P3在Y方向上互相并排。第1绝缘部分P1～第3绝缘部分P3的排列顺序不限定于图11所示的例子，是任意的。
(第3变形例)
图12是表示第3变形例的半导体装置的一部分的立体剖视图。
在图12所示的半导体装置130中，栅极电极20还具有第3电极部分23。第3电极部分23将第1电极部分21的上部与第2电极部分22的上部连接。第3电极部分23位于第2绝缘部32的上方。
根据以上说明的各变形例，与实施方式同样地，能够降低半导体装置的开关损失、提高半导体装置的可靠性及降低半导体装置中的漏电流。
以上说明的各变形例的构造能够适当组合。例如，在第1变形例或者第2变形例的半导体装置中，栅极电极20可以具有第3电极部分23。
关于以上说明的各实施方式中的、各半导体区域之间的杂质浓度的相对的高低，例如能够使用SCM(扫描型静电电容显微镜)来确认。另外，各半导体区域中的载流子浓度，能够视为与各半导体区域中活化的杂质浓度相等的浓度。因此，关于各半导体区域间的载流子浓度的相对的高低，也能够使用SCM来确认。另外，关于各半导体区域中的杂质浓度，例如能够通过SIMS(二次离子质量分析法)来测定。
以上，对本发明的几个实施方式进行了例示，但这些实施方式是作为例子提示的，不意图限定发明的范围。这些新的实施方式能够以其他各种各样的方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更等。这些实施方式及其变形例包含于发明的范围及主旨中，并且包含在权利要求书记载的发明及其等同的范围中。另外，前述的各实施方式能够相互组合而实施。

Claims (7)

1.一种半导体装置，具备：
第1电极；
第1导电型的第1半导体区域，设置于上述第1电极的上方，并与上述第1电极电连接；
第2导电型的多个第2半导体区域，设置于上述第1半导体区域的上方；
第1导电型的多个第3半导体区域，分别选择性地设置于上述多个第2半导体区域的上方；
第1导电部，隔着第1绝缘部而设置于上述第1半导体区域中；
栅极电极，设置于上述第1导电部及上述第1绝缘部的上方，并与上述第1导电部分离；以及
第2电极，设置于上述多个第2半导体区域及上述多个第3半导体区域的上方，并与上述多个第2半导体区域、上述多个第3半导体区域及上述第1导电部电连接，
上述栅极电极具有：
第1电极部分，在与从上述第1电极朝向上述第1半导体区域的第2方向垂直的第1方向上，与上述第1半导体区域的一部分、上述多个第2半导体区域中的一个第2半导体区域及上述多个第3半导体区域中的一个第3半导体区域隔着第1栅极绝缘部而对置；和
第2电极部分，在上述第1方向上位于上述第1电极部分与上述多个第3半导体区域中的另一个第3半导体区域之间，并与上述第1半导体区域中的另一部分、上述多个第2半导体区域中的另一个第2半导体区域及上述多个第3半导体区域中的上述另一个第3半导体区域隔着第2栅极绝缘部而对置，
在上述第1电极部分与上述第2电极部分之间且在上述第1导电部的上方设置有包含空隙的第2绝缘部，上述包含空隙的第2绝缘部被上述第1电极部分、上述第2电极部分和上述第1导电部包围。
2.根据权利要求1所述的半导体装置，其中，
还具备第2导电部，
该第2导电部设置于上述第2绝缘部中，并与上述第1导电部及上述栅极电极分离。
3.根据权利要求2所述的半导体装置，其中，
上述第2导电部与上述第2电极电连接。
4.根据权利要求1所述的半导体装置，其中，
上述第2绝缘部具有：
包含上述空隙的第1绝缘部分；以及
第2绝缘部分，在与上述第1方向及上述第2方向垂直的第3方向上与上述第1绝缘部分并排，且不包含上述空隙。
5.根据权利要求1所述的半导体装置，其中，
还具备第2导电部，该第2导电部设置于上述第2绝缘部中，并与上述第1导电部及上述栅极电极分离，
上述第2绝缘部具有：
包含上述空隙的第1绝缘部分；以及
第3绝缘部分，在与上述第1方向及上述第2方向垂直的第3方向上与上述第1绝缘部分并排，包含上述第2导电部，且不包含上述空隙。
6.根据权利要求1～5中任一项所述的半导体装置，其中，
上述栅极电极还具有第3电极部分，该第3电极部分设置于上述第2绝缘部的上方，
上述第3电极部分与上述第1电极部分的上部及上述第2电极部分的上部连接。
7.根据权利要求1～5中任一项所述的半导体装置，其中，
上述第2绝缘部包含杂质，
上述第2绝缘部中的杂质浓度比上述第1绝缘部中的杂质浓度高。
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