CN102694021A - 半导体装置及其制造方法 - Google Patents
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Abstract
本发明提供一种能够降低沟槽结构中的栅·源间电容的半导体装置及其制造方法。实施方式涉及的半导体装置具备：第一导电型的半导体层；第一主电极，设置在上述半导体层的第一主面侧；第二主电极，设置在上述半导体层的第二主面侧；2个第一控制电极，设置在上述半导体层的从上述第一主面侧向上述第二主面的方向上形成的沟槽的内部，用于控制上述第一主电极与上述第二主电极之间流动的电流；以及第二控制电极，在上述沟槽的内部，设置在上述2个第一控制电极与上述第二主面侧的底面之间。上述2个第一控制电极在与上述第一主面平行的方向上间隔地设置，分别隔着第一绝缘膜与上述沟槽的内面相对置，上述第二控制电极隔着第二绝缘膜与上述沟槽的内面相对置。
Description
相关申请的交叉引用
本申请是基于并要求2011年3月25日提出的、在先日本申请No.2011-67631的优先权，其全部内容在此引用以作参考。
技术领域
本发明的实施方式涉及半导体装置及其制造方法。
背景技术
功率控制用的半导体装置作为电力电子学的关键设备而广泛使用。而且具备适于各种各样用途的结构。例如，在需要高速开关的用途中，希望高耐压和低通态电阻，还要求降低输入电容即栅·源间电容。
另一方面，为了拉低功率半导体装置的通态电阻而广泛应用槽形栅结构。而且，在槽形栅结构中，通过在1个沟槽的内部设置栅电极和源电极，能够实现高耐压和低通态电阻的特性。但是，在沟槽内部相接近地设置栅电极和源电极，使栅·源间的寄生电容增加。因此，需要一种能够降低沟槽结构中的栅·源间电容的半导体装置和实现该半导体装置的简便的制造方法。
发明内容
本发明的实施方式提供一种能够降低沟槽结构中的栅·源间电容的半导体装置及其制造方法。
本发明的实施方式涉及的半导体装置具备：第一导电型的半导体层；第一主电极，设置在上述半导体层的第一主面侧；第二主电极，设置在上述半导体层的第二主面侧；2个第一控制电极，设置在上述半导体层的从上述第一主面侧向上述第二主面的方向上形成的沟槽的内部，用于控制上述第一主电极与上述第二主电极之间流动的电流；以及第二控制电极，在上述沟槽的内部，设置在上述2个第一控制电极与上述第二主面侧的底面之间。上述2个第一控制电极在与上述第一主面平行的方向上间隔地设置，分别隔着第一绝缘膜与上述沟槽的内面相对置，上述第二控制电极隔着第二绝缘膜与上述沟槽的内面相对置。
本发明的实施方式能够提供一种降低了沟槽结构中的栅·源间电容的半导体装置及其制造方法。
附图说明
图1是示出第一实施方式涉及的半导体装置的剖面结构的模式图。
图2是模式地示出第一实施方式涉及的半导体装置的制造过程的剖视图。
图3是模式地示出接着图2的制造过程的剖视图。
图4是模式地示出接着图3的制造过程的剖视图。
图5是模式地示出接着图4的制造过程的剖视图。
图6是模式地示出接着图5的制造过程的剖视图。
图7是示出第一实施方式的变形例涉及的半导体装置的剖面结构的模式图。
图8是示出第二实施方式涉及的半导体装置的剖面结构的模式图。
图9是示出第三实施方式涉及的半导体装置的剖面结构的模式图。
具体实施方式
以下，关于本发明的实施方式，参照附图进行说明。再有，在以下的实施方式中，在附图中的同一部分上标记同一符号，并适当省略其详细的说明，关于不同的部分适当地进行说明。再有，在以下的例子中，设第一导电型为n型，第二导电型为p型进行说明，但也可以设第一导电型为p型，第二导电型为n型。
(第一实施方式)
图1是示出本实施方式涉及的半导体装置100的剖面结构的模式图。在此例示的半导体装置100是具有槽形栅结构的功率MOSFET。
半导体装置100例如具有：n型漏层5，设置在n型硅衬底3之上；和漂移层10，是n型半导体层。而且，在n型漂移层的第一主面10a侧的表面上设置有作为第一半导体区域的p型基区域7。并进一步在p型基区域7的表面上设置有作为第二半导体区域的n型源区域9。
在n型漂移层10的第一主面10a侧设置有作为第一主电极的源电极21。源电极21与p型基区域7和n型源区域9电连接。
另一方面，在n型漂移层10的第二主面10b侧设置有作为第二主电极的漏电极23。漏电极23例如与n型硅衬底3的背面相连地设置，隔着n型硅衬底3和n型漏层5与n型漂移层10电连接。
n型漂移层10的从第一主面10a侧向第二主面10b的方向上形成有沟槽13。将沟槽13设置成从n型源区域9的表面开始贯通p型基区域7直到n型漂移层10的深度。并且，在沟槽13的内部设置作为2个第一控制电极的2个栅电极30和作为第二控制电极的场电极20。
如图1所示，2个栅电极30在与第一主面10a平行的方向上间隔地设置，并分别隔着作为第一绝缘膜的栅绝缘膜15a与沟槽的内面相对置。并且，通过对形成在p型基区域7与栅绝缘膜15a之间的反转沟道进行控制，来控制在漏电极23与源电极21之间流动的电流。
另一方面，在沟槽13的内部，在2个栅电极30与第二主面10b侧的底面13a之间设置有场电极20。场电极20隔着作为第二绝缘膜的场绝缘膜15b与沟槽13的内面相对置。
场电极20例如在未图示的部分与源电极21电连接。并且，通过缓和p型基层与n型漂移层10之间产生的电场集中，来提高源·漏间耐压。
另外，为了提高n型漂移层10与场电极20之间的耐压，使设置在沟槽13的内面与场电极20之间的场绝缘膜15b的厚度增厚。即，场绝缘膜15b的与第一主面10a平行的方向上的厚度，比栅绝缘膜15a的与第一主面10a平行的方向上的厚度厚。
下面，参照图2～图6说明半导体装置100的制造过程。图2～图6模式地示出了各个工序中的沟槽13四周的部分剖面。
首先，如图2(a)所示，从形成在n型漏层5之上的n型漂移层10的第一主面10a开始，向第二主面10b的方向形成沟槽13。使用例如RIE(Reactive Ion Etching：反应离子刻蚀)法，在该图朝里的方向上条状地设置沟槽13。
n型漏层5和n型漂移层10例如是形成在n型硅衬底3(参照图1)之上的硅外延生长层。n型漂移层10中所含的n型杂质的浓度，低于n型漏层5中所含的n型杂质的浓度。此外，也可以不形成n型漏层5，而在n型硅衬底上直接形成n型漂移层10。
接着，如图2(b)所示，对形成在n型漂移层10表面上的沟槽13的内面进行热氧化，形成场绝缘膜15b。在沟槽13的内部留下形成场电极20的间隙17。场绝缘膜15b是所谓硅的热氧化膜，是氧化硅膜(SiO2膜)。
接着，如图3(a)所示，在n型漂移层10的主面10a侧形成多晶体(多晶)硅膜25，填充沟槽13的间隙。多晶硅膜25例如是高浓度掺杂了作为p型杂质的硼(B)之后的导电膜，能够使用减压CVD(Chemical VaperDeposition：化学气相沉积)法来形成。
接着，如图3(b)所示，留下填充间隙17的部分而通过刻蚀去除形成在n型漂移层10表面上的多晶硅膜25。这样就形成导电性的由多晶硅膜构成的场电极20。
接着，如图4(a)所示，将场绝缘膜15b回蚀到n型漂移层10的表面与场电极20的沟槽13底面侧的端部之间的中间位置为止。
接着，如图4(b)所示，对在沟槽13上部露出的壁面和场电极20进行热氧化。这样，在沟槽13的壁面上形成栅绝缘膜15a，并进一步在沟槽13的内部形成场电极20被氧化后的绝缘层(SiO2膜)15c。并且，在栅绝缘膜15a与绝缘层15c之间留下形成栅电极30的间隙19。栅绝缘膜15a是氧化硅膜(SiO2膜)。
在上述热氧化工序中，例如，在将沟槽13的壁面上所形成的栅绝缘膜15a形成为规定厚度的期间，完全氧化场电极20。即，利用高浓度掺杂了杂质之后的导电性多晶硅的氧化速度比作为单晶体硅层的n型漂移层10的氧化速度快的氧化条件。
接着，在已回蚀了场绝缘膜15b的沟槽13的内部、即间隙19中形成栅电极30。
如图5(a)所示，在n型漂移层10的主面10a侧形成例如导电性的多晶硅膜35，来填充间隙19。接着，如图5(b)所示地留下被填充在间隙19中的部分而刻蚀多晶硅膜35。这样，就在沟槽13的上部形成夹着绝缘层15c的2个栅电极30。
接着，如图6(a)所示，在n型漂移层10的表面形成p型基区域7和n型源区域9。例如，通过向n型漂移层10的表面离子注入作为p型杂质的硼(B)，并实施热处理，使其向第二主面10b的方向扩散，来形成p型基区域7。并且，例如，通过向p型基区域7的表面离子注入作为n型杂质的砷(As)来形成n型源区域9。
接着，如图6(b)所示，用绝缘膜填充栅电极30的上部空间，并进一步使p型基区域7和n型源区域9的表面露出。并且，在n型漂移层10的第一主面10a侧形成源电极21，在第二主面10b侧形成漏电极23，从而完成半导体装置100。
本实施方式涉及的半导体装置100在沟槽13的内部包含2个栅电极30以及场电极20。场电极20例如与源电极21电连接，使漏源间耐压提高。并且，在2个栅电极30与场电极20之间设置绝缘层15c。这样能够降低源栅间的寄生电容，提高转换速度。
场电极20也可以不仅与源电极21连接，例如还与栅电极30电连接。该情况下，在对栅电极施加正电压的导通状态中，在n型漂移层10与场绝缘膜15b之间的界面上形成n型累积层，能够降低通态电阻。
下面，参照图7说明第一实施方式的变形例涉及的半导体装置200。如图7所示，在半导体装置200中，场电极20的第一主面10a侧的端部在2个栅电极30之间延伸的这点，与图1所示的半导体装置100不同。
即，在半导体装置200中，场电极20具有：设置在2个栅电极30与沟槽13的底面之间的第一部分20a；以及在2个栅电极30之间延伸的第二部分20b。并且，第二部分20b的与第一主面10a平行的方向上的宽度，比第一部分20a的与第一主面10a平行的方向上的宽度窄。
例如，在图4(b)所示的热氧化工序中，在没有完全氧化场电极20的露出部分的情况下形成这种结构。并且，在本变形例涉及的半导体装置200中，场电极20与栅电极30之间的寄生电容也被降低了与热氧化场电极20而设置了绝缘层15c相对应的量。这样，能够提高转换速度。
(第二实施方式)
图8是示出第二实施方式涉及的半导体装置300的剖面结构的模式图。半导体装置300是具有槽形栅结构的肖特基势垒二极管(SBD)，该肖特基势垒二极管(SBD)包含栅电极61和作为第二控制电极的场电极62。
如图8所示，半导体装置300具备：n型漂移层10；阳极电极41，是设置在n型漂移层10的第一主面10a侧的第一主电极；阴极电极43，是设置在第二主面10b侧的第二主电极。阳极电极41与n型漂移层10之间形成肖特基结。
并且，从n型漂移层10的第一主面10a侧向第二主面10b的方向形成沟槽13。在沟槽13的内部设置2个栅电极61以及场电极62。在沟槽13的内部，在2个栅电极61与沟槽13的底面13a之间设置场电极62。在与第一主面10a平行的方向上间隔地设置2个栅电极61，分别通过栅绝缘膜15a与沟槽13的内面相对置。场电极62隔着绝缘膜15b与沟槽的内面相对置。
在半导体装置300中，例如，栅电极61和场电极62在未图示的部分中与阳极电极41电连接。并且，例如，在阳极和阴极间正向偏压的导通状态下，对栅电极61和场电极62施加正电压，在n型漂移层10与栅绝缘膜15a和绝缘膜15b之间形成n型累积层。这样能够降低通态电阻。进一步在阳极和阴极间反向偏压的关断状态下，对栅电极61和场电极62施加负电压，在n型漂移层10与栅绝缘膜15a和绝缘膜15b之间的界面上形成耗尽区域。这样能够提高关断耐压，并降低漏泄电流。
(第三实施方式)
图9是示出第三实施方式涉及的半导体装置400的剖面结构的模式图。半导体装置400是具有槽形栅结构的IGBT(Insulated Gate BipolarTransistor：绝缘栅双极型晶体管)，在n型基层40的第二主面40b侧具备p型集电层45和集电电极53的这点，与图1所示的半导体装置100不同。
在半导体装置400中，在作为n型半导体层的n型基层40的第一主面40a侧设置有包含场电极20的槽形栅结构、p型基区域47和n型发射区域49、以及发射电极51。之后，在第二主面40b侧去除n型硅衬底3，例如离子注入p型杂质来设置p型集电层45。然后设置与p型集电层连接的集电电极53。
如图9所示，设置在n型基层40的第一主面40a侧的沟槽13，包含2个栅电极30以及场电极20。在2个栅电极之间设置对场电极20的一部分进行热氧化而形成的绝缘层15c。并且，在2个栅电极30与沟槽13的底面13a之间配置场电极20。这样，例如在电连接了场电极20和发射电极51的情况下，能够降低栅·发射间的寄生电容，提高转换速度。
以上，以本发明的第一～第三实施方式为例进行了说明，但也可以适用于具有槽形栅结构的其他半导体装置。此外，半导体装置的材料不限于硅，例如也可以使用碳化硅(SiC)等。
尽管已经描述了本发明的几个实施方式，但这些实施方式仅是通过例子表现的，并不是要限定发明的范围。可以用其他多种方式来实施这些新的实施方式，可以在不脱离发明主旨的范围内进行各种各样的省略、替代和改变。这些实施方式及其变形都包含在发明范围和主旨中，并且包含在权利要求书所记载的发明和其等价物的范围中。
Claims (20)
1.一种半导体装置，其特征在于，具备：
第一导电型的半导体层；
第一主电极，设置在上述半导体层的第一主面侧；
第二主电极，设置在上述半导体层的第二主面侧；
2个第一控制电极，设置在上述半导体层的从上述第一主面侧向上述第二主面的方向上形成的沟槽的内部，用于控制上述第一主电极与上述第二主电极之间流动的电流；以及
第二控制电极，在上述沟槽的内部，设置在上述2个第一控制电极与上述第二主面侧的底面之间，
上述2个第一控制电极在与上述第一主面平行的方向上间隔地设置，分别隔着第一绝缘膜与上述沟槽的内面相对置，
上述第二控制电极隔着第二绝缘膜与上述沟槽的内面相对置。
2.根据权利要求1所述的半导体装置，其特征在于，
上述第二绝缘膜的与上述第一主面平行的方向上的厚度，比上述第一绝缘膜的与上述第一主面平行的方向上的厚度厚。
3.根据权利要求1所述的半导体装置，其特征在于，
上述第二控制电极具有设置在上述2个第一控制电极与上述第二主面侧的底面之间的第一部分、以及在上述2个第一控制电极之间延伸的第二部分，
上述第二部分的与上述第一主面平行的方向上的宽度，比上述第一部分的与上述第一主面平行的方向上的宽度窄。
4.根据权利要求1所述的半导体装置，其特征在于，还具备：
第二导电型的第一半导体区域，设置在上述半导体层的上述第一主面侧的表面上；和
第一导电型的第二半导体区域，选择性地设置在上述第一半导体区域的表面上，
上述第一主电极与上述第一半导体区域和上述第二半导体区域电连接。
5.根据权利要求4所述的半导体装置，其特征在于，
在上述半导体层与上述第二主电极之间还具备第二导电型的半导体层。
6.根据权利要求1所述的半导体装置，其特征在于，
上述第二控制电极与上述第一主电极电连接。
7.根据权利要求1所述的半导体装置，其特征在于，
上述第一控制电极与上述第二控制电极电连接。
8.根据权利要求1所述的半导体装置，其特征在于，
上述第二控制电极由含有第二导电型杂质的多晶硅构成。
9.根据权利要求1所述的半导体装置，其特征在于，
在上述半导体层与上述第一主电极之间设置肖特基结，上述第一控制电极和上述第二控制电极与上述第一主电极电连接。
10.根据权利要求1所述的半导体装置，其特征在于，
在上述2个第一控制电极之间以及上述2个第一控制电极与上述第二控制电极之间设置有绝缘层。
11.根据权利要求1所述的半导体装置，其特征在于，
在沿上述一主面延伸的条状的上述沟槽的内部设置有上述第一控制电极和上述第二控制电极。
12.根据权利要求1所述的半导体装置，其特征在于，
在上述半导体层与上述第二主电极之间还具备第一导电型杂质浓度高于上述半导体层的半导体层。
13.根据权利要求1所述的半导体装置，其特征在于，
上述半导体层含有硅，上述第一绝缘膜和上述第二绝缘膜是氧化硅膜。
14.根据权利要求13所述的半导体装置，其特征在于，
上述半导体层是设置在硅衬底上的硅外延生长层。
15.根据权利要求13所述的半导体装置，其特征在于，
上述半导体层是碳化硅层。
16.一种半导体装置的制造方法，其特征在于，具备：
对形成在第一导电型的半导体层表面上的沟槽的内面进行热氧化的工序；
用多晶硅填充热氧化后的上述沟槽的内部的工序；
对形成在热氧化后的上述沟槽内面上的氧化膜进行回蚀，直到上述半导体层的表面与上述多晶硅的上述沟槽底面侧的端部之间的中间位置为止的工序；
对由于上述回蚀而露出的上述多晶硅进行热氧化的工序；以及
在回蚀后的上述沟槽内部形成第一控制电极的工序。
17.根据权利要求16所述的半导体装置的制造方法，其特征在于，
在对上述多晶硅进行热氧化的工序中，上述沟槽的内面也同时被热氧化，其氧化速度比上述多晶硅的氧化速度慢。
18.根据权利要求16所述的半导体装置的制造方法，其特征在于，
上述第一控制电极由多晶硅构成。
19.根据权利要求16所述的半导体装置的制造方法，其特征在于，
上述半导体层含有硅，在上述沟槽的内面形成氧化硅膜。
20.根据权利要求16所述的半导体装置的制造方法，其特征在于，还具备：
在上述半导体层的上述第一主面侧的表面上形成第二导电型的第一半导体区域的工序；以及
在上述第一半导体区域的表面上选择性地形成第一导电型的第二半导体区域的工序。
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