JP2014207425A - 半導体装置およびその製造方法 - Google Patents
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Abstract
Description
図1〜図4を用いて、本発明の第1の実施形態に係る半導体装置の製造方法を説明する。図1は本実施形態に係る半導体装置の製造方法により製造される半導体装置の断面図である。図2は、本実施形態に係る半導体装置の製造方法による製造工程のフローチャートである。図3(a)〜(f)及び図4(a)〜(f)は、本実施形態に係る半導体装置の製造方法による製造工程の一部の工程における半導体装置の断面図である。
第2の実施形態に係る半導体装置の製造方法を図5を用いて説明する。図5(a)〜(f)は、本実施形態に係る半導体装置の製造方法による製造工程の一部の工程における半導体装置の断面図である。本実施形態に係る製造方法による製造工程のフローチャートは、第1の実施形態と同様である。なお、第1の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第1の実施形態との相異点について主に説明する。
第3の実施形態に係る半導体装置の製造方法を図6及び図7を用いて説明する。図6は第3の実施形態に係る半導体装置の製造方法により製造される半導体装置の断面図である。図7は、本実施形態に係る半導体装置の製造方法による製造工程の一部の工程における半導体装置の断面図である。本実施形態に係る半導体装置の製造方法による製造工程のフローチャートは、第1の実施形態に係る半導体装置の製造方法のフローチャートと同様である。なお、第1の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第1の実施形態との相異点について主に説明する。
第4の実施形態に係る半導体装置の製造方法を図8〜図10を用いて説明する。図8は、第4の実施形態に係る半導体装置の製造方法における製造工程のフローチャートである。図9は本実施形態に係る半導体装置の製造方法により製造される半導体装置の断面図である。図10は、本実施形態に係る半導体装置の製造方法による製造工程中の一部の工程における半導体装置の断面図である。なお、第3の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第3の実施形態との相異点について主に説明する。
第5の実施形態に係る半導体装置の製造方法を図11及び図12を用いて説明する。図11は、第5の実施形態に係る半導体装置の製造方法により製造される半導体装置の断面図である。図12は、本実施形態に係る半導体装置の製造方法による製造工程中の一部の工程における半導体装置の断面図である。なお、第2または第4の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第2または第4の実施形態との相異点について主に説明する。
第6の実施形態に係る半導体装置の製造方法について図13〜図16を用いて説明する。図13は、本実施形態に係る半導体装置の製造方法による製造工程のフローチャートである。図14は、本実施形態に係る半導体装置の製造方法により製造される半導体装置の断面図である。図15及び図16は、本実施形態に係るの半導体装置の製造方法による製造工程中の一部の工程における半導体装置の断面図である。なお、第4の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第4の実施形態との相違点について主に説明する。
第7の実施形態に係る半導体装置の製造方法を図17〜図22を用いて説明する。図17は、第7の実施形態に係る半導体装置の製造方法により製造される半導体装置の断面図である。図18は、本実施形態に係る半導体装置の製造方法による製造工程のフローチャートである。図19は、図18のフローチャート中のフィールドプレート電極を形成する工程(S250)を詳細に説明するフローチャートである。図20(a)〜(f)、図21(a)〜(f)、及び図22(a)〜(c)は、本実施形態に係る半導体装置の製造方法による製造工程中の一部の工程における半導体装置の断面図である。なお、第1の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第1の実施形態との相異点について主に説明する。
フィードプレート電極21は、例えば、ソース電極12に電気的に接続され、ソース電位を有する。また、フィールドプレート電極21は、ゲート電極5に電気的に接続しても良い。
Claims (20)
- 第1導電形の第1の半導体層の表面から前記第1の半導体層中に延伸するゲートトレンチを形成する工程と、
前記ゲートトレンチの側壁にゲート絶縁膜を形成する工程と、
前記第1の半導体層上及び前記ゲートトレンチ内に前記ゲート絶縁膜を介してゲートポリシリコンを形成する工程と、
前記ゲートトレンチ内部まで前記ゲートポリシリコンをエッチングする工程と、
前記ゲートポリシリコン上及び前記第1の半導体層上に層間絶縁膜を形成し、前記表面が露出するまで前記層間絶縁膜をエッチングする工程と、
前記層間絶縁膜が前記表面から突出するように、前記表面をエッチングする工程と、
第2導電形の第2の半導体層を前記表面から前記第1の半導体層中に形成する工程と、
前記第1の半導体層の第1導電形不純物濃度より高い第1導電形不純物濃度を有する第1導電形の第3の半導体層を、前記表面から前記第2の半導体層中に形成する工程と、
前記層間絶縁膜に隣接したサイドウォールを形成する工程と、
前記サイドウォールをマスクとして、前記第2の半導体層に電気的に接続され、前記第2の半導体層の第2導電形不純物濃度より高い第2導電形不純物濃度を有する第2導電形の第4の半導体層を形成する工程と、
前記第3の半導体層及び前記第4の半導体層に電気的に接続された第1の電極を形成する工程と、
前記第1の半導体層に電気的に接続された第2の電極を形成する工程と、
を備えた半導体装置の製造方法。 - 前記サイドウォールを前記層間絶縁膜に隣接して形成する前記工程と、前記第4の半導体層を形成する前記工程との間に、さらに、前記サイドウォールに沿ってエッチングすることにより、前記第3の半導体層の表面から前記第3の半導体層を通り抜け前記第2の半導体層中に達するコンタクトトレンチを形成する工程を備え、
前記第4の半導体層を形成する前記工程において、前記第4の半導体層は、前記第2の半導体層中に前記コンタクトトレンチの底に隣接して形成される請求項1記載の半導体装置の製造方法。 - 前記第4の半導体層を形成する前記工程において、前記第4の半導体層は、前記サイドウォールをマスクに用いて前記第3の半導体層の表面から前記第3の半導体層を貫通し前記第2の半導体層に達するように形成された請求項1記載の半導体装置の製造方法。
- 前記層間絶縁膜を前記第1の半導体層の前記表面から突出させる工程では、前記層間絶縁膜の側壁に隣接して前記第1の半導体層の残存部が形成されるように前記第1の半導体層がエッチングされる、請求項2または3に記載の半導体装置の製造方法。
- 前記層間絶縁膜を前記第1の半導体層の前記表面から突出させる工程では、前記層間絶縁膜の側壁に隣接して前記第1の半導体層の残存部が生じないように前記第1の半導体層がエッチングされる、請求項2または3に記載の半導体装置の製造方法。
- 前記サイドウォールは、前記第3の半導体層上及び前記層間絶縁膜上に形成された膜をエッチングすることにより形成される請求項1〜5のいずれか1つに記載の半導体装置の製造方法。
- 前記サイドウォールは、前記第3の半導体層を熱酸化した酸化シリコンを含むように形成される請求項1〜4のいずれか1つに記載の半導体装置の製造方法。
- 前記第1の電極を形成する前記工程の前に、前記サイドウォールを除去する工程をさらに備えた請求項1〜7のいずれか1つに記載の半導体装置の製造方法。
- 前記残存部は、前記層間絶縁膜の突出方向に幅が狭くなるテーパー形状を有する請求項4記載の半導体装置の製造方法。
- 前記サイドウォールは、前記層間絶縁膜と異なる材料を用いて形成される請求項8記載の半導体装置の製造方法。
- 前記ゲートトレンチの底部に、前記ゲート絶縁膜よりも厚い絶縁膜を介してフィールドプレートとなるポリシリコンを形成する工程をさらに備えた請求項1〜10のいずれか1つに記載の半導体装置の製造方法。
- 第1の電極と、
前記第1の電極に向き合う第2の電極と、
前記第1の電極と前記第2の電極との間に設けられた第1導電形の第1の半導体層と、
前記第1の電極と前記第1の半導体層との間に設けられた第2導電形の第2の半導体層と、
前記第2の半導体層中に設けられ、前記第2の電極側の端が前記第1の半導体層中に位置し、前記第1の電極側の端が前記第2の半導体層よりも前記第1の電極側に突出したゲート電極と、
前記ゲート電極と、前記第1の電極と、の間に設けられた層間絶縁膜と、
前記第2の半導体層上において、前記第1の電極と前記層間絶縁膜との間に設けられ、前記第1電極に近づくにつれて前記第2の半導体層に対して水平な方向における幅が小さくなるように設けられた第1導電形の第3の半導体層と、
前記第1の半導体層、および、前記第2の半導体層のそれぞれと、前記ゲート電極と、の間に設けられた絶縁膜と、
を備えた半導体装置。 - 前記第3の半導体層と、前記第1の電極と、の間に設けられたサイドウォールをさらに備えた請求項12記載の半導体装置。
- 前記サイドウォールは、導電性を有する請求項13記載の半導体装置。
- 前記第3半導体層の前記ゲート電極とは反対の側に隣接し、前記第2の半導体層と前記第1の電極との間に設けられた第2導電形の第4半導体層をさらに備えた請求項12〜14のいずれか1つに記載の半導体装置。
- 前記第4の半導体層は、前記第3の半導体層中に設けられ、前記第2の電極側の端が前記第2の半導体層中に位置し、前記第1の電極側の端において前記第1の電極に接する請求項12〜15のいずれか1つに記載の半導体装置。
- 前記第1の半導体層中において、前記ゲート電極と、前記第2電極と、の間に設けられたフィールドプレート電極をさらに備え、
前記絶縁膜は、前記フールドプレート電極と前記第1の半導体層との間に設けられ、前記ゲート電極と前記第2の半導体層との間に設けられた第1の部分よりも厚い第2の部分を含む請求項12〜16のいずれか1つに記載の半導体装置。 - 前記絶縁膜は、前記ゲート電極と、前記フィールドプレート電極の間に設けられた第3の部分を有する請求項17記載の半導体装置。
- 前記フィールドプレート電極は、前記第1の電極と電気的に接続された請求項17または18に記載の半導体装置。
- 前記フィールドプレート電極は、前記ゲート電極と電気的に接続された請求項17または18に記載の半導体装置。
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