CN115706145A - 半导体器件 - Google Patents

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A·芬尼
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Abstract

在实施例中，提供一种半导体器件，包括包括有源区域的半导体本体，其中有源区域包括多个有源晶体管单元，每个有源晶体管单元包括包括场板的柱状沟槽和台面以及侧向围绕有源区域的边缘终止区。边缘终止区包括侧向围绕有源区的过渡区和侧向围绕过渡区的外部终止区。边缘终止区还包括布置在过渡区中和外部终止区中的多个无源单元，每个无源单元包括包括场板的柱状终止沟槽和包括第一导电类型的漂移区终止台面。在过渡区中，终止台面包括布置在漂移区上的第二导电类型的本体区并在外部终止区中，终止台面的漂移区延伸到第一表面。边缘终止区还包括至少一个连续沟槽，其位于外部终止区中并侧向围绕柱状终止沟槽以及填充有至少一种介电材料。

Description

半导体器件
背景技术
用在功率电子应用中的晶体管器件通常用硅（Si）半导体材料制造。用于功率应用的普通晶体管器件包括Si CoolMOS®、Si功率MOSFET和Si绝缘栅双极晶体管（IGBT）。
用于功率应用的晶体管器件可以基于电荷补偿原理并且可以包括有源单元场（active cell field），该有源单元场包括多个沟槽，每个沟槽包括用于电荷补偿的场板。在一些设计中，沟槽和形成在相邻沟槽之间的台面（mesa）中的每个具有伸长条状结构。在一些其他设计中，沟槽具有柱状针状（columnar needle-like）形状，如例如DE 10 2014112371 A1中所公开的那样。典型地，晶体管器件的有源单元场被边缘终止结构侧向围绕，该边缘终止结构用于避免半导体器件由于边缘效应而击穿并改进器件的性能。
雪崩击穿是当半导体器件经受高电场时电流倍增（multiplication）的现象。在雪崩状态下，大量的功率可能在晶体管器件中耗散，如果雪崩电流占主导地位长于达到热极限以使晶体管器件过热所花费的时间，则这可能由于过热最终导致破坏。为了防止对晶体管器件的损坏，期望雪崩击穿发生在大的区域之上，从而减少雪崩电流密度。
半导体器件的边缘处的不连续性产生局部大电场，倾向于优先在边缘处产生雪崩击穿，而不是均匀地分布在器件的整个有源区域之上。边缘终止结构被设计和制造成去除或平滑边缘处的不连续，从而减小该位置处的否则大的场。
雪崩击穿也可以在单元场中发生。如果达到击穿电场所需的电压对于一个器件区，例如在单元的组中低于其他区，则将更容易达到临界温度，使得器件在一个特定区域中失效。为了增加雪崩鲁棒性，雪崩电流应当在许多单元之间均匀地共享。
进一步的改进将是期望的，以进一步改进包括MOSFET器件的晶体管器件的性能，以实现改进的雪崩鲁棒性和低导通电阻。
发明内容
根据本发明，提供了一种半导体器件，其包括半导体本体，该半导体本体包括有源区域和侧向围绕有源区域的边缘终止区。有源区域包括多个有源晶体管单元，每个有源晶体管单元包括柱状沟槽和台面，该柱状沟槽包括场板。边缘终止区包括侧向围绕有源区的过渡区和侧向围绕过渡区的外部终止区（outer termination region）。边缘终止区还包括布置在过渡区中和外部终止区中的多个无源单元，每个无源单元包括柱状终止沟槽和终止台面，柱状终止沟槽包括场板，终止台面包括第一导电类型的漂移区。在过渡区中，终止台面包括布置在漂移区上的第二导电类型的本体区，并且在外部终止区中，终止台面的漂移区延伸到第一表面。
边缘终止区还包括位于外部终止区中的至少一个连续沟槽。至少一个连续沟槽侧向围绕柱状终止沟槽并且填充有至少一个介电材料。
柱形状或针形状沟槽具有与衬底中的其高度/深度成比例的小或窄的圆周或宽度，这与连续沟槽相对，连续沟槽在平行于第一表面的平面中具有大于其在衬底中的深度的长度，其垂直于第一表面。
柱状终止沟槽可以以阵列布置，例如以行和列布置，该阵列具有环形式并且围绕有源区域中的柱状沟槽的阵列。至少一个连续沟槽侧向围绕柱状终止沟槽的阵列并因此侧向围绕边缘终止区中的多个无源单元。（一个或多个）连续沟槽侧向位于柱状终止沟槽的外部和外围。
在一些实施例中，连续沟槽没有导电材料，并且因此不包括场板。
连续沟槽连续且不间断地侧向围绕柱状沟槽，并且在平面图中具有封闭的环形或环形式。连续沟槽在平面图中可以具有矩形或正方形环形形式并且其在平面图中的路径可以另外包括例如弯曲，使得沟槽在位于半导体本体的拐角处的栅极焊盘（pad）的两侧上或者在位于半导体本体的侧面的长度中间的栅极焊盘的三侧上延伸。
在一些实施例中，连续沟槽中的介电材料具有低于硅的介电常数的介电常数εr。
在一些实施例中，连续沟槽延伸穿过掩埋掺杂区，使得掩埋掺杂区形成连续沟槽的相对侧壁的一部分。
在一些实施例中，边缘终止区还包括第二导电类型的掩埋掺杂区，其具有侧向范围，使得其位于过渡区中和外部终止区中。
在一些实施例中，掩埋掺杂区包括内边缘和外边缘，内边缘位于过渡区中的本体区之下，外边缘侧向位于连续沟槽和外部终止区中的多个无源单元的外部。在一些实施例中，外边缘侧向地位于半导体本体的侧面和连续沟槽之间，或者在多于一个连续沟槽的情况下，侧向地位于半导体本体的侧面和连续沟槽中侧向最外面的一个连续沟槽之间。
在一些实施例中，在过渡区中，掩埋掺杂区通过漂移区的一部分与终止台面的本体区竖直地间隔开。
在一些实施例中，在过渡区中，终止台面的本体区延伸到第一表面。
在一些实施例中，有源区域中和边缘终止区中的柱状沟槽具有位于距离第一表面深度d处的基部。在一些实施例中，掩埋掺杂区位于距离第一表面的深度dburied处，其中，0.6μm≤dburied≤2.0μm。
在一些实施例中，连续沟槽中的介电材料包括不同成分的部分。
在一些实施例中，连续沟槽中的介电材料处于固态，并且连续沟槽完全填充有固态的介电材料。
在一些实施例中，介电材料包括至少一个介电层，其衬着连续沟槽的侧壁和基部。
在一些实施例中，至少一个介电层围绕位于连续沟槽中的间隙。在一些实施例中，至少一个介电层围绕位于连续沟槽中的封闭腔或空隙（void）。
在一些实施例中，介电材料包括第一介电层和布置在第一介电层上的第二介电层。
在一些实施例中，由第一和第二介电层提供的连续沟槽的侧壁上的介电材料具有总厚度t，并且第一介电层比第二介电层薄。
在一些实施例中，第一介电层包括总厚度t的20%至75%并且第二介电层包括总厚度t的25%至80%。在一些实施例中，第一介电层包括总厚度t的20%至50%并且第二介电层包括总厚度t的50%至80%。
在一些实施例中，在连续沟槽的侧壁和基部上形成两层或更多层氧化硅。在一些实施例中，第一介电层是热生长SiOx层并且第二介电层是TEOS（原硅酸四乙酯）层。第二层因此通过沉积形成。
在一些实施例中，第二介电层比第一介电层薄。
在一些实施例中，连续沟槽与最外柱状终止沟槽间隔开距离douter，并且50 nm≤douter≤2μm。
可以依据半导体器件的阻塞电压来选择距离douter。较宽的间隔通过减小硅应力而简化了制造。较高电压等级具有外延层的较高的电阻率（resistivity），这允许了较宽的间隔和较小的硅应力。
在一些实施例中，半导体器件具有220 V的阻塞电压，并且连续沟槽与最外柱状终止沟槽间隔开距离douter，并且900 nm≤douter≤1100 nm。
在一些实施例中，半导体器件具有150 V的阻塞电压，并且连续沟槽与最外柱状终止沟槽间隔开距离douter，并且300 nm≤douter≤700 nm。
在一些实施例中，半导体器件具有60 V的阻塞电压，并且连续沟槽与最外柱状终止沟槽间隔开距离douter，并且100 nm≤douter≤200 nm。
在一些实施例中，半导体器件具有40 V的阻塞电压，并且连续沟槽与最外柱状终止沟槽间隔开距离douter，并且50 nm≤douter≤150 nm。
半导体本体典型地具有立方体形式，其具有在拐角处相交的基本上垂直的、基本上直的侧面，即垂直于侧面。距离douter是与侧面相邻而不是在拐角处测量的，即从拐角对角地测量的。
在一些实施例中，有源晶体管单元的每个台面包括第一导电类型的漂移区、布置在漂移区上的与第一导电类型相对的第二导电类型的本体区、布置在本体区上的第一导电类型的源极区以及包括栅极电极的栅极沟槽。栅极沟槽延伸穿过源极区和本体区进入漂移区中。有源区域中的每个柱状沟槽从第一表面延伸穿过本体区并进入漂移区中。
在一些实施例中，半导体器件还包括至少一个栅极指，其在边缘终止区之上延伸到栅极流道（runner），该栅极流道侧向地位于半导体本体的侧面和外部终止区中的连续沟槽之间。
在一些实施例中，半导体器件还包括栅极接触，其将栅极流道电耦合到有源晶体管单元的栅极电极。栅极接触位于过渡区中的本体区上方。
在一些实施例中，掩埋掺杂区形成至少两行柱状终止沟槽的侧壁的一部分。在一些实施例中，掩埋掺杂区还形成一个或多个连续终止沟槽的侧壁的一部分。
在一些实施例中，栅极流道侧向地位于掩埋掺杂区的侧面和外边缘之间。
本领域技术人员在阅读以下详细描述时并查看附图时将认识到附加特征和优势。
附图说明
附图中的元素不一定相对于彼此成比例。相同的附图标记表示相应的类似部分。各种所示实施例的特征可以组合，除非它们彼此排斥。在附图中描绘了示例性实施例并且在随后的描述中详细描述了示例性实施例。
图1示出了半导体器件的俯视图。
图2示出了图1的半导体器件的一部分的截面图。
图3A示出了根据实施例的边缘终止沟槽的截面图。
图3B示出了根据实施例的边缘终止沟槽的截面图。
图3C示出了根据实施例的边缘终止沟槽的截面图。
图3D示出了根据实施例的边缘终止沟槽的截面图。
图4示出了根据实施例的半导体器件的截面图。
图5示出了图4的半导体器件的一部分的俯视图。
具体实施方式
在以下详细描述中，参考了附图，附图形成其一部分，并且在附图中通过图示的方式示出了可以实践本发明的具体实施例。在这点上，参考所描述的（一个或多个）附图的取向使用诸如“顶部”、“底部”、“之前”、“之后”、“前面（leading）”、“后面（trailing）”、等之类的方向术语。因为实施例的部分可以以多个不同的取向定位，所以方向术语用于说明的目的并且绝不是限制。应该理解，可以利用其他实施例，并且在不脱离本发明的范围的情况下，可以进行结构或逻辑改变。其下面的详细描述不应以限制意义理解，并且本发明的范围由所附权利要求书限定。
下面将解释多个示例性实施例。在该情况下，在附图中，相同的结构特征由相同或相似的附图符号标识。在本说明书的上下文中，“侧向”或“侧向方向”应当被理解为意味着大致平行于半导体材料或半导体载体（carrier）的侧向范围伸展的方向或范围。因此，侧向方向大致平行于这些表面或侧面延伸。与此相对，术语“竖直”或“竖直方向”被理解为意味着大致垂直于这些表面或侧面并因此垂直于侧向方向伸展的方向。因此，竖直方向在半导体材料或半导体载体的厚度方向上伸展。
如在本说明书中所采用的，当诸如层、区或衬底之类的元素被称为在另一元素“上”或延伸“到”另一元素“上”时，其可以直接在其他元素上或直接延伸到其他元素上，或者中间元素也可以存在。相对地，当元素被称为“直接在”另一元素“上”或“直接”延伸“到”另一元素“上”时，无中间元素存在。
如在本说明书中所采用的，当元素被称为“连接”或“耦合”到另一元素时，它可以直接连接或耦合到其他元素，或者中间元素可以存在。相对地，当元素被称为“直接连接”或“直接耦合”到另一元素时，无中间元素存在。
如本文所使用的，各种器件类型和/或掺杂的半导区可以被标识为n类型或p类型的，但这仅仅是为了便于描述并且不是旨在限制，并且这种标识可以被“第一导电类型”或“第二相对的导电类型”的更一般描述替代，其中，第一类型可以是n或p类型的并且第二类型则是p或n类型的。
附图通过在掺杂类型“n”或“p”旁边指示“-”或“+”来说明相对掺杂浓度。例如，“n-”意味着比“n”掺杂区的掺杂浓度低的掺杂浓度，而“n+”掺杂区具有比“n”掺杂区高的掺杂浓度。相同的相对掺杂浓度的掺杂区不一定具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区可以具有相同或不同的绝对掺杂浓度。
晶体管器件被优化用于开关应用并且通常具有指示晶体管器件可以安全操作的电压的额定电压。当晶体管器件截止（off）时，它能够阻塞某电压，诸如100V、120V或150V，被称为用于特定漏源电流（IDS）的阻塞电压或BVDSS。当晶体管器件导通时，对于使用它的应用来说，它具有足够低的导通电阻（RON），即，当相当大（substantial）的电流通过器件时，它经历足够低的传导损耗。
一些类型的晶体管器件，诸如MOSFET，包括单元场，该单元场包括多个基本上相同的晶体管单元，每个晶体管单元具有晶体管结构。单元被电连接以形成用于开关的单个晶体管器件。单元场提供其中形成晶体管器件的半导体管芯内的晶体管器件的有源区域。晶体管器件包括边缘终止区，该边缘终止区侧向围绕单元场并且具有用于减小单元场和晶体管器件的侧面，即，半导体管芯的侧面，之间的峰值侧向电场的结构，以避免由于边缘效应引起的半导体器件的击穿并且改进器件的性能。
提供了一种具有改进的雪崩鲁棒性和低导通电阻的功率MOSFET。根据本发明，为半导体器件，特别是晶体管器件提供了一种终止结构，其是紧凑的并且容易引入到现有的制造过程中。晶体管器件可以是场效应晶体管器件并且包括柱状沟槽作为电荷补偿结构，每个柱状沟槽包括场板。提供至少一个边缘终止沟槽，其填充有介电材料并且连续且不间断地围绕单元场。连续边缘终止沟槽可以替代包括导电材料和电耦合到源极电位的场板的边缘终止沟槽中的一些或全部。边缘终止沟槽具有柱形状或针形状，而连续沟槽具有在平面图中形成连续形状的伸长形式，例如环状或环形状。
在一些实施例中，边缘终止区还包括掩埋掺杂区，其掺杂有与晶体管器件的漂移区的导电类型相对的导电类型的。连续沟槽可以延伸穿过掩埋掺杂区。通过添加这种反（counter）掺杂注入，可以增加连续沟槽与器件的有源区域的间隔。已经发现这在较低电压等级下是有益的。反掺杂注入可以用于增加过程窗口并且允许介电填充的连续沟槽间隔远离柱状终止沟槽更远。这使得能够减小或甚至消除由边缘终止区中包括介电填充的连续沟槽而引起的并且被转移到晶体管器件的有源区域的应力。
边缘终止结构将雪崩击穿移动到有源单元区域中，从而极大地改进了雪崩性能。由于不必改变有源晶体管单元的设计来提供有效的终止结构，所以可以优化晶体管单元结构以实现更好的Ron.Area和开关特性。由于边缘终止结构小，所以实现更大的有源区域并且因此实现更好的Ron.Area。另外，没有引入不必要的终止电容（terminationcapacitance），因此改进了Qoss。在边缘终止区中的连续的介电填充沟槽和掩埋掺杂层的组合具有减小导通状态电阻和改进晶体管器件的雪崩强度（ruggedness）的效果。
在一些实施例中，连续边缘终止沟槽包括两个或更多介电材料。在一些实施例中，使用其他类型的介电材料和介电材料的组合，诸如氮化物、氮氧化物或甚至真空/气体间隙沟槽。在一些实施例中，使用诸如氧化物和/或氮化物之类的介电固体材料，其衬着沟槽的侧壁和基部并且围绕形成在沟槽的中心处的空隙或腔。连续边缘沟槽的该设计在防止应力和Idss泄漏的引入中是有效的。
在一些实施例中，一个或多个连续沟槽是由至少两个不同类型的介电材料填充的，例如热生长氧化物以便提供Si和氧化物之间的高质量界面，以及沉积的氧化物，诸如TEOS，其用于调整结构的机械性质。当使用TEOS层以便封闭沟槽时，可以在氧化物沟槽中形成小的空隙，因为TEOS倾向于在上侧壁处沉积得稍厚。所得到的空隙有助于进一步释放应力。
在一些实施例中，同心布置的两个或更多连续沟槽可被用于进一步增加雪崩强度。对于多个沟槽来说，每个附加沟槽都可以具有与最内连续沟槽和最外柱状边缘终止沟槽之间的间隔类似的、与其邻居的间隔。
如本文描述的边缘终止区可被用于具有60V到大约300V的范围内的阻塞电压的中电压（medium voltage）功率MOSFET，以及用于针状场板功率MOSFET。这些类型的MOSFET可以用在诸如E熔丝、LV驱动和同步整流之类的应用中。
图1示出了包括晶体管器件11的半导体器件10的俯视图并且图2示出了图1的半导体器件10的一部分的截面图。
晶体管器件11可以是基于电荷补偿原理的竖直场效应晶体管器件。半导体器件10包括半导体本体12，其具有第一表面13、在图1的俯视图中看不到的与第一表面相对的第二表面32、以及在第一表面13和第二表面32之间延伸的侧面14。半导体本体12可以包括硅，并且可以包括沉积在诸如单晶硅衬底之类的衬底上的硅外延层。第一表面12可以被称为顶表面并且第二表面可以被称为后表面。
半导体器件10包括在图1的平面图中由虚线16表示的有源区域15。有源区域15被边缘终止区17侧向围绕。边缘终止区17在所有侧上侧向围绕有源区域15。边缘终止区17包括边缘终止结构，用于避免半导体器件10在第一表面13处或附近击穿，以及用于增加半导体器件10的击穿电压。边缘终止结构例如可以通过跨边缘终止区17散布电场线来降低场强结。
有源区域15包括多个有源晶体管单元18。每个有源晶体管单元18包括包括场板39的柱状沟槽19和台面20。台面20由位于柱状沟槽19之间的半导体本体12的区形成。台面20包括第一导电类型的漂移区29。
柱状沟槽19可以以阵列布置，诸如规则阵列，诸如规则网格，例如行和列，或者可以以交错或移位行的阵列布置，其中，每行的柱状沟槽19在其行的长方向上具有相同的间距（pitch）或间隔，并且在长方向上相对于阵列的紧邻行偏移。在一些实施例中，柱状沟槽19以阵列布置，其中，柱状沟槽具有规则图案，诸如六边形位置堆积（hexagonal placepacked）布置。在具有任何形式或图案的阵列内的每个柱状沟槽19的侧向形式可以是例如正方形、八边形、圆形或六边形。例如，柱状沟槽在平面图中可以具有侧向八边形形式并且可以以交错行来布置。
边缘终止区17包括侧向围绕有源区15的过渡区21和侧向围绕过渡区21的外部终止区22以及侧向围绕外部终止区22的外部区25。在图1和图2中，过渡区21和外部终止区22之间的边界是由虚线23指示的并且外部终止区22和外部区25之间的边界是由虚线24指示的。
晶体管器件11可以是包括用于电荷补偿的场板39的竖直MOSFET器件。MOSFET器件的源极和栅极位于第一表面13处且漏极位于第二相对表面处，使得MOSFET器件的漂移路径竖直地延伸并且基本上垂直于第一表面13和第二表面32。具有用于电荷补偿的场板的MOSFET器件提供了面积比（area-specific）电阻的改进。这些器件中的一些使用了条设计，即沟槽和台面具有伸长的条形式并且被交替地布置，使得条状台面是由两个相邻的条状沟槽限定。然而，具有用于电荷补偿的场板的MOSFET器件的一些类型的设计，诸如本文描述的那些，包括柱状或针状沟槽19，使得台面20是由柱状沟槽19之间的材料形成的。
柱状场板39位于柱状沟槽19中并且通过衬着柱状沟槽19的侧壁33和基部40的介电材料43与半导体本体12电绝缘。柱状沟槽19通常是在中心包含场板39的深沟槽。单独的较浅的栅极沟槽37位于台面20中。晶体管单元18的栅极电极38位于栅极沟槽27中。栅极沟槽37具有伸长的形状。该设计导致了台面区20的更大截面，这预期导致总导通电阻的进一步减小。
在一些实施例中，栅极沟槽37具有条状形式并且基本上彼此平行地延伸。一个栅极沟槽37与柱状沟槽19的两个相对侧相邻地定位。在一些实施例中，栅极沟槽37互连以形成侧向围绕每个柱状沟槽19的网格结构。
边缘终止区17的过渡区21和外部过渡区22包括多个无源单元26。每个无源单元26包括柱状终止沟槽27和终止台面28。柱状终止沟槽27还包括场板39。终止台面28包括第一导电类型的漂移区。
边缘终止区17还包括至少一个位于外部终止区22中的连续沟槽50。连续沟槽50填充有介电材料并侧向围绕柱状终止沟槽27。连续沟槽50连续且不间断地侧向围绕柱状终止沟槽27和无源单元26。有源单元18的柱状终止沟槽27和柱状沟槽19可以以阵列布置，例如行和列的网格。连续沟槽59侧向围绕并布置在该阵列的外围，即在柱状边缘终止沟槽27的阵列和半导体本体12的侧面14之间。连续沟槽50没有导电材料并且不包括场板。
在一些实施例中，连续沟槽50与柱状终止沟槽27中的侧向最外一个间隔开距离douter。douter可以是50 nm≤douter≤2μm。半导体本体12通常具有立方体形式，其具有在拐角处相交的基本上垂直的基本上直的侧面24。距离douter是与侧面24相邻而不是在拐角处测量的。
在一些实施例中，柱状终止沟槽27的侧向形状、图案和间距（中心到中心的间隔）可以与有源区域15的有源晶体管单元17的柱状沟槽19的侧向形状、图案和间距相同。柱状终止沟槽27中和柱状沟槽19中的场板可以具有相同的大小和形状。
在一些实施例中，一些或所有的终止台面28在侧向上小于有源区15中的台面20。终止台面28的该较小的宽度可以是柱状终止沟槽27具有相同的中心至中心间隔或间距的结果，但是每个柱状终止沟槽27在侧向上宽于有源区15中的柱状沟槽19。
然而，在其他实施例中，一些或所有的终止台面28在侧向上比有源区15中的台面20宽。
在一些实施例中，侧向地更靠近有源区15定位的终止台面28和柱状终止沟槽27分别具有与有源区域15中的台面20和柱状沟槽19相同的宽度，而从有源区域15更向外侧向地定位的终止台面28比有源区域15中的台面20侧向更小，例如更窄，并且从有源区域15更向外侧向地定位的柱状终止沟槽27具有比有源区域15中的柱状沟槽19更大的侧向大小，例如宽度。
在一些实施例中，较窄的终止台面28中的漂移区29的掺杂水平高于有源区域15中的台面20中的漂移区29和较宽的终止台面28中的掺杂水平。
在一些实施例中，有源区15中的柱状沟槽19和柱状终止沟槽27具有相同的深度，即，具有位于距第一表面13大约相同距离处的基部或底部。在其他实施例中，过渡区21和外过渡区22中的柱状终止沟槽27具有比有源区15中的柱状沟槽19更大的深度。
图2示出了半导体器件10的一部分的截面图并且示出了有源区域15的一部分和包括过渡区21、终止区22和外部区25的边缘终止区17。
在有源区域15中，台面20包括第一导电类型的漂移区29、布置在漂移区30上的与第一导电类型相对的第二导电类型的本体区30以及布置在本体区30上并延伸到第一表面13的第一导电类型的源极区39。源极区39比漂移区29更高地掺杂。例如，在一些实施例中，第一导电类型是n类型的并且第二导电类型是p类型的，或者反之亦然。
在过渡区21中，终止台面28包括布置在漂移区29上的第二导电类型的本体区30。在过渡区21中，本体区30延伸到半导体本体12的第一表面13，使得不提供源极区。因此，这些单元是无源的。
在外部终止区22中，终止台面28的漂移区29延伸到半导体本体12的第一表面13。与过渡区21中的终止台面28相对，外部终止区22中的终止台面28不包括本体区。
通过本体区30的存在，过渡区21与外部终止区22是可区分开的。以第一导电类型掺杂并提供源极区36的半导体本体12的区在侧向上小于以第二导电类型掺杂并形成本体区30的半导体本体的区。由本体区30的外边缘限定的本体区30的侧向范围小于漂移区29和第一表面13的侧向范围。
围绕并且特别是与外部终止区22相连（contiguous）的外部终止区25没有无源单元。因此，外部终止区25没有柱状沟槽和台面。外部终止区25可以包括第一导电类型的半导体材料。
有源单元18的台面20、边缘终止区17的外部终止区22的和过渡区21的无源单元26的终止台面28包括包括第一导电类型的漂移区29。漂移区29和外部终止区25可以从外延硅层形成。
至少一个连续沟槽50位于外部终止区22中并且侧向围绕柱状终止沟槽27的阵列。连续沟槽50填充有至少一个介电材料。与柱状终止沟槽27相对，连续沟槽50没有导电材料，并且因此没有场板。连续沟槽50具有侧壁和位于距第一主表面13深度dc处的基部54。深度dc可以与柱状沟槽19、27的深度d基本上相同，或者可以小于或大于深度d。然而，连续沟槽50的深度dc大于栅极沟槽37的深度dg。
位于连续沟槽50中的介电材料51具有低于具有11.7的εr的硅的介电常数的介电常数εr。用于连续沟槽50的可能的介电材料包括具有大约2.66εr的SiO2、具有1.0的εr的真空以及具有大约6.0的εr的氮化硅。
在一些实施例中，诸如图2中所示的实施例中，边缘终止区17还包括在图2的截面图中可见的掩埋掺杂区31。掩埋掺杂区31具有侧向范围，使得其位于边缘终止区17的过渡区21中和外部终止22中两者。掩埋掺杂区31包括第二导电类型。连续沟槽50延伸穿过掩埋掺杂区31。掩埋掺杂区31在至少一些柱状终止沟槽27的侧壁33和连续沟槽50之间延伸。掩埋掺杂区31形成至少一些柱状终止沟槽27的侧壁33的一部分和连续沟槽50的两个相对的伸长侧壁53的一部分。
掩埋掺杂区31以距离第一主表面13的距离位于半导体本体12内并且具有单个掺杂区的形式。掩埋掺杂区31可以具有基本上均匀的厚度。掩埋掺杂层31可以具有板状层的形式，其在上方和下方由漂移区29的部分界定（bound）并且与第一主表面13和第二主表面间隔开。该板状掩埋掺杂层也可具有均匀的厚度。在一些实施例中，掩埋掺杂层31可以通过漂移区29的一部分与本体区30间隔开。
在一些实施例中，掩埋掺杂层31的一部分通过漂移区29的一部分与本体区30间隔开并且与本体区30的一部分竖直重叠。
掩埋掺杂层31是以第二导电类型掺杂的，例如p类型，而漂移区19是以第一导电类型掺杂的，例如n类型。掩埋掺杂层31可以被认为提供反掺杂层。在一些实施例中，该掺杂掩埋层具有1e14-1e17/cm3的掺杂浓度，其可以由1e11-1e13/cm2的注入物产生，并且该漂移区具有1e14-1e17/cm3的掺杂浓度。
掩埋掺杂层31的侧向范围可以由内边缘34和外边缘35限定。在一些实施例中，掩埋掺杂区31包括内边缘34，其位于边缘终止区17的过渡区21中并且位于终止台面28的本体区30之下。掩埋掺杂区31通过漂移区29的一部分与终止台面28的本体区30竖直地间隔开。在一些实施例中，掩埋掺杂区31的内边缘可以被布置成使得掩埋掺杂区31位于本体区30下方，该本体区30位于两个或更多相邻的终止台面28中。
在至少一些过渡区21中，本体区30不与掩埋掺杂区31竖直重叠。特别地，更靠近有源区域15侧向定位的本体区30的部分不与掩埋掺杂区31竖直重叠。掩埋掺杂区21的内边缘34通过包括柱状终止沟槽27和终止台面28的至少一个无源单元26与有源区域15侧向间隔开。在一些实施例中，侧向相连于有源区15的一个或多个终止台面28具有结构，使得漂移区29不中断地延伸到本体区30并且没有掩埋掺杂区31。
在一些实施例中，掩埋掺杂区31具有外边缘35，其位于边缘终止区17的外部区25中，使得掩埋掺杂区31从过渡区21内、在中间位于外部终止区22的整个宽度之上延伸，并延伸到没有无源单元的外部区25中。掩埋掺杂区31的外边缘35侧向地位于半导体本体12的侧面14和连续沟槽50之间。因此，连续沟槽50延伸穿过并中断掺杂掩埋层31，使得掺杂掩埋层50形成连续沟槽50的相对侧壁53的一部分。
掩埋掺杂区31形成柱状终止27沟槽的至少两个侧向相邻行的侧壁的一部分，由此一行位于过渡区21中并且另一行位于外部终止区22中，因为掩埋掺杂区31具有侧向范围，使得其位于边缘终止区17的外部终止区22中和过渡区21中。
布置在有源区域15中的柱状沟槽17和布置在边缘终止区17中的柱状终止沟槽27从第一表面13延伸到半导体本体12中距离d，使得柱状沟槽17、27具有位于距离第一表面13的深度d处的基部或底部。在一些实施例中，掩埋掺杂区31位于距离第一表面的深度dburied处，其中，0.6μm≤dburied≤2.0μm。dburied＜d，柱形沟槽19、27的基部40距第一主表面13的深度。另外，dburied＜dc，连续沟槽50的基部54距第一主表面13的深度。
当从上方观察时，掩埋掺杂区31可以具有连续环的形式，其侧向地与有源区域15的所有侧面相邻定位并且连续地侧向围绕有源区域15。
掺杂掩埋区31可以具有具有基本上均匀的厚度的层的形式。在一些实施例中，掩埋掺杂区31的上边界位于距离第一表面的深度d1buried处，并且掩埋掺杂区31的下边界位于距离第一表面的深度d2buried处，由此d2buried＞d1buried并且（d1buried-d2buried）是约200nm至800nm。
可以使用掩埋掺杂区31以便反掺杂（couterdope）台面外延（epi）并且实现减小的面积比导通电阻。在一些实施例中，掩埋掺杂区31在边缘终止区17的边缘终止沟槽28的区域中延伸，并且从过渡区21内通过外部终止区22并且延伸到外部区25中。掩埋掺杂区31反掺杂终止区中相对导电类型的外延，使得该组合表现得像高电阻率外延层。这意味着在有源区域中用来实现低电阻的重掺杂外延层实际上是终止区中的较高电阻，使得更容易支持较高电压。
掩埋掺杂区31从边缘针39延伸直到至少氧化物沟槽50反向掺杂中间硅。这允许氧化物沟槽50被放置得更远离边缘针39。这减小了该硅区中的应力。它还拓宽了台面宽度的可接受范围，改进了制造。
在一些实施例中，该附加的掩埋掺杂区31具有性质的以下组合：它是完全可耗尽的，以便局部地弛豫（relax）电场，它在过渡区21中在本体区30的外端之下侧向延伸，以便避免在本体区30的端部处的弯曲处的早期击穿，并且它朝着半导体本体12的侧面14侧向延伸到外部终止区25中，该外部终止区25不包括具有场板的柱状沟槽，以便“拉伸”终止结构的外侧处的电位线并且弛豫边缘终止区17的侧向最外沟槽27处的电场，从而避免在该位置处的早期击穿。
边缘终止区17中的连续介电填充沟槽50和掺杂掩埋区31的组合提供了将雪崩击穿移动到有源单元区域中的边缘终止结构，极大地改进了雪崩性能。由于边缘终止结构小，所以实现了更大的有源区域以及因此更好的Ron.Area。晶体管单元结构可以进一步优化以实现更好的Ron.Area和开关特性。
参考图2，有源晶体管单元18的每个台面20包括第一导电类型的漂移区29、布置在漂移区29上的第二导电类型的本体区30以及布置在本体区30上的第一导电类型的源极区36。有源晶体管单元18的每个柱状沟槽19从第一表面13延伸通过源极区36、本体区30并进入漂移区29中。
有源晶体管单元18的每个台面20还包括包含栅极电极38的栅极沟槽37。栅极电极38通过衬着栅极沟槽37的侧壁和基部的绝缘层42与台面20电绝缘。栅极沟槽37延伸穿过源极区36和本体区30到达漂移区29。柱状沟槽19距离第一表面13的深度大于栅极沟槽37距离第一表面13的深度。栅极沟槽37是伸长的，其具有延伸到附图的平面中的长度。栅极沟槽37可以彼此平行地布置并且位于柱状沟槽19的两个相对侧上或者可以互连以形成网格结构并且侧向地与柱状沟槽19的多于两个侧面相邻或者在所有侧面上相邻地定位。
有源晶体管单元18的柱状沟槽19和边缘终止区17的柱状终止沟槽27中的每个都包括场板39，其分别朝向柱状沟槽19、27的底部定位。场板39通过衬着柱状沟槽19、27的侧壁33和基部40的电绝缘层43与半导体本体电绝缘。
如上所述，连续沟槽50可具有不同的结构。在一些实施例中，诸如图1和2中所示出的实施例，连续沟槽50完全填充有固体介电材料51，诸如例如氧化硅之类的氧化物或氮化物。连续沟槽可以完全填充有单个固体介电材料51或者填充有不同成分的两个或更多固体介电材料。
包括图3A到3D的图3示出了连续沟槽50的三个替代结构的截面图。
在一些实施例中，连续沟槽50中的介电材料51包括不同成分的部分。
图3A示出了实施例，其中，介电材料51包括衬着连续沟槽50的侧壁53和基部54的介电层52。介电层52围绕连续沟槽50的中心处的间隙或空隙55。间隙55可以用真空或气体来填充，该真空或气体本身是介电材料，其具有低于硅的介电常数的介电常数，即低于11.7。介电层52可以由单层或两个或更多子层形成。
图3B示出了实施例，其中，介电材料51包括第一介电层56和布置在第一介电层上的第二介电层57。第一介电层56衬着连续沟槽50的侧壁53和基部。第二介电层57可以完全覆盖第一介电层56。第一和第二介电层56、57可以围绕沟槽中心处的间隙或空隙55。在其他实施例中，第二介电层57或另外的介电层可以完全填充连续沟槽50。
在一些实施例中，连续沟槽50的侧壁53上的介电材料51具有总厚度t。在具有两个介电层的实施例中，第一介电层56比第二介电层57薄。
在一些实施例中，第一介电层56包括总厚度t的20%至75%并且第二介电层57包括总厚度t的25%至80%，在一些实施例中，第一介电层56包括总厚度t的20%至50%，并且第二介电层57包括总厚度t的50%至80%。
在一些实施例中，第一介电层56是热生长SiOx层，并且第二介电层57是通过沉积生长的，例如通过在热生长层56上沉积TEOS层57。
在一些实施例中，第一介电层56和第二介电层57具有不同的成分，例如氮化硅和氧化硅。也可以使用多于两个的介电层。两个或更多介电层可以通过沉积、或热生长、或通过热生长和沉积的组合来形成。
图3C示出了实施例，其中，至少一个介电层52围绕位于连续沟槽50中的封闭腔58。封闭腔58通过封盖（cap）形成在沟槽中心处并且被连续沟槽50的侧壁53和基部54上的介电层52围绕的间隙55而形成。间隙55可以通过施加介电盖（cap）59而被封盖或密封，该介电盖59可以通过沉积介电层而形成。介电层可以在第一主表面13之上延伸。也可以使用多层介电层52来代替图3C中所示的单个介电层52。
在包括间隙或封闭腔的实施例中，间隙或封闭腔可占据连续沟槽50的比介电材料51小的体积，例如小于百分之10体积。
图3D示出了连续沟槽50的结构的实施例，其中，两个介电层56、57形成在也在第一表面13之上延伸的连续沟槽的侧壁53和基部54上。第二介电层57具有厚度和形状，使得在连续沟槽50的开放端处，它填充了沟槽50的宽度，并且使得在沟槽中的较低位置（lowerdown），相对侧壁53上的第二层57不相遇（meet）。因此，介电层57的厚度朝向连续沟槽50的基部54较小并且在连续沟槽50的开放端处较大。因此，空隙或封闭空58在连续沟槽50中较低位置处由第二介电层57封闭和界定而形成。
参考图4，在一些实施例中，边缘终止区17包括两个或更多连续沟槽50，其同心地布置，使得它们通过连续台面60彼此间隔开。在图4中，示出了三个连续沟槽50。在一些实施例中，连续沟槽50之间的间隔，即连续台面60的宽度，可以与如与半导体本体12的侧面14相邻测量的侧向最内连续沟槽50和侧向最外柱状沟槽27之间的间隔douter基本上相同。
参考图4，在一些实施例中，边缘终止区17还包括形成在过渡区21和有源区15之间的边界处的内部过渡区47。该内部过渡区47包括一行或多行具有柱状终止沟槽27'和终止台面28'的无源单元26'。终止台面28'和相关联的柱状终止沟槽27'具有本体区30并且没有源极区，使得本体区延伸到并形成第一表面13。在该内部过渡区47中的柱状终止沟槽27'通过本体接触48与过渡区21的柱状终止沟槽27区分开。位于柱状终止沟槽27'中的本体接触48用于将本体区30电耦合到源极电位。
半导体器件10的各个区可以通过与沟槽的连接来区分。在有源区域15中，沟槽19和相关联的台面20包括本体区30、本体区上的源极区36。在内部过渡区47中，柱状终止沟槽27'及其相关联的终止台面28'具有本体区30、本体接触48并且没有源极区。在过渡区21中，柱状终止沟槽27和相关联的终止台面28具有本体区30、没有本体接触并且没有源极区。在外部过渡区22中，柱状终止沟槽27和相关联的终止台面28没有本体区、没有本体接触并且没有源极区。
图5示出了图4的半导体器件10的一部分的俯视图，由此示出了连续沟槽50中的仅一个的定位，并且示出了有源区15、过渡区21、外部过渡区22和外部终止区25的一部分。图5还示出了金属化结构，其电连接到有源晶体管单元18的源极区36和有源晶体管单元18的栅极电极38。
在图5的平面图中，示出了八个边缘终止沟槽27。然而，该设计不限于八个终止沟槽并且可以包括多于或少于八个沟槽。实际上，需要少于八个沟槽以提供有益效果。
图5示出了半导体器件10还包括位于半导体器件10的外部区25中的第一表面13上的栅极流道41和至少一个栅极指40。栅极指40和栅极流道可以由金属构成。栅极流道41可以侧向定位在半导体本体12的侧面14和掩埋掺杂区31的外边缘35之间并且与它们间隔开。栅极流道41位于半导体本体12的侧面14和连续沟槽50之间，并且在包括两个或更多连续沟槽的实施例中，位于半导体本体12的侧面14和连续沟槽50的侧向最外一个之间。栅极指40从栅极流道在边缘终止区17之上延伸到过渡区21内的位置，在该位置处，其通过凹槽（groove）接触44电耦合到栅极电极38。
电耦合到有源晶体管单元18的源极区31的源极指45与栅极指40交替布置。可以具有凹槽的形式的栅极接触44从电耦合到有源过渡晶体管单元17的栅极电极38的栅极指40延伸。栅极接触44可以位于过渡区21中的本体区30之上。一个或多个绝缘层46布置在本体区30上，本体区30和栅极指40之间。
半导体器件10的本体区30被布置成从有源区域15延伸到终止结构17的过渡区21中。该布置使得从栅极指40到栅极沟槽网格的接触能够在有源区域15的外部实现。由于在终止台面28中不存在源极而是无源的过渡区21的侧向宽度可被用于提供有源区域15内的源极区36的边缘和覆盖（overlying）源极金属层的边缘之间的最小距离，以及潜在阻碍有害离子从金属边缘漂移到有源区中的足够大的距离。这样，边界23和24之间的该过渡区21的宽度不是由边缘终止结构的阻塞能力确定的。
最高电位保持与有源单元18中的沟槽19的基部间隔开并且与边缘终止结构的最外柱状沟槽27'附近的表面间隔开。
可耗尽的附加掩埋掺杂区31能够局部地弛豫电场。由于它在过渡区21中在本体区30的外端50之下侧向延伸，所以避免了在本体区30的端部50的弯曲处的早期击穿。由于它侧向地朝向半导体本体12的侧面延伸到外部区25中，该外部区25不包括具有场板的柱状沟槽，所以电位在终止结构的外侧处侧向拉伸，并且在边缘终止区的侧向最外沟槽27'处减小，从而避免在该位置处的早期击穿，特别是在边缘终止区17的侧向最外沟槽27'处的半导体本体12的表面处。
避免了在没有本体接触的无源晶体管单元中的击穿位置，因此展示了包括如这里所述的掩埋掺杂层31的边缘终止结构具有避免在边缘终止区中的表面处的击穿的期望效果。
总之，提供了一种用于在针形状沟槽中使用场板的电荷补偿功率MOSFET器件的边缘终止结构，其包括可耗尽的掩埋的反掺杂区，例如，如果漂移区是n掺杂的，则是掩埋p掺杂区，以及在边缘终止区中的填充有介电材料的一个或多个连续沟槽。（一个或多个）连续的介电填充沟槽延伸穿过并中断掩埋掺杂区31。可耗尽掩埋掺杂区在一侧处在本体区的端部之下侧向延伸并且在另一侧上比最外边缘终止沟槽延伸得更远。掩埋掺杂区通过漂移区的一部分与本体区间隔开。在掩埋掺杂区的一个端部处的本体区和掩埋掺杂区之间的竖直重叠以及掩埋掺杂区的延伸超过最外边缘终止沟槽提供了一种边缘终止结构，其对稍后（例如，在组装期间）可能引入的任何表面电荷更不敏感，这增强了器件的鲁棒性和可靠性。因此，避免了边缘终止区中及其外部的表面掺杂水平的任何降低并且对可能引入的任何表面电荷的灵敏度显著降低。
连续介电填充沟槽和边缘终止区中的掩埋掺杂区的组合改进了晶体管器件的雪崩强度，因为该结构将雪崩击穿移动到有源单元区域中。由于不必改变有源晶体管单元的设计来提供有效的终止结构，所以可以优化晶体管单元结构以实现更好的Ron.Area和开关特性。由于边缘终止结构小，所以实现了更大的有源区域以及因此更好的Ron.Area。另外，没有引入不必要的终止电容，因此改进了Qoss。
为了便于描述，使用诸如“之下”、“下方”、“下部”、“之上”“上部”以及诸如此类的空间相对术语来解释一个元素相对于第二元素的定位。这些术语旨在涵盖除了与图中所描绘的那些不同的取向之外的设备的不同取向。此外，诸如“第一”、“第二”以及诸如此类的术语也用于描述各种元素、区、部分等，并且也不旨在是限制性的。贯穿说明书，相同的术语指代相同的元素。
如本文中所用，术语“具有”、“含有”、“包含”、“包括”以及诸如此类是开放式术语，其指示所阐述的元素或特征的存在，但不排除附加的元素或特征。冠词“一”、 “一个”和“该”旨在包括复数以及单数，除非上下文另有明确指示。应当理解，除非另外特别指出，否则本文描述的各种实施例的特征可以彼此组合。
尽管在本文中已经示出和描述了具体实施例，但是本领域普通技术人员将理解，在不偏离本发明的范围的情况下，多种替代和/或等同实现可以替代所示出和描述的具体实施例。本申请旨在覆盖本文中讨论的具体实施例的任何修改或变化。因此，本发明旨在仅由权利要求书和其等同物来限制。

Claims (15)

1. 一种半导体器件（10），包括：
半导体本体（12），包括有源区域（15），其中，有源区域（15）包括多个有源晶体管单元（18），每个有源晶体管单元（18）包括柱状沟槽（19）和台面（20），柱状沟槽（19）包括场板（39），以及
边缘终止区（17），侧向围绕有源区域（15），其中，边缘终止区（17）包括：
侧向围绕有源区域（15）的过渡区（21）和侧向围绕过渡区（21）的外部终止区（22），
多个无源单元（26），布置在过渡区（21）中和外部终止区（22）中，每个无源单元（26）包括柱状终止沟槽（27）和终止台面（28），柱状终止沟槽（27）包括场板（39），终止台面（28）包括第一导电类型的漂移区（29），其中，在过渡区（21）中，终止台面（28）包括布置在漂移区（29）上的第二导电类型的本体区（30），并且在外部终止区（22）中，终止台面（28）的漂移区（29）延伸到第一表面（13）；
至少一个连续沟槽（50），位于外部终止区（22）中，侧向围绕柱状终止沟槽（27）并且填充有至少一个介电材料（51）。
2.根据权利要求1所述的半导体器件（10），还包括第二导电类型的掩埋掺杂区（31），其具有侧向范围，使得其位于过渡区（21）中和外部终止区（22）中。
3.根据权利要求2所述的半导体器件（10），其中，掩埋掺杂区（31）包括位于过渡区（21）中的本体区（30）之下的内边缘（34）和位于外部终止区（22）中的多个无源单元（28）和连续沟槽外部的外边缘（35）。
4.根据权利要求1至3中任一项所述的半导体器件（10），其中，在过渡区（21）中，掩埋掺杂区（31）通过漂移区（29）的一部分与终止台面（28）的本体区（30）竖直地间隔开。
5.根据权利要求1至4中任一项所述的半导体器件（10），其中，在过渡区（21）中，终止台面（28）的本体区（30）延伸到第一表面（13）。
6.根据权利要求1至5中任一项所述的半导体器件（10），其中，介电材料（51）包括不同成分的部分。
7.根据权利要求1至6中的一项所述的半导体器件（10），其中，介电材料（51）包括至少一个介电层（52），其衬着连续沟槽（50）的侧壁（53）和基部（54）。
8.根据权利要求7所述的半导体器件（10），其中，至少一个介电层（52）围绕位于连续沟槽（50）中的间隙（55）或封闭腔（58）。
9.根据权利要求7或权利要求8所述的半导体器件（10），其中，介电材料（51）包括第一介电层（56）和布置在第一介电层（56）上的第二介电层（57）。
10.根据权利要求9所述的半导体器件（10），其中，第一介电层（56）比第二介电层（57）薄。
11.根据权利要求9或权利要求10所述的半导体器件（10），其中，第一介电层（56）是热生长SiOx层并且第二介电层（57）是TEOS层。
12. 根据权利要求1至11中的一项所述的半导体器件（10），其中，连续沟槽（50）与最外柱状终止沟槽（27）间隔开距离douter，并且50 nm≤douter≤2μm。
13.根据权利要求1至12中的一项所述的半导体器件（10），其中，有源晶体管单元（18）的每个台面（20）包括第一导电类型的漂移区（29）、布置在漂移区（29）上的与第一导电类型相对的第二导电类型的本体区（30）、布置在本体区（30）上的第一导电类型的源极区（36）以及包括栅极电极（38）的栅极沟槽（37），其中，栅极沟槽（37）延伸穿过源极区（36）和本体区（30）进入漂移区（29），其中，柱状沟槽（19）中的每个从第一表面（13）延伸穿过本体区（30）并进入漂移区（29）中。
14.根据权利要求1至13中的一项所述的半导体器件（10），还包括至少一个栅极指（40），其在边缘终止区（17）之上延伸到栅极流道（41），所述栅极流道（41）侧向地位于半导体本体（12）的侧面（14）与外部终止区（17）中的连续沟槽（50）之间。
15.根据权利要求14所述的半导体器件（10），还包括栅极接触（44），其将栅极流道（40）电耦合到有源晶体管单元（18）的栅极电极（38），其中，栅极接触（44）位于过渡区（21）中的本体区（30）上方。
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