KR20210101154A - 트랜지스터 장치 및 트랜지스터 장치의 게이트를 제조하는 방법 - Google Patents

트랜지스터 장치 및 트랜지스터 장치의 게이트를 제조하는 방법 Download PDF

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KR20210101154A
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gate
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gate trench
semiconductor substrate
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마이클 허츨러
데이비드 라포렛
롤랜드 모엔니치
잉그마르 뉴만
랄프 지미에니에크
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인피니언 테크놀로지스 오스트리아 아게
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Abstract

일 실시예에서, 트랜지스터 장치는 주 표면을 갖는 반도체 기판과, 복수의 트랜지스터 셀을 포함하는 셀 필드 및 셀 필드를 횡방향으로 둘러싸는 에지 종단 영역을 포함한다. 셀 필드는 반도체 기판의 주 표면에 있는 게이트 트렌치와, 게이트 트렌치를 라이닝하는 게이트 유전체와, 게이트 유전체의 게이트 트렌치에 배열된 금속 게이트 전극 및 금속 게이트 전극 상에 그리고 게이트 트렌치 내에 배열된 전기 절연 캡을 포함한다.

Description

트랜지스터 장치 및 트랜지스터 장치의 게이트를 제조하는 방법{TRANSISTOR DEVICE AND METHOD OF FABRICATING A GATE OF A TRANSISTOR DEVICE}
전력 애플리케이션을 위한 일반적인 트랜지스터 장치에는 Si CoolMOS, Si Power MOSFET 및 Si IGBT(Insulated Gate Bipolar Transistor)가 있다. 미국특허 제 9,680,004 호는 스트라이프 형태의 게이트 트렌치에 금속 게이트 전극을 포함하는 파워 MOSFET을 개시한다. 파워 MOSFET은 또한 기둥 또는 바늘 모양의 필드 플레이트 트렌치에 필드 플레이트를 포함한다. 필드 플레이트는 전하 보상을 제공하고 MOSFET 장치의 저항에 특정된 영역을 줄일 수 있는 기회를 제공한다.
금속 게이트 전극을 포함하는 트랜지스터 장치 및 훨씬 더 우수한 성능을 갖는 금속 게이트 전극을 포함하는 트랜지스터 장치를 보다 간단히 제조할 수 있게 하는 방법이 바람직할 것이다.
본 발명에 따르면, 트랜지스터 장치는 주 표면을 갖는 반도체 기판과, 복수의 트랜지스터 셀을 포함하는 셀 필드 및 셀 필드를 횡방향으로 둘러싸는 에지 종단 영역을 포함한다. 셀 필드는 반도체 기판의 주 표면에 있는 게이트 트렌치, 게이트 트렌치를 라이닝하는 게이트 유전체, 게이트 유전체의 게이트 트렌치에 배열된 금속 게이트 전극 및 금속 게이트 전극 상에 그리고 게이트 트렌치 내에 배열된 전기 절연 캡을 포함한다.
일부 실시예에서, 금속 게이트 전극은 게이트 트렌치 내에 위치하는 상부 표면을 갖는다.
일부 실시예에서, 게이트 유전체는 트렌치의 측벽 상에 균일한 두께를 갖는 증착된 층이다.
일부 실시예에서, 트랜지스터 장치는 게이트 트렌치에 횡방향으로 인접한 반도체 기판의 주 표면 상에 배열된 제 1 전기 절연 층을 더 포함한다.
일부 실시예에서, 제 1 전기 절연 층은 게이트 유전체 상으로 연장된다.
일부 실시예에서, 전기 절연 캡은, 제 1 전기 절연 층 위로 그리고 게이트 트렌치 내에 배치된 금속 게이트 전극 위로 연장되는 제 2 전기 절연 층의 일부를 형성한다. 제 2 전기 절연 층은 금속 게이트 전극의 상부 표면과 직접 접촉한다.
일부 실시예에서, 게이트 유전체는 게이트 트렌치의 베이스에 배열된 하부 유전체 층을 더 포함하고, 게이트 유전체는 게이트 트렌치의 측벽을 라이닝하며 하부 유전체 층의 상부 표면 상에 배치된다. 일부 실시예에서, 하부 유전체 층은 HDP(High Density Plasma) 증착 공정을 사용하여 형성된다.
일부 실시예에서, 전기 절연 캡은 반도체 기판의 주 표면과 실질적으로 동일 평면에 있는 상부 표면을 갖는 상부 유전체 층을 포함한다.
일부 실시예에서, 트랜지스터 장치는, 반도체 기판의 주 표면 위로 그리고 게이트 트렌치에 배치된 상부 유전체 층 위로 연장되는 제 2 전기 절연 층을 더 포함한다. 제 2 전기 절연 층은 TEOS(Tetraethyl orthosilicate) 층(즉, TEOS 공정을 사용하여 증착된 것)을 포함할 수 있다.
일부 실시예에서, 상부 유전체 층은 TEOS(Tetraethyl orthosilicate) 층(즉, TEOS 공정을 사용하여 증착된 것)을 포함할 수 있다.
일부 실시예에서, 금속 게이트 전극은 게이트 유전체 상에 배열된 라이너 층 및 충전재(filler material)를 포함한다. 라이너 층은 2 개 이상의 서브 층을 포함할 수 있다.
일부 실시예에서, 라이너 층은 Ti 및/또는 TiN을 포함한다. 일부 실시예에서, 충전재는 텅스텐을 포함한다. 일부 실시예에서, 라이너 층은 TiN을 포함하고 충전재는 텅스텐으로 형성된다.
일부 실시예에서, 트랜지스터 장치는 전하 보상 구조물을 더 포함한다. 전하 보상 구조물은 예를 들어, 하나 이상의 전기 전도성 필드 플레이트 또는 초 접합 구조물(superjunction structure)을 포함할 수 있다.
일부 실시예에서, 전하 보상 구조물은, 주 표면으로 연장되고 게이트 트렌치에 실질적으로 평행한 세장형 필드 플레이트 트렌치(elongate field plate trench) 내의 세장형 필드 플레이트를 포함한다. 각 트랜지스터 셀은 세장형 필드 플레이트를 포함할 수 있어서, 전하 보상 구조물이 세장형 필드 플레이트를 각각 포함하는 복수의 세장형 필드 플레이트 트렌치를 포함한다.
일부 실시예에서, 전하 보상 구조물은, 주 표면으로 연장되고 게이트 트렌치에 인접하여 횡방향으로 위치되는 기둥형 필드 플레이트 트렌치 내의 기둥형 필드 플레이트를 포함한다. 각 트랜지스터 셀은 기둥형 필드 플레이트를 포함할 수 있어서, 전하 보상 구조물이 기둥형 필드 플레이트를 각각 포함하는 복수의 기둥형 필드 플레이트 트렌치를 포함한다.
일부 실시예에서, 필드 플레이트는 폴리 실리콘을 포함한다. 필드 플레이트는 필드 플레이트 트렌치의 베이스 및 측벽을 라이닝하는 전기 절연 층 또는 필드 산화물에 의해 반도체 기판으로부터 전기적으로 절연될 수 있다. 필드 산화물은 실리콘 산화물을 포함할 수 있다.
트랜지스터 장치는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 또는 IGBT(Insulated Gate Bipolar Transistor) 또는 초 접합 장치일 수 있다.
트랜지스터 장치의 게이트를 제조하는 방법도 제공되며, 트랜지스터 장치는 주 표면을 갖는 반도체 기판과, 복수의 트랜지스터 셀을 포함하는 셀 필드 및 셀 필드를 횡방향으로 둘러싸는 에지 종단 영역을 포함한다. 이 방법은 셀 필드의 반도체 기판의 주 표면에 게이트 트렌치를 형성하는 단계와, 게이트 유전체로 게이트 트렌치를 라이닝하는 단계와, 게이트 유전체 상에 금속 게이트 전극을 형성하는 단계와, 게이트 유전체에 금속 게이트 전극을 형성하는 단계와, 금속 게이트 전극 상에 그리고 게이트 트렌치 내부에 전기 절연 캡을 형성하는 단계를 포함한다.
일부 실시예에서, 게이트 유전체는 게이트 트렌치의 베이스 및 측벽 상에 증착된다.
일부 실시예에서, 방법은 금속 게이트 전극의 상부 표면이 게이트 트렌치 내로 오목하게 들어가도록 금속 게이트 전극의 상부 부분을 제거하는 단계를 더 포함한다.
일부 실시예에서, 방법은 게이트 트렌치에 횡방향으로 인접하는 반도체 기판의 주 표면 상에 제 1 전기 절연 층을 선택적으로 형성하는 단계를 더 포함한다.
일부 실시예에서, 방법은 게이트 트렌치 내의 금속 게이트 전극 상에 그리고 제 1 전기 절연 층 상에 제 2 전기 절연 층을 형성하여 전기 절연 캡을 형성하는 단계를 더 포함한다.
일부 실시예에서, 방법은 게이트 트렌치의 베이스에 배열된 하부 유전체 층을 형성하는 단계와, 게이트 트렌치의 측벽 및 하부 유전체 층의 상부 표면 상에 게이트 유전체를 형성하는 단계를 더 포함한다.
일부 실시예에서, 방법은 전기 절연 캡을 형성하기 위해 금속 게이트 전극 상에 상부 유전체 층을 형성하는 단계 - 상부 유전체 층은 반도체 기판의 주 표면과 실질적으로 동일 평면에 있는 상부 표면을 가짐 - 와, 반도체 기판의 주 표면 상에 그리고 상부 유전체 층 상에 제 2 전기 절연 층을 형성하는 단계를 더 포함한다.
일부 실시예에서, 방법은 전기 절연 캡의 형성 후에, 반도체 기판의 주 표면에 바디 영역 및 소스 영역을 주입하는 단계를 더 포함한다.
당업자는 다음의 상세한 설명을 읽고 첨부 도면을 볼 때 추가적인 특징 및 이점을 인식할 것이다.
도면의 요소는 반드시 서로 축척대로 그려질 필요는 없다. 동일한 참조 번호는 대응하는 동일한 부분을 나타낸다. 다양한 예시된 실시예의 특징은 서로 배제되지 않는 한 결합될 수 있다. 예시적인 실시예가 도면에 도시되어 있으며 다음의 설명에서 상세하게 설명된다.
도 1은 일 실시예에 따른 게이트 트렌치를 포함하는 트랜지스터 장치의 단면도를 도시한다.
도 2a는 일 실시예에 따른 트랜지스터 장치의 평면도를 도시한다.
도 2b는 도 2a의 트랜지스터 장치의 단면도를 도시한다.
도 2c는 일 실시예에 따른 트랜지스터 장치의 단면도를 도시한다.
도 3은 일 실시예에 따른 게이트 트렌치를 포함하는 트랜지스터 장치의 단면도를 도시한다.
도 4a 내지 4i를 포함하는 도 4는 트랜지스터 장치의 게이트를 제조하는 방법을 도시한다.
도 5a 내지 5i를 포함하는 도 5는 실시예에 따른 트랜지스터 장치의 게이트를 제조하는 방법을 도시한다.
도 6a 및 6b를 포함하는 도 6은 본 명세서에 설명된 실시예 중 하나의 게이트 트렌치를 포함하는 트랜지스터 장치를 제조하는 방법을 도시한다.
도 7은 트랜지스터 장치의 게이트를 제조하는 흐름도를 도시한다.
다음의 상세한 설명에서 첨부 도면을 참조하며, 도면은 상세한 설명의 일부를 형성하고 본 발명이 실시될 수 있는 특정 실시예를 예시로서 나타낸다. 이와 관련하여, "상단", "하단", "앞", "뒤", "선도", "후행" 등과 같은 사전적 용어가 설명되고 있는 도면(들)의 방향과 관련하여 사용된다. 실시예의 구성 요소가 다수의 상이한 방향으로 위치될 수 있기 때문에, 방향 용어는 예시의 목적으로 사용되며 결코 제한을 위한 것이 아니다. 본 발명의 범위를 벗어나지 않는 범위에서 다른 실시예가 이용될 수 있고 구조적 또는 논리적 변경이 이루어질 수 있음을 이해해야 한다. 다음의 상세한 설명은 제한적인 의미로 받아 들여서는 안되며, 본 발명의 범위는 첨부된 청구 범위에 의해 정의된다.
다수의 예시적인 실시예가 아래에서 설명될 것이다. 이 경우 동일한 구조적 기능은 도면에서 동일하거나 유사한 참조 기호로 식별된다. 본 설명의 맥락에서, " 횡방향" 또는 "측면 방향"은 반도체 재료 또는 반도체 캐리어의 횡방향 범위에 일반적으로 평행하게 이어지는 방향 또는 범위를 의미하는 것으로 이해되어야 한다. 따라서 횡방향은 일반적으로 이러한 표면 또는 측면에 평행하게 확장된다. 이와 대조적으로, "수직" 또는 "수직 방향"이라는 용어는 일반적으로 이러한 표면 또는 측면에 수직으로 그리고 이에 따라 횡방향에 대해 수직으로 이어지는 방향을 의미하는 것으로 이해된다. 따라서 수직 방향은 반도체 재료 또는 반도체 캐리어의 두께 방향으로 이어진다.
본 명세서에서 사용되는 바와 같이, 층, 영역 또는 기판과 같은 요소가 다른 요소에 "상에" 있거나 "위로" 연장되는 것으로 언급되는 경우, 다른 요소 또는 개재 요소 상에 직접 존재하거나 또는 그 위로 직접 연장될 수 있다. 대조적으로, 요소가 "바로 위에" 있거나 다른 요소에 "바로 위로" 연장되는 것으로 언급되는 경우, 개입 요소가 존재하지 않는다.
본 명세서에서 사용된 바와 같이, 요소가 다른 요소에 "연결"되거나 "결합"되는 것으로 언급될 때, 다른 요소에 직접 연결되거나 결합될 수 있거나 또는 개재 요소가 존재할 수 있다. 대조적으로, 요소가 다른 요소에 "직접 연결"되거나 "직접 결합"되는 것으로 언급되는 경우, 개입 요소가 존재하지 않는다.
본 명세서에서 사용된 바와 같이, 다양한 장치 유형 및/또는 도핑된 반도체 영역은 n 유형 또는 p 유형인 것으로 식별될 수 있지만, 이는 단지 설명의 편의를위한 것이고 제한하려는 의도가 아니며, 이러한 식별은 "제 1 도전형" 또는 "반대의 제 2 도전형"에 대한 보다 일반적인 설명으로 대체될 수 있고, 제 1 유형은 n 또는 p 유형이고 제 2 유형은 p 또는 n 유형이다.
도면은 도핑 유형 "n" 또는 "p" 옆에 "-" 또는 "+"를 표시하여 상대적 도핑 농도를 나타낸다. 예를 들어, "n-"은 "n"-도핑 영역의 도핑 농도보다 낮은 도핑 농도를 의미하고, "n+"-도핑 영역은 "n"-도핑 영역보다 더 높은 도핑 농도를 갖는다. 동일한 상대 도핑 농도의 도핑 영역이 반드시 동일한 절대 도핑 농도를 갖는 것은 아니다. 예를 들어, 2 개의 상이한 "n"-도핑 영역은 동일하거나 상이한 절대 도핑 농도를 가질 수 있다.
최신 트렌치 파워 MOSFET의 경우, 더 나은 영역별 온 저항을 얻기 위해 치수를 지속적으로 축소하면 게이트 치수가 매우 작아진다. 일반적으로, 폴리 실리콘이 게이트 재료로 사용된다. 작은 치수의 경우, 폴리 실리콘의 시트 저항과 비저항이 상대적으로 높아 칩에 분포된 게이트 저항이 증가할 수 있다. 이로 인해, 게이트 저항이 증가하면 칩에서 불균일한 스위칭이 발생하고 스위칭 속도가 느려질 수 있다. 결과적으로 스위칭 손실을 더욱 줄일 수 있는 가능성이 제한되고 장치의 견고성에 부정적인 영향을 끼칠 수 있다.
이러한 효과를 완화하기 위한 한 가지 접근 방식은 단일 트랜지스터 셀의 폴리 실리콘 게이트와 접촉하는 금속 핑거의 구현을 기반으로 한다. 그러나 이를 위해서는 스위칭에 사용할 수 없는 실리콘 영역이 필요하다.
또 다른 접근 방식은 게이트 재료로 폴리 실리콘 대신 금속을 사용하는 것이다. 도핑된 폴리 실리콘과 관련하여 훨씬 높은 금속 전도도는 전체 칩에 대해 균일 한 스위칭을 제공하기 위해 게이트 핑거의 필요성을 제거하고, 트렌치 폭이 감소되게 할 수 있다. 예를 들어, TiN/W 게이트와 같은 금속 게이트를 사용하면, 폴리 실리콘 게이트와 비교하여 게이트의 비저항 감소를 달성할 수 있다. 금속 게이트는 게이트 치수를 낮추어 장치 치수를 줄이고 스위칭 속도를 향상시킬 수 있을 뿐만 아니라 전체 칩 영역에 걸쳐 균일한 스위칭을 가능하게 한다. 그러나 금속 게이트가 있는 실리콘 장치를 제조하는 것은 간단하지 않은데, 이는 금속을 라인 공정의 프런트 엔드에 통합하는 것을 의미하기 때문이다.
본 명세서에 설명된 실시예는 금속 게이트 전극 재료로 채워진 게이트 트렌치 구조를 제공하며, 이는 전기 절연 캡핑 층, 예를 들어 산화물 캡핑 층에 의해 캡슐화된다. 일부 실시예에서, 필드 플레이트 트렌치의 필드 플레이트 또는 바늘 모양이나 기둥형의 필드 플레이트 트렌치의 바늘 모양 또는 기둥형 필드 플레이트에 의한 전하 보상이 사용된다.
본 명세서에 설명된 구현예에 따라 금속 게이트 전극을 캡슐화하면, 장치의 제조 동안 후속 공정 단계에서 표준 습식 화학 세정을 사용할 수 있다. 따라서 이러한 구조물은 금속 게이트 장치의 제조에 대한 많은 제한을 극복하는 방법을 제공한다. 또한, 게이트 전극의 상단이 증가된 전기장에 노출되지 않으므로 장치의 수명을 늘리는 데 유용하다.
도 1은 일 실시예에 따른 트랜지스터 장치(10)의 단면도를 도시한다. 트랜지스터 장치(10)는 주 표면(12)을 갖는 반도체 기판(11), 복수의 트랜지스터 셀(14)을 포함하는 셀 필드(13) 및 셀 필드(13)를 횡방향으로 둘러싸는 에지 종단 영역(15)을 포함한다. 셀 필드(13) 내의 복수의 트랜지스터 셀(14)은 모두 실질적으로 동일한 구조를 가질 수 있다.
셀 필드(13)는 반도체 기판(11)의 주 표면(12)에 있는 게이트 트렌치(16), 게이트 트렌치(16)를 라이닝하는 게이트 유전체(17) 및 게이트 트렌치 내에 그리고 게이트 유전체(17) 상에 배열된 금속 게이트 전극(18)을 포함한다. 전기 절연 캡(19)은 금속 게이트 전극(18) 상에 배열되고 게이트 트렌치(16) 내에 배열된다.
셀 필드의 트랜지스터 셀(14) 각각은 게이트 트렌치(16), 게이트 유전체(17), 금속 게이트 전극(18) 및 전기 절연 캡(19)의 동일한 배열 구성(arrangement)을 포함할 수 있다. 셀 필드(13)는 트랜지스터 장치(10)의 스위칭에 기여하는 반면, 에지 종단 영역(15)은 능동 장치 영역, 즉 셀 필드(13)와 장치의 에지 영역 사이에 전기적 절연을 제공하는 역할을 한다.
게이트 유전체(17)는 게이트 트렌치(16)의 측벽(22) 및 베이스(23) 상에 유전체 층을 증착함으로써 형성될 수 있다. 예를 들어, TEOS 방법이 사용될 수 있다. 게이트 유전체(17)의 두께는 게이트 트렌치(16)의 베이스(23) 및 측벽(22)을 형성하는 반도체 재료의 열 산화 공정보다 증착 공정이 사용되는 경우 더 균일할 수 있다.
금속 게이트 전극(18)은 예를 들어, 텅스텐과 같은 금속을 포함할 수 있다. 일부 실시예에서, 금속 게이트 전극(18)은 2 개 이상의 서브 층을 포함한다. 일부 실시예에서, 금속 게이트 전극(18)은, 게이트 유전체(17) 상에 배치되고 게이트 유전체(17)를 라이닝하는 하나 이상의 라이너 층을 포함하고, 라이너 재료 상에 배치되고 트렌치(즉, 라이너 층(들)에 의해 둘러싸인 갭)의 나머지를 채워 금속 게이트 전극(18)을 형성하는 충전재를 포함한다. 라이너 층은 TiN 및 충전재 텅스텐일 수 있다.
금속 게이트 전극(18)은 게이트 트렌치(16) 내에 위치하므로 반도체 기판(11) 내의 주 표면(12)으로부터의 일정 깊이에 위치하는 상부 표면(20)을 포함한다. 전기 절연 층(19)은 게이트 트렌치(16)의 측벽(22)을 라이닝하는 게이트 유전체(17)에 의해 횡방향의 측면들(sides) 사이에서 연장되고 그 측면들에서 경계가 형성된다. 일부 실시예에서, 전기 절연 캡(19)은 반도체 기판(11)의 주 표면 또는 주요 표면(12)과 실질적으로 동일 평면에 있는 상부 표면(21)을 갖는다. 전기 절연 캡(19)은 셀 필드(13) 내에 위치한 트랜지스터 장치(10)의 영역에서 금속 게이트 전극(18)의 상부 표면(20) 상에 직접 위치하고 전체를 덮을 수 있다.
전기 절연 캡(19)은 예를 들어, 셀 필드(13)의 게이트 트렌치(16) 위에 위치한 전도성 층들 및 후속 공정 단계로부터 (예를 들면, 트랜지스터 장치의 바디 및 소스 영역의 제조 및 주입 공정 및 후속 습식 화학 세정 및/또는 에칭 공정 동안) 금속 게이트 전극(18)을 전기적으로 절연하는 역할을 한다.
전기 절연 캡(19)의 사용은 또한 층간 유전체를 갖는 금속화 구조물이 구축될 수 있는 평평한 표면을 발생시킨다. 일반적으로 USG(undoped silicon glass) 및/또는 BPSG(borophosphosilicate glass)로 형성되는 층간 유전체 층은 금속 게이트 전극(18) 상부의 게이트 트렌치(16)에 위치하는 개재된 전기 절연 캡(19)의 존재로 인해 셀 필드(13)에서 금속 게이트 전극(18)과 직접 접촉하지 않는다.
전기 절연 캡(19)을 통해 연장되는 하나 이상의 전도성 비아를 사용하여 금속 게이트 전극(18)에 전기 접촉이 이루어질 수 있다. 그러나 하나 이상의 전도성 비아는 셀 필드(13)의 외측 및 에지 종단 영역(15) 내에 횡방향으로 배치된다. 일부 실시예에서, 전기 절연 캡(19)은 적어도 전도성 비아가 배치되는 에지 종단 영역(15)의 영역으로 연장되지 않도록 하는 측면 범위(lateral extent)를 가질 수 있다.
트랜지스터 장치(10)의 셀 필드(13) 내의 위치에서, 금속 게이트 전극(18)은 게이트 유전체(17) 및 전기 절연 캡(19)의 유전체 재료에 의해 완전히 캡슐화된다. 전기 절연 캡(19) 내의 적어도 하나의 개구(도 1에는 도시되지 않음)가 형성되어 금속 게이트 전극(18)과의 접촉부가 형성될 수 있게 한다. 개구는 에지 종단 영역(15) 내에 위치할 수 있다.
반도체 기판(11)은 단결정 실리콘 웨이퍼와 같은 단결정 반도체 기판으로 형성될 수 있다. 일부 실시예에서, 반도체 기판은 에피택셜 반도체 층, 예를 들어 에피택셜 실리콘 층에 의해 형성될 수 있다.
게이트 트렌치(16)는 그 길이가 도면의 평면으로 연장되는 세장형 스트라이프 모양의 구조를 가질 수 있다. 복수의 트랜지스터 셀(14)의 게이트 트렌치(16)는 실질적으로 서로 평행하게 연장될 수 있다.
일부 실시예에서, 게이트 트렌치는 상이한 횡방향으로 연장되고 서로 교차하는 섹션을 포함하는 그리드 구조물의 일부를 형성한다. 예를 들어, 세로 및 가로 트렌치 그리드가 제공될 수 있다. 이 배열은 기둥형 필드 플레이트 트렌치에 위치 된 기둥형 필드 플레이트를 포함하는 트랜지스터 장치에 사용될 수 있으며, 하나의 기둥형 트렌치가 2 개의 세로 섹션과 2 개의 가로 섹션에 의해 횡방향으로 둘러싸여 연속적인 전형적인 정사각형 링을 제공한다.
게이트 유전체(17), 금속 게이트 전극(18) 및 전기 절연 캡(19)을 갖는 게이트 트렌치(16)는, 트랜지스터 장치의 바디 및 소스 영역이 주입되기 전 및 임의의 필드 플레이트 트렌치가 주 표면(12)에 형성된 후에 제조될 수 있다.
트랜지스터 장치(10)는 주 표면(12)의 맞은편의 제 2 주 표면(24) 상에 위치한 드레인 영역(도 1에 도시되지 않음)을 갖는 수직 트랜지스터 장치일 수 있다. 반도체 기판(11)은 트랜지스터 장치(10)의 드리프트 영역을 형성할 수 있고, 제 1 도전형(예를 들어, n 형)으로 도핑될 수 있다. 드레인 영역은 제 1 도전형(예를 들어, n 형)으로 고농도로 도핑될 수 있다. 바디 영역(도 1에 도시되지 않음)은 드리프트 영역 상에 위치하며, 이는 제 2 도전형(예를 들어 p 형, 제 1 도전형의 반대임)의 도펀트를 포함한다. 소스 영역(도 1에 도시되지 않음)은 바디 영역 상에 또는 바디 영역 내에 위치하며 제 1 도전형의 도펀트를 포함한다.
금속층이 드레인 영역 상에 배치되어 후면에 트랜지스터 장치(10)를 위한 드레인 접촉부를 형성할 수 있다. 전도 층은 트랜지스터 장치(10)를 위한 소스 접촉부를 형성하는 소스 영역 및 필드 플레이트(존재하는 경우)에 전기적으로 결합되는 셀 필드(13)상의 반도체 기판(11)의 주 표면(12) 상에 위치할 수 있다. 금속 게이트 전극(18)은 소스 접촉부에 횡방향으로 인접한 주 표면(12) 상에 위치하는 트랜지스터 장치(10)를 위한 게이트 접촉부에 결합될 수 있다.
도 2a는 트랜지스터 장치(30)의 평면도를 도시하고, 도 2b는 실시예에 따른 게이트 트렌치(16)를 포함하는 트랜지스터 장치(30)의 단면도를 도시한다.
트랜지스터 장치(30)는 주 표면(12)을 갖는 반도체 기판(11), 복수의 트랜지스터 셀(14)을 포함하는 셀 필드(13) 및 모든 측면에서 셀 필드(13)를 횡방향으로 둘러싸는 에지 종단 영역(15)을 포함한다. 셀 필드(13)는 반도체 기판(11)의 주 표면(12)에 있는 게이트 트렌치(16), 게이트 트렌치(16)를 라이닝하는 게이트 유전체(17), 게이트 유전체(17) 상의 게이트 트렌치(16)에 배열된 금속 게이트 전극(18) 및 금속 게이트 전극(18) 상에 배열되고 게이트 트렌치(16) 내에 위치되는 전기 절연 캡(19)을 포함한다.
도 2a의 평면도에서 알 수 있는 바와 같이, 게이트 트렌치(16)의 트랜지스터 장치(30)는 서로 실질적으로 평행하게 y 방향으로 연장되는 세로 섹션(16a) 및 x 방향으로 연장되고 서로 실질적으로 평행하게 연장되는 가로 섹션(transverse section, 16b)을 포함하는 그리드 형태를 갖는다.
게이트 트렌치(16)는 셀 필드(13)에 횡방향으로 인접한 주 표면(11) 상에 배치된 게이트 러너(31)로 연장된다. 게이트 러너(31)는 게이트 트렌치(16a, 16b) 사이에서 그리고 게이트 트렌치(16)의 길이에 대해 실질적으로 수직으로 연장된다. 게이트 트렌치(16) 내에 배치된 게이트 전극(18)은 또한 세장형 모양을 가지며 각각 게이트 러너(31)에 전기적으로 연결된다.
트랜지스터 장치(30)는 전하 보상 구조물을 더 포함한다. 도 2에 도시된 것과 같은 일부 실시예에서, 전하 보상 구조물은 반도체 기판(11)의 주 표면(12)으로 연장되고 게이트 트렌치(16)에 횡방향으로 인접하게 위치한 필드 플레이트 트렌치(32)에 배치된 필드 플레이트(33)를 포함한다. 필드 플레이트(32)는 전기 전도성이고 예를 들어, 폴리 실리콘으로 형성될 수 있다. 필드 플레이트(32)는 일반적으로 필드 산화물로 알려진 전기 절연 층으로 라이닝된 필드 플레이트 트렌치(33)와 함께 반도체 기판(11)으로부터 전기적으로 절연될 수 있다. 필드 산화물은 일반적으로 게이트 유전체(17)보다 두꺼운 두께를 갖는다.
도 2에 도시된 것과 같은 일부 실시예에서, 전하 보상 구조물은 기둥형 필드 트렌치(32)에 배치된 기둥형 필드 플레이트(33)를 포함한다. 셀 필드(13)는 복수의 필드 플레이트 트렌치(32)를 포함하고, 이는 주 표면(12)으로부터 반도체 기판(11)으로 연장되고 규칙적인 어레이에 배열된 복수의 필드 플레이트 트렌치(32)를 포함한다. 각각의 필드 플레이트 트렌치(32)는 전기 절연 층(38)에 의해 반도체 기판(11)으로부터 전기적으로 절연되는 기둥형 또는 바늘 모양 필드 플레이트(33)를 포함하거나, 또는 필드 플레이트 트렌치(32)의 베이스 및 측벽을 라이닝하는 필드 플레이트 산화물을 포함한다. 각각의 트랜지스터 셀은 게이트 트렌치(16)의 일부 및 하나의 기둥형 필드 플레이트 트렌치(32)를 포함하는 것으로 간주될 수 있다.
각각의 기둥형 필드 플레이트(32)는 게이트 트렌치 그리드 구조의 정사각형을 형성하는 두 개의 세로 트렌치 섹션(16a) 및 두 개의 가로 트렌치 섹션(16b)에 의해 경계가 설정된 주 표면(12)의 영역의 중심에 위치한다.
도 2b의 단면도를 참조하면, 트랜지스터 장치(30)는 반도체 기판(11)의 주 표면(12) 상에 배열되고 게이트 트렌치(16)에 횡방향으로 인접한 제 1 전기 절연 층(34)을 더 포함하여, 게이트 트렌치(16) 및 게이트 전극(18)이 커버되지 않은 채로 남게 한다. 제 1 전기 절연 층(34)은 후속 바디 및 소스 임플란트를 위한 스캐터링 산화물의 역할을 할 수 있다.
게이트 트렌치(16)는 금속 게이트 전극(18) 상에 배열되고 게이트 트렌치(16) 내에 위치하는 전기 절연 캡(19)을 포함한다. 도 2b에 도시된 것과 같은 일부 실시예에서, 전기 절연 캡(19)은 상부 유전체 층(39)을 포함하고, 이는 게이트 전극(18)의 상부에 있는 게이트 트렌치(16)에 위치한다. 상부 유전체 층(39)은 반도체 기판(11)의 상부 표면(12)과 실질적으로 동일 평면에 있는 상부 표면(40)을 가질 수 있다. 게이트 전극(18)의 표면(20)은 트렌치(16) 내에 오목하게 들어가 주 표면(12)으로부터 이격되어 배치된다. 게이트 트렌치(16)의 상부에 있는 이러한 오목부는 상부 유전체 층(39)으로 채워진다.
제 2 절연 층(35)은 게이트 트렌치(16)에 횡방향으로 인접하는 반도체 기판(11)의 주 표면(12) 상에 위치되는 제 1 절연 층(34) 및 그리고 게이트 트렌치(16)에 배열된 상부 유전체 층(39) 위로 연속적으로 연장된다.
전기 절연 캡(19)은 두 개의 층을 포함하는 것으로 간주되며, 두 개의 층은 게이트 트렌치(16) 내에 위치하며 금속 게이트 전극(18)에 직접 접촉하는 상부 유전체 층(39) 및 상부 유전체 층(39)에 배치된 제 2 절연 층(35)이다.
게이트 트렌치(16)의 측벽 및 베이스는 일반적으로 상부 유전체 층(39)보다 얇은 게이트 유전체(17) 형태의 절연 층으로 덮여있다.
트랜지스터 장치(30)는 수직 트랜지스터 장치이며, 이 실시예에서는 주 표면(12)의 맞은편의 제 2 주 표면(24)에서 제 1 도전형으로 고농도로 도핑된 드레인 영역(41)을 갖는 MOSFET 장치이다. 반도체 기판(11)은 트랜지스터 장치(30)의 드리프트 영역(42)을 형성하고, 제 1 도전형과 반대되는 예를 들어, n 형의 제 2 도전형으로 저농도로 도핑된다. 바디 영역(43)은 드리프트 영역(42) 상에 위치하며, 제 1 도전형에 반대되는 예를 들어, p 형의 제 2 도전형의 도펀트를 포함한다. 소스 영역(44)은 바디 영역(43) 상에 또는 그 안에 배치되고 제 1 도전형의 도펀트를 포함한다.
금속층(45)이 드레인 영역(41) 상에 배치되어 후면에 트랜지스터 장치(30)를위한 드레인 접촉부를 형성한다. 전도 층(46)은 셀 필드(13) 상의 반도체 기판(11)의 주 표면(12) 상에 위치한다. 전도 층(46)은 소스 영역(44) 및 필드 플레이트(33)에 전기적으로 결합되고 트랜지스터 장치(30)를 위한 소스 접촉부를 형성한다. 하나 이상의 절연 층(47)이 전도 층(46)과 제 2 유전층(35) 사이에 위치한다. 금속 게이트 전극(18)은 트랜지스터 장치(30)를 위한 게이트 접촉부에 결합될 수 있다.
기둥형 필드 플레이트 트렌치(32) 및 기둥형 필드 플레이트(33)는 평면에서 원형으로 도시되어 있지만, 기둥형 필드 플레이트 트렌치(32) 및 필드 플레이트(33)는 이러한 모양으로 제한되지 않으며, 예를 들어 육각형 또는 정사각형과 같은 다른 모양을 가질 수 있다.
도시되지 않은 다른 실시예에서, 필드 플레이트(33) 및 필드 플레이트 트렌치(32)는 세장형이며 스트라이프형 모양을 갖고, 게이트 트렌치는 세장형의 스트라이프형 모양을 갖는다. 필드 플레이트 트렌치(32) 및 필드 플레이트(33)의 길이는 세장형 게이트 트렌치(16) 및 세장형 금속 게이트 전극(18)의 길이에 대해 실질적으로 평행하게 연장된다.
전기 절연 캡(19)은 다른 구조를 가질 수 있다. 도 2c에 도시된 것과 같은 일부 실시예에서, 전기 절연 캡(19)은 제 1 절연 층(34) 위로 그리고 게이트 트렌치(16) 내에 배치된 금속 게이트 전극(18) 위로 연장되는 제 2 절연 층(35)의 일부로부터 형성된다. 이 실시예에서, 게이트 전극(18)은 게이트 트렌치(16) 내로 오목하게 들어가 이의 상부 표면(20)이 주 표면(12)으로부터 이격되고 게이트 트렌치(16) 내에 배치된다. 제 2 절연 층(35)은 게이트 트렌치(16)의 상부 부분으로 연장되고 게이트 트렌치(16) 내에 위치하는 금속 게이트 전극(18)의 상부 표면(20)과 직접 접촉한다.
도 2c에 도시된 실시예에서, 전기 절연 캡(19)은 제 2 전기 절연 층(35)의 일부에 의해서만 형성된다. 게이트 트렌치(16)의 측벽 및 베이스는 게이트 유전체(17) 형태의 절연 층으로 덮여있다. 게이트 유전체(17) 및, 캡(19)을 형성하는 전기 절연 층(35)의 일부는 금속 게이트 전극을 위한 캡슐화를 형성한다.
도 3을 참조하면, 일부 실시예에서, 트랜지스터 장치(30')가 게이트 트렌치(16')를 포함하며, 여기서 게이트 유전체(17)는 게이트 트렌치(16)의 베이스(23)에 위치하는 하부 유전체 층(36)을 더 포함한다. 유전체(17)는 게이트 트렌치(16)의 측벽(22)을 라이닝하고 또한 하부 유전체 층(36)의 상부 표면(37) 상에 배치될 수 있다. 따라서 게이트 유전체(17)는 트렌치(16)의 측벽(22)에서보다 트렌치의 베이스(23)에서 더 큰 폭을 갖는다.
도 3에 도시된 것과 같은 일부 실시예에서, 전기 절연 캡(19)은 반도체 기판(11)의 상부 표면(12)과 실질적으로 동일 평면에 있는 상부 표면(40)을 갖는 상부 유전체 층(39)을 포함한다. 이러한 배열에서, 트랜지스터 장치(30)는 게이트 트렌치(16)에 횡방향으로 인접한 반도체 기판(11)의 주 표면(12) 상에 형성되고 상부 유전체 층(39)을 덮지 않은 상태로 남겨 두는 제 1 절연 층(34) 및, 제 1 전기 절연 층(34) 상에 위치되고 기판(11)의 주 표면(12) 및 게이트 트렌치(16) 내에 위치 된 상부 유전체 층(39) 위로 연장되는 제 2 유전체 층(23)을 포함할 수 있다.
도 2c에 예시된 실시예와 대조적으로, 전기 절연 캡(19)은 두 개의 층을 포함하는 것으로 간주되고, 두 개의 층은 게이트 트렌치(16) 내에 위치하는 상부 유전체 층(39) 및 상부 유전체 층(39) 상에 위치하는 제 2 절연 층(35)이다.
일부 실시예에서, 측벽(22) 및 트렌치(16)의 베이스(23) 또는 추가적인 하부 유전체 층(36)의 상부 표면(37)을 라이닝하는 게이트 유전체 층(17)은 반도체 기판의 재료의 열 산화에 의해 형성된 것이 아니라 증착된 층이다. 일부 실시예에서, 게이트 유전체(17)는 증착된 실리콘 산화물 층이다.
증착에 의해 형성된 게이트 유전체(17)는 트렌치의 측벽상의 게이트 유전체의 두께의 높아진 균일성에 의해, 열 산화로 형성된 게이트 유전체(17)와 구별될 수 있다. 게이트 유전체(17)는 TEOS 증착 공정을 사용하여 형성될 수 있다. 일부 실시예에서, 증착된 게이트 유전체의 추가 고밀화(densification)는 예를 들어 후속 어닐링 단계를 사용하여 수행된다.
금속 게이트 전극(18)과 증착된 게이트 유전체(17)의 조합이 빠른 스위칭을 가능하게 하는 것으로 밝혀졌으며, 더 낮은 손실을 일으키는 데 이는 게이트 전하 및 게이트 저항의 감소의 결과로 생각된다.
하부 유전체 층(36)을 포함하는 실시예에서, 하부 유전체 층(36)은 고밀도 플라즈마(HDP) 프로세스를 사용하여 증착될 수 있다.
상부 유전체 층(39)을 포함하는 실시예에서, 상부 유전체 층(39)은 TEOS 증착 층을 포함할 수 있다.
일부 실시예에서, 금속 게이트 전극(18)의 라이너 층은 증착된 층이다. 라이너 층은 티타늄(Ti) 및/또는 질화티탄(TiN)을 포함할 수 있고, 충전재는 텅스텐(W)을 포함할 수 있다.
일 실시예에서, 게이트 유전체는 TEOS 층이고, 라이너 층은 질화티탄(TiN)으로 형성되며, 충전재 재료는 텅스텐(W)으로 형성된다.
트랜지스터 장치의 게이트를 제조하는 방법은 이제 도 4a 내지 도 4g를 포함하는 도 4를 참조하여 설명될 것이다.
다음에서 게이트 모듈에 대한 프로세스 시퀀스는 별도의 원형 바늘 모양 트렌치로 예시되는 기둥형 필드 플레이트 트렌치의 필드 플레이트에 의한 전하 보상을 이용하는 실리콘 전력 MOSFET에 대해 설명되고 예시된다. 그러나, 이 시퀀스는 바늘 모양 트렌치로 제한되지 않으며, 예를 들어 스트라이프 형 필드 플레이트 트렌치가 사용될 수 있다.
이 프로세스는 트렌치의 매우 높은 종횡비(즉, 3 이상)와 호환된다. 종횡비는 깊이/너비로 정의된다. 게이트 산화물 모듈 이후, 종횡비는 훨씬 더 높지만(본 발명의 경우에는 최대 10까지), 본 명세서에 설명된 기술은 훨씬 더 높은 종횡비에서도 사용될 수 있다.
도 4a의 평면도와 도 4b의 단면도를 참조하면, 시작점은 필드 플레이트(65)를 갖는 깊은 필드 플레이트 트렌치(64)가 이미 생성된 주 표면(51)을 갖는 반도체 기판(50)이다. 그러나, 트랜지스터 구조물의 바디와 소스 영역은 아직 형성되지 않았다. 반도체 기판(50)은 예를 들어, 단결정 실리콘 또는 에피택셜 실리콘 층으로 형성될 수 있다. 기둥형 필드 플레이트 트렌치는 평면도에서 원형으로 표시된다. 기둥형 필드 플레이트 트렌치는 평면도에서 정사각형 또는 육각형과 같은 다른 형태를 가질 수 있다. 게이트 트렌치의 나중 위치는 도 4b에서 점선으로 표시된다.
도 4c 내지 도 4i에서는 게이트 트렌치를 포함하는 반도체 기판(50)의 영역 만이 도시되어 있다.
도 4c를 참조하면, 게이트 트렌치는 2 열의 필드 플레이트 트렌치 사이에 위치한 주 표면(51)의 영역에 형성된다.
게이트 트렌치(52)는 베이스(53) 및 주 표면(51)에 실질적으로 수직으로 연장되는 측벽(54)을 포함하는 주 표면(51)에 형성된다. 게이트 트렌치(52)는 그 길이가 도면의 평면으로 연장되는 세장형 스트라이프 모양 구조를 가질 수 있다.
도 4d를 참조하면, 반도체 기판(50)의 주 표면(51)과 트렌치(52)의 측벽(54) 및 베이스(53) 상에 게이트 유전체(55)가 형성된다. 게이트 유전체(55)는 실리콘 산화물 층일 수 있고, 이는 반도체 기판(50)의 주 표면(51) 상에 및 게이트 트렌치(52)의 베이스(53) 및 측벽(54) 상에 실리콘 산화물 층을 증착함으로써 형성될 수 있다. 게이트 유전체(55)는 TEOS 공정을 사용하여 증착될 수 있고, 이어서 예를 들어 어닐링 공정과 같은 고밀화 공정을 거친다.
도 4e 및 4f를 참조하면, 금속 게이트 전극(59)이 게이트 유전체(55) 상에 형성된다. 금속 게이트 전극(59)은 게이트 유전체(55) 상에 하나 이상의 라이너 층(56)을 형성하고 라이너 층(56) 상에 충전재(57)를 형성함으로써 형성된다.
라이너 층(56)은 티타늄, 예를 들어 질화티탄을 포함할 수 있고, 일부 실시예는 두 개 이상의 서브 층(예를 들어 티타늄 및 질화티탄)을 포함할 수 있다. 충전재(57)는 텅스텐으로 형성될 수 있으며, 라이너 층(56)과 게이트 유전체(55)에 의해 라이닝된 게이트 트렌치(52)의 갭을 완전히 채울 수 있다. 라이너 층(56) 및 충전재(57)는 또한 게이트 트렌치(52)에 횡방향으로 인접한 반도체 기판(50)의 주 표면(51) 위로 연장된다.
라이너 층(56)은 펄스 화학 기상 증착(pCVD) 또는 원자 층 증착(ALD)에 의해 형성될 수 있다. 충전재(57)는 예를 들어, 금속 유기 화학 기상 증착(MOCVD)과 같은 컨포멀 증착을 가능하게 하는 공정에 의해 형성될 수 있고, 후속 어닐링 프로세스를 거칠 수 있다.
도 4g를 참조하면, 반도체 기판(50)의 주 표면(51)에 배치된 게이트 유전체 층(55) 및 게이트 트렌치(52)에 배치된 충전재(57)에 의해 형성된 평탄화된 표면(58)을 생성하기 위해 평탄화 공정이 수행될 수 있다. 게이트 트렌치(52)에 인접한 주 표면(51) 상에 배열된 라이너 층(56)의 일부분이 제거된다.
도 4h를 참조하면, 금속 게이트 전극(59)이 트렌치(52) 내부에 오목하게 들어가 있고 기판(50)의 주 표면(51)으로부터 이격되어 있는 상부 표면(60)을 갖도록 충전재(57)의 일부 및 라이너 층(56)이 게이트 트렌치(52)의 상부로부터 제거된다. 이 실시예에서, 금속 게이트 전극(59)의 상부 표면(60)은 대략적으로 주 표면(51)과 동일 평면에 있거나 게이트 트렌치(52) 내로 조금 오목하게 들어갈 수 있다.
도 4i를 참조하면, 제 1 전기 절연 층(61)이 반도체 기판(50)의 주 표면(51) 상에 형성된다. 제 1 전기 절연 층(61)은 반도체 기판(50) 상에 선택적으로 형성될 수 있다. 일부 실시예에서, 제 1 전기 절연 층은 게이트 트렌치(52)를 라이닝하는 게이트 유전체(55) 상으로 연장될 수 있다. 금속 게이트 전극(59)은 제 1 전기 절연 층(61)에 의해 덮이지 않은 채로 남아있다. 제 1 전기 절연 층(61)은 바디 영역 및 소스 영역의 후속 주입 동안 스캐터링 층의 역할을 할 수 있다.
그 다음, 제 1 전기 절연 층(61) 및 금속 게이트 전극(59)의 상부 표면(60) 위에 연장되는 제 2 절연 층(62)이 형성된다. 금속 게이트 전극(59) 상에 직접 위치되는 제 2 절연 층(62)의 일부는 금속 게이트 전극(59)을 위한 전기 절연 캡(63)을 형성한다. 트랜지스터 장치의 활성 영역 내의 위치에서, 금속 게이트 전극(59)은 게이트 유전체(55) 및 전기 절연 캡(63)의 유전체 재료에 의해 완전히 캡슐화된다.
방법의 이 단계에서, 금속 게이트 전극(59)은 트랜지스터 장치의 모든 영역에서 게이트 유전체의 유전체 재료와 전기 절연 캡(63)에 의해 완전히 캡슐화된다.이후 단계에서, 금속 게이트 전극에 대한 접촉부가 형성될 수 있도록 캡슐화물의 적어도 하나의 개구가 형성된다. 개구는 에지 종단 영역에 위치할 수 있다.
도 5a 내지 5i를 포함하는 도 5는 실시예에 따른 트랜지스터 장치의 게이트를 제조하는 방법을 예시한다.
도 5a를 참조하면, 주 표면(51) 및 주 표면(51)에 형성된 게이트 트렌치(52)를 갖는 반도체 기판(50)이 제공된다. 게이트 트렌치(52)는 베이스(53) 및 주 표면(51)에 실질적으로 수직으로 연장되는 측벽(54)을 포함한다. 게이트 트렌치(52)는 도면의 평면으로 연장되는 길이를 갖는 세장형 모양을 갖는다. 도 4를 참조하여 설명된 실시예에서와 같이, 반도체 기판(50)은 또한 도 5에 도시된 반도체 기판의 부분에서 보이지 않는 필드 플레이트 트렌치(64)에 배치된 필드 플레이트(65)를 포함하는 전하 보상 구조물을 포함할 수 있다. 필드 플레이트(65) 및 필드 플레이트 트렌치(64)는 세장형 또는 기둥형일 수 있다.
도 5b를 참조하면, 하부 유전체 층(70)이 게이트 트렌치(52)의 베이스(53) 상에 형성된다. 이 유전체 층(70)은 또한 트렌치(52)에 횡방향으로 인접한 기판(50)의 주 표면(51) 상에 형성된 부분(70')을 갖는다. 하부 유전체 층(70) 및 부분(70')은 예를 들어 HDP를 사용하여, 게이트 트렌치(52)의 측벽(54)과 같은 수직 표면에서보다 횡방향 또는 수평 표면에서 더 큰 두께로 증착될 수 있다. 후속 공정에서, 수직 표면 상에 증착된 부분은 예를 들어 습식 또는 건식 화학 에칭 공정을 사용하여 제거될 수 있다.
도 5c를 참조하면, 유전체 층(70'), 트렌치(52)의 측벽(54) 및 게이트 트렌치(52)의 베이스(53)에 배열된 하부 유전체 층(70) 위로 연장되는 게이트 유전체 층(55)이 형성된다. 게이트 유전체 층(55)은 예를 들어, TEOS를 사용하여 증착될 수 있다. 이 실시예에서, 더 두꺼운 게이트 유전체가 하부 유전체 층(70)과 증착된 게이트 유전체 층(55)의 조합에 의해 게이트 트렌치(52)의 베이스(53)에 제공된다. 게이트 트렌치(52)의 베이스(53)에서 이러한 증가된 두께는 게이트 전하와 게이트 드레인 전하를 더 줄이는 데 사용될 수 있다.
도 5d를 참조하면, 금속 게이트 전극(59)은 게이트 유전체 층(55) 상에 그리고 반도체 기판(50)의 주 표면(51), 트렌치(52)의 측벽(54) 및 베이스(53) 위에 라이너 층(56)을 형성함으로써 게이트 트렌치(52)에 형성된다. 그 다음, 충전재(57)가 증착되는데, 이는 라이너 층(56) 및 게이트 유전체 층(55)에 의해 게이트 트렌치(52)에 형성된 갭을 채운다. 충전재(57)는 또한 게이트 트렌치(52)에 횡방향으로 인접한 영역에서 반도체 기판(50)의 주 표면(51) 상에 위치한다. 충전재(57)는 컨포멀하게 증착될 수 있고 충전재(57)의 컨포멀 증착에 의해 발생되는 게이트 트렌치(52) 위의 임의의 자국(indentation)이 주 표면(51) 상에 배열된 라이너 층(56) 위에 위치되게 하는 두께를 갖는다.
라이너 층(56)은 펄스 화학 기상 증착(pCVD) 또는 원자층 증착(ALD)에 의해 형성될 수 있다. 충전재(57)는 예를 들어, 금속 유기 화학 기상 증착(MOCVD)과 같은 컨포멀 증착을 가능하게 하는 공정에 의해 형성될 수 있고, 후속 어닐링 공정을 거칠 수 있다.
도 5e를 참조하면, 주 표면(51) 상에 위치하고 게이트 트렌치(52)에 횡방향으로 인접한 라이너 층(56) 및 충전재(57)를 제거하기 위해 평탄화 공정이 수행되어, 유전체 층(70') 및 충전재(57) 상에 위치한 유전체 층(55)의 영역을 포함하는 평탄화된 표면(58)을 형성한다.
그 다음, 충전재(57) 및 라이너 층(56)이 게이트 트렌치(52)로부터 제거되어 도 5f에서 알 수 있는 바와 같이, 반도체 기판(50)의 주 표면(51)으로부터 일정 깊이에 위치하고 게이트 트렌치(52) 내에 위치하는 상부 표면(60)을 갖는 금속 게이트 전극(59)이 형성된다. 게이트 전극(59)의 금속 재료는, 게이트 유전체 층(55)이 게이트 트렌치(52)의 유전체 층(70') 및 측벽(54) 상에 위치하도록 선택적으로 제거된다. 주 표면으로부터의 게이트 전극(59)의 상부 표면(60)의 깊이는 도 4를 참조하여 설명된 실시예에서보다 더 크다.
도 5f를 참조하면, 이 실시예에서, 게이트 트렌치(52)의 상부 부분을 채우고 게이트 트렌치(52)에 인접하게 배치된 게이트 유전체(55) 위로 연장되는 추가 전기 절연 층(71)이 형성된다. 추가 전기 절연 층(71)은 HDP와 같은 플라즈마 기반 기술또는 TEOS를 사용하여 증착될 수 있다.
도 5g를 참조하면, 유전체 재료(71), 게이트 유전체(55) 및 유전체 재료(70')를 제거하기 위해 추가 평탄화 프로세스가 수행되고, 반도체 기판(50)의 재료 및, 금속 게이트 전극(59) 위의 게이트 트렌치(52)의 상부 부분에 위치하는 전기 절연 층(71)의 나머지 부분으로 형성된 평탄화된 표면(72)을 형성한다. 전기 절연 층(71)의 나머지 부분은 게이트 전극(59)의 상부 표면(60) 상에 그리고 게이트 트렌치(52) 내에 배치된 상부 유전체 층(73)을 형성한다. 상부 유전체 층(73)은 측벽(54) 상에 위치한 게이트 유전체(55) 사이의 게이트 트렌치(52) 내에서 횡방향으로 연장된다.
도 5h를 참조하면, 이어서 반도체 기판(50)의 주 표면(51) 상에 제 1 전기 절연 층(61)이 형성된다. 제 1 전기 절연 층(61)은 기판(50)의 반도체 재료의 선택적 산화에 의해 주 표면(51) 상에 선택적으로 형성될 수 있다. 일부 실시예에서, 제 1 전기 절연 층(61)은 또한 게이트 트렌치(52)를 라이닝하는 게이트 유전체 층(55) 위로 연장되지만 상부 유전체 층(73)은 덮이지 않은 채로 남는다. 그 다음, 제 2 전기 절연 층(62)이 제 1 전기 절연 층(61) 및 게이트 트렌치(52)의 상부 유전체 층(73) 상에 단일 연속 층으로서 형성된다. 제 2 전기 절연 층(62)은 TEOS 공정에 의해 형성될 수 있다. 일부 실시예에서, 제 1 전기 절연 층(61)이 생략되고 제 2 전기 절연 층(62)만이 적용된다.
따라서 금속 게이트 전극(59)은 상부 유전체 층(73)과 전기 절연 캡(74)을 형성하는 제 2 절연 층(62)의 조합에 의해 그 상부 표면이, 하부 유전체 층(70) 및게이트 유전체(55)에 의해 하부 표면이, 그리고 게이트 트렌치(52)의 측벽(54) 상에 위치한 게이트 유전체(55)에 의해 그 측면이 전기적으로 절연된다.
전기 절연 캡(74)은 또한 층간 유전체를 갖는 후속 금속화 구조물이 구축될 수 있는 평평한 표면(72)을 생성한다. 일반적으로 도핑되지 않은 실리콘 유리(USG) 및/또는 BPSG(borophosphosilicate glass)로 형성되는 층간 유전체 층은 셀 필드에 위치한 게이트 트렌치(52)에서 금속 게이트 전극(59)과 직접 접촉하지 않는데, 이는 금속 게이트 전극(59)의 상부에 있는 게이트 트렌치(52)에 위치하는 개재 전기 절연 캡(74)의 존재로 인한 것이다.
도 6a 및 6b는 여기에 설명된 실시예들 중 임의의 하나에 따른 게이트 구조물을 포함할 수 있는 트랜-시스터 장치의 단면도를 도시한다. 도 6a 및 6b는 전기 절연 층(82)에 의해 반도체 기판(52)으로부터 전기적으로 절연되는 필드 플레이트(81)를 포함하는 필드 플레이트 트렌치(80) 형태의 전하 보상 구조물을 도시한다. 전기 절연 층(82)은 일반적으로 필드 플레이트 산화물로 알려져 있으며, 필드 플레이트 트렌치(80)의 측벽(83) 및 베이스(84)를 라이닝한다. 일부 실시예에서, 필드 플레이트 트렌치(80)는 게이트 트렌치(52)의 길이에 실질적으로 평행하게 연장되는 길이를 갖는 세장형 스트라이프 모양 구조물을 가질 수 있다. 다른 실시예에서, 필드 플레이트 트렌치(80)는 기둥 모양을 가질 수 있고, 행 및 열의 규칙적인 어레이에 배열되는 복수의 필드 플레이트 트렌치 기둥형 필드 플레이트 트렌치가 제공된다. 세장형 게이트 트렌치는 2 열의 기둥형 필드 플레이트 트렌치 사이에 위치할 수 있다.
도 6a에 도시된 실시예에서, 게이트 트렌치(52)는 그 베이스(53)에 위치한 하부 유전체 층(70), 하부 유전체 층(70) 상에 위치한 게이트 유전체(55) 및 게이트 트렌치(52)의 측벽(54)을 포함한다. 트렌치 내에 위치한 금속 게이트 전극(59)은 반도체 기판(50)의 주 표면(51) 위로 연장되고 게이트 트렌치(52) 내로 연장되는 제 2 유전체 층(62)에 의해 그 상부면에서 전기적으로 절연되며, 제 2 유전체 층은 금속 게이트 전극(59)의 상부 표면(60)과 직접 접촉한다.
도 6에 도시된 실시예에서, 금속 게이트 전극(59)은 하부 유전체 층(70) 및 그 하부측상의 게이트 유전체(55)에 의해, 그 측면상의 게이트 유전체(55) 및 그 상부의 제 2 유전체 층(62)에 의해 캡슐화된다.
다른 실시예에서, 게이트 트렌치(52)는 금속 게이트 전극(59)이 그 하부측 및 측면상의 게이트 유전체(55)에 의해서만 그리고 그 상부측의 제 2 유전체 층(62)에 의해서만 캡슐화되는 배열 구성을 가질 수 있다.
다른 실시예에서, 금속 게이트 전극(59)은 하부 유전체 층(70) 및 그 하부측상의 게이트 유전체(55)에 의해, 그 하부 측면상의 게이트 유전체(55)에 의해, 그리고 게이트 트렌치(52) 내에 위치한 추가 상부 유전체 및 추가 상부 유전체 상에 위치한 제 2 유전체 층(62)에 의해 캡슐화된다.
또한 반도체 기판(50)의 주 표면(51) 위로 연장되는 제 1 유전체 층(61)이 제 2 유전체 층(62)이 금속 게이트 전극(59)에 횡방향으로 인접한 영역에서 이러한 제 1 유전체 층(61) 상에 위치하도록 제공된다.
필드 플레이트 트렌치 및 필드 플레이트(81)는 게이트 전극(55)을 제조하기 전에 주 표면(51)에 형성될 수 있다.
금속 게이트 전극(59) 상에 배치된 제 2 절연 층(62) 및 존재하는 경우 추가 상부 유전체 층(73)에 의해 제공되는 전기 절연 캡은 후속 처리 동안 하부 금속 게이트 전극(59)을 보호하는 역할을 한다.
도 6b를 참조하면, 게이트 트렌치(52)에 게이트 전극(59)이 제조된 후에 바디 영역(85)을 형성하기 위해 주 표면(51)에 제 2 도전형의 도펀트를 주입하고, 바디 영역(85) 상에 소스 영역(86)을 형성하기 위해 제 1 도전형의 도펀트를 주입한다.
금속화 구조가 주 표면(51) 상에 형성되어 셀 필드(13) 내의 위치에서 소스 영역(86) 및 필드 플레이트(83)에 전기적 연결부를 제공하고, 셀 필드(13) 외부의 위치에서 금속 게이트 전극(59)에 대한 연결부를 제공할 수 있다.
도 7은 트랜지스터 장치의 게이트를 제조하는 흐름도(100)를 도시한다. 트랜지스터 장치는 주 표면을 갖는 반도체 기판, 복수의 트랜지스터 셀을 포함하는 셀 필드 및 셀 필드를 횡방향으로 둘러싸는 에지 종단 영역을 포함한다.
블록 101에서, 게이트 트렌치가 셀 필드에서 반도체 기판의 주 표면에 형성된다. 블록 102에서, 게이트 트렌치는 게이트 유전체로 라이닝된다. 블록 103에서, 금속 게이트 전극이 게이트 유전체 상에 그리고 게이트 트렌치 내에 형성된다. 블록 104에서, 전기 절연 캡이 금속 게이트 전극 상에 그리고 게이트 트렌치 내에 형성된다.
금속 게이트 전극이 장치의 활성 영역(즉, 셀 필드)에 위치하는 금속 게이트 전극 영역의 모든 면에서 게이트 유전체에 의해 캡슐화되는 게이트 구조물이 제공된다. 따라서, 금속 게이트 전극을 포함하는 트랜지스터 장치의 제조는, 장치의 제조 동안 후속 공정 단계에서 표준 습식 화학 세정 기술을 사용할 수 있기 때문에 단순화된다. 따라서 이 구조물은 금속 게이트 장치의 제조에 대한 많은 제한을 극복하는 방법을 제공한다. 또한 게이트 전극의 상단이 증가된 전기장에 노출되지 않아 장치의 수명이 늘어날 수 있다.
"아래", "밑", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어는 한 요소의 제 2 요소에 대한 위치를 기술하기 위해 설명을 쉽게 하기 위해 사용된다. 이들 용어는 도면에 도시된 것과 다른 방향에 추가하여 장치의 다른 방향을 포함시키려는 것이다. 또한, "제 1", "제 2" 등과 같은 용어는 다양한 요소, 영역, 섹션 등을 설명하기 위해 사용되며 또한 제한하려는 의도가 아니다. 동일한 용어는 설명 전체에서 동일한 요소를 나타낸다.
본 명세서에서 사용되는 바와 같이, "갖는", "함유하는", "구비하는", "포함하는" 등의 용어는 언급된 요소 또는 특징의 존재를 나타내지만 추가 요소 또는 특징을 배제하지 않는 개방형 용어이다. 관사 "일", "하나의" 및 "그"는 문맥이 달리 명시하지 않는 한 단수뿐만 아니라 복수도 포함하도록 의도된다. 본 명세서에 설명 된 다양한 실시예의 특징은 특별히 달리 언급하지 않는 한 서로 결합될 수 있음을 이해해야 한다.
특정 실시예가 본 명세서에 예시되고 설명되었지만, 당업자는 다양한 대안 및/또는 등가 구현이 본 발명의 범위를 벗어나지 않고 도시되고 설명된 특정 실시예를 대체할 수 있음을 이해할 것이다. 본 출원은 본 명세서에서 논의된 특정 실시예의 임의의 적응 또는 변형을 포함하도록 의도된다. 따라서, 본 발명은 청구 범위 및 그 등가물에 의해서만 제한되도록 의도된다.

Claims (15)

  1. 트랜지스터 장치로서,
    주 표면을 갖는 반도체 기판과, 복수의 트랜지스터 셀을 포함하는 셀 필드 및 상기 셀 필드를 횡방향으로 둘러싸는 에지 종단 영역을 포함하되,
    상기 셀 필드는
    상기 반도체 기판의 주 표면에 있는 게이트 트렌치와,
    상기 게이트 트렌치를 라이닝하는 게이트 유전체와,
    상기 게이트 유전체 상의 상기 게이트 트렌치에 배열되는 금속 게이트 전극과,
    상기 금속 게이트 전극 상에 그리고 상기 게이트 트렌치 내에 배열되는 전기 절연 캡을 포함하는
    트랜지스터 장치.
  2. 제 1 항에 있어서,
    상기 게이트 트렌치에 횡방향으로 인접한 상기 반도체 기판의 주 표면 상에 배열되는 제 1 전기 절연 층을 더 포함하는
    트랜지스터 장치.
  3. 제 2 항에 있어서,
    상기 전기 절연 캡은 상기 제 1 전기 절연 층과 상기 게이트 트렌치 내에 위치한 상기 금속 게이트 전극 위로 연장되는 제 2 전기 절연 층의 일부를 형성하는
    트랜지스터 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 게이트 유전체는 상기 게이트 트렌치의 베이스에 배열되는 하부 유전체 층을 더 포함하고, 상기 게이트 유전체는 상기 게이트 트렌치의 게이트 유전체의 측벽을 라이닝하고, 상기 하부 유전체 층의 상부 표면 상에 위치하는
    트랜지스터 장치.
  5. 제 4 항에 있어서,
    상기 전기 절연 캡은 상기 반도체 기판의 주 표면과 실질적으로 동일 평면에 있는 상부 표면을 갖는 상부 유전체 층을 포함하는
    트랜지스터 장치.
  6. 제 5 항에 있어서,
    상기 반도체 기판의 주 표면 위로 그리고 상기 상부 유전체 층 위로 연장되는 제 2 전기 절연 층을 더 포함하는
    트랜지스터 장치.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    전하 보상 구조물을 더 포함하고, 상기 전하 보상 구조물은 상기 주 표면으로 연장되고 상기 게이트 트렌치에 횡방향으로 인접하게 배치되는 기둥형 필드 플레이트 트렌치 내의 기둥형 필드 플레이트를 포함하는
    트랜지스터 장치.
  8. 주 표면을 갖는 반도체 기판, 복수의 트랜지스터 셀을 포함하는 셀 필드 및 상기 셀 필드를 횡방향으로 둘러싸는 에지 종단 영역을 포함하는 트랜지스터 장치의 게이트를 제조하는 방법으로서,
    상기 셀 필드에서 상기 반도체 기판의 상기 주 표면에 게이트 트렌치를 형성하는 단계와,
    상기 게이트 트렌치를 게이트 유전체로 라이닝하는 단계와,
    상기 게이트 유전체 상에 금속 게이트 전극을 형성하는 단계와,
    상기 금속 게이트 전극 상에 그리고 상기 게이트 트렌치 내에 전기 절연 캡을 형성하는 단계를 포함하는
    방법.
  9. 제 8 항에 있어서,
    상기 게이트 유전체는 상기 게이트 트렌치의 베이스 및 측벽 상에 증착되는
    방법.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 금속 게이트 전극의 상부 표면이 상기 게이트 트렌치 내부에 오목하게 들어가도록 상기 금속 게이트 전극의 상부 부분을 제거하는 단계를 더 포함하는
    방법.
  11. 제 8 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 게이트 트렌치에 횡방향으로 인접한 상기 반도체 기판의 상기 주 표면 상에 제 1 전기 절연 층을 선택적으로 형성하는 단계를 더 포함하는
    방법.
  12. 제 11 항에 있어서,
    상기 전기 절연 캡을 형성하기 위해 상기 제 1 전기 절연 층 및 상기 게이트 트렌치의 상기 금속 게이트 전극 상에 제 2 전기 절연 층을 형성하는 단계를 더 포함하는
    방법.
  13. 제 8 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 게이트 트렌치의 상기 베이스에 배열된 하부 유전체 층을 형성하는 단계와,
    상기 게이트 트렌치의 측벽 및 상기 하부 유전체의 층 상부 표면 상에 상기 게이트 유전체를 형성하는 단계를 더 포함하는
    방법.
  14. 제 13 항에 있어서,
    상기 금속 게이트 전극 상에 상부 유전체 층을 형성하여 상기 전기 절연 캡을 형성하는 단계 - 상기 상부 유전체 층은 상기 반도체 기판의 상기 주 표면과 실질적으로 동일 평면에 있는 상부 표면을 상가짐 - 와,
    상기 반도체 기판의 상기 상부 유전체 층 및 상기 주 표면 상에 제 2 전기 절연 층을 형성하는 단계를 더 포함하는
    방법.
  15. 제 8 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 전기 절연 캡을 형성한 후, 상기 반도체 기판의 주 표면에 바디 영역과 소스 영역을 주입하는 단계를 더 포함하는
    방법.
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