KR101780612B1 - 반도체 장치 - Google Patents

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유키히코 와타나베
도시마사 야마모토
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도요타 지도샤（주）
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Abstract

반도체 장치 (10) 는 반도체 기판 (11) 을 포함한다. 반도체 기판의 소자 영역 (12) 은 제 1 도전형의 제 1 보디 영역 (36a), 제 2 도전형의 제 1 드리프트 영역 (32a), 및 제 1 도전형을 각각 갖는 복수의 제 1 플로팅 영역들 (34) 을 포함한다. 종단 영역은 제 2 도전형의 제 2 드리프트 영역 (32b), 및 제 1 도전형을 각각 갖는 복수의 제 2 플로팅 영역들 (37) 을 포함한다. 상기 제 2 플로팅 영역들의 각각은 제 2 드리프트 영역에 의해 둘러싸인다. 제 1 드리프트 영역의 중앙의 깊이를 기준 깊이로 할 때, 제 2 플로팅 영역들의 적어도 하나는 제 1 플로팅 영역들의 각각보다 기준 깊이에 더 가깝게 배치된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
일본 공개특허공보 제 2008-135522 호 (JP 2008-135522 A) 는 반도체 기판에 소자 영역 및 종단 영역이 형성된 반도체 장치를 기술한다. 소자 영역에는 복수의 직선형의 트렌치 게이트 전극들이 형성되어 있고, 종단 영역에는, 복수의 트렌치 게이트 전극들 주위에 제공된 복수의 종단 트렌치들이 형성된다. 종단 트렌치들의 저면들에는 p-형의 플로팅 영역들이 형성된다. 플로팅 영역들은 n-형 드리프트 영역에 의해 둘러싸인다. 반도체 장치는, 서로 인접하는 플로팅 영역들 사이의 간격이 최적화되어 종단 영역에서의 브레이크다운 전압의 균일성을 향상시키도록 구성된다.
근년에, 저손실의 반도체 장치의 개발이 소망되고 있다. 반도체 장치를 저손실화하기 위한 한 가지 접근법으로서, 온-저항이 감소될 수도 있다. 온-저항을 감소시키기 위해, 드리프트 영역에서의 불순물 농도가 증가되는 것이 고려될 수 있다. 하지만, 드리프트 영역에서의 불순물 농도가 증가되는 경우, 소자 영역에서의 그리고 종단 영역에서의 각각의 브레이크다운 전압들은 감소될 수도 있을 것이다. 종단 영역의 브레이크다운 전압이 소자 영역의 브레이크다운 전압 이하로 되는 경우에, 애벌란시 브레이크다운이 종단 영역에서 발생한다. 일반적으로, 종단 영역은 소자 영역보다 더 작은 면적을 갖는다. 따라서, 브레이크다운 전류가 종단 영역을 통해 흐르는 경우에, 종단 영역의 온도는 쉽게 고온이 되고, 이는 바람직하지 않다. 따라서, 종단 영역의 브레이크다운 전압이 소자 영역의 브레이크다운 전압보다 더 높게 설정되게 하여 애벌란시 브레이크다운이 소자 영역에서 발생하도록 하는 요구가 존재한다.
본 발명은, 드리프트 영역의 불순물 농도가 비교적 높은 경우에도, 종단 영역에서의 브레이크다운 전압 (breakdown voltage) 을 유지할 수 있는 반도체 장치를 제공한다.
본 발명의 일 양태에 따른 반도체 장치는 반도체 기판을 포함한다. 반도체 기판은 소자 영역과, 소자 영역을 둘러싸는 종단 영역을 가진다. 소자 영역은, 제 1 보디 영역 (body region), 제 1 드리프트 영역 (drift region) 및 복수의 제 1 플로팅 영역들 (floating regions) 을 포함하고, 제 1 보디 영역은 제 1 도전형 (conductivity type) 을 가지고, 제 1 드리프트 영역은 제 2 도전형을 가지며, 제 1 플로팅 영역들의 각각은 제 1 도전형을 갖는다. 제 1 보디 영역은 반도체 기판의 상면에 임하는 (facing) 범위에 배치된다. 제 1 드리프트 영역은 제 1 보디 영역의 하면에 접하고 있다. 각각의 제 1 플로팅 영역들은 제 1 드리프트 영역에 의해 둘러싸인다. 종단 영역은 제 2 드리프트 영역 및 복수의 제 2 플로팅 영역들을 포함하고, 제 2 드리프트 영역은 제 2 도전형을 가지고, 제 2 플로팅 영역들의 각각은 제 1 도전형을 갖는다. 제 2 플로팅 영역들의 각각은 제 2 드리프트 영역들에 의해 둘러싸인다. 제 2 플로팅 영역들은 소자 영역의 외주 (outer periphery) 를 둘러싼다. 반도체 기판의 두께 방향에서의 제 1 드리프트 영역의 중앙의 깊이를 기준 깊이 (reference depth) 로 할 때, 제 2 플로팅 영역들 중 적어도 하나는 제 1 플로팅 영역들의 각각보다 기준 깊이에 더 가깝게 배치된다.
본 발명의 양태에 따른 반도체 장치에서, 복수의 제 1 플로팅 영역들은 소자 영역에 형성된다. 또한, 복수의 제 2 플로팅 영역들은 종단 영역에 형성된다. 반도체 장치에 역 바이어스 전압이 인가될 때, 전계 강도의 피크는 제 1 플로팅 영역들과 제 1 드리프트 영역들 사이의 접합면들 상에 그리고 제 2 플로팅 영역들과 제 2 드리프트 영역 사이의 접합면들 상에 형성된다. 반도체 장치에서, 제 2 플로팅 영역들 중 적어도 하나는 제 1 플로팅 영역들보다 기준 깊이에 더 가깝게 배치된다 (이하의 설명에서, 기준 깊이에 상대적으로 더 가깝게 배치되어 있는 제 2 플로팅 영역은 또한 "기준-깊이-측 제 2 플로팅 영역" 으로서 지칭된다). 이 때문에, 기준-깊이-측 제 2 플로팅 영역은 제 1 플로팅 영역들보다 반도체 기판의 두께 방향에서 전계를 보다 균일하게 분포시킬 수 있다. 따라서, 기준-깊이-측 제 2 플로팅 영역의 전계 강도의 피크 값은 제 1 플로팅 영역들의 전계 강도의 피크 값보다 더 낮게 된다. 그 결과, 소자 영역의 브레이크다운 전압에 비해 상대적으로 높은 종단 영역의 브레이크다운 전압을 획득할 수 있고, 드리프트 영역의 불순물 농도가 비교적 높은 경우에도, 종단 영역에서 브레이크다운 전압을 유지하는 것이 가능하다.
본 발명의 예시적인 실시형태들의 특징들, 이점들, 및 기술적 및 산업적 중요성은, 동일한 참조부호들은 동일한 엘리먼트들을 나타내는 첨부 도면들을 참조하여 이하 설명될 것이다.
도 1 은 본 발명의 제 1 실시예에 따른 반도체 장치의 평면도이다.
도 2 는 본 발명의 제 1 실시예에 따른 반도체 장치의 종단면도이다.
도 3 은 드리프트 영역의 전계 강도와 드리프트 영역의 깊이 사이의 관계를 나타낸다.
도 4 는 본 발명의 제 1 변형예에 따른 반도체 장치의 종단면도이다.
도 5 는 본 발명의 제 2 변형예에 따른 반도체 장치의 종단면도이다.
도 6 은 본 발명의 제 3 변형예에 따른 반도체 장치의 종단면도이다.
도 7 은 본 발명의 제 4 변형예에 따른 반도체 장치의 종단면도이다.
도 8 은 본 발명의 제 5 변형예에 따른 반도체 장치의 종단면도이다.
도 9 는 본 발명의 실시예 2 에 따른 반도체 장치의 종단면도이다.
도 10 은 본 발명의 제 6 변형예에 따른 반도체 장치의 종단면도이다.
도 11 은 본 발명의 제 7 변형예에 따른 반도체 장치의 종단면도이다.
도 12 는 본 발명의 제 8 변형예에 따른 반도체 장치의 종단면도이다.
도 13 은 본 발명의 제 9 변형예에 따른 반도체 장치의 종단면도이다.
이하에 실시예의 주요 특징들을 기술한다. 이하 설명되는 기술 요소들은 서로 독립적인 기술 요소들이고, 단독으로 또는 각종 조합들로 기술적 유용성을 나타냄에 유의한다.
본 발명의 일 실시예에서, 제 2 보디 영역은 종단 영역의 일부에 형성될 수도 있고, 제 2 보디 영역은 제 1 도전형이고, 반도체 기판의 상면에 임하는 범위에 배치되며, 제 1 보디 영역으로부터 연속하여 형성된다. 제 2 드리프트 영역은 제 2 보디 영역의 하면 및 측면들과 접할 수도 있다. 반도체 기판을 평면에서 보았을 때, 제 2 플로팅 영역들 중 적어도 하나는 제 2 보디 영역과 중첩하는 부분 (overlapping portion) 을 가질 수도 있다. 반도체 기판에 역 바이어스 전압이 인가될 때, 제 2 보디 영역과 제 2 드리프트 영역 사이의 접합면의 전계 강도는 증가한다. 상기 구성에 따르면, 반도체 기판을 평면에서 보았을 때, 복수의 제 2 플로팅 영역들 중 적어도 하나는 제 2 보디 영역과 중첩하는 부분을 갖는다 (이하, 제 2 보디 영역 아래에 배치된 제 2 플로팅 영역은 하방 제 2 플로팅 영역으로서 또한 지칭된다). 따라서, 반도체 기판의 두께 방향에서의 전계는 2 개의 영역들, 즉, 제 2 보디 영역 및 하방 제 2 플로팅 영역에 의해 공유될 수 있다. 이는, 제 2 보디 영역과 제 2 드리프트 영역 사이의 접합면의 전계 강도를 감소시키는 것을 가능하게 한다.
본 발명의 일 실시예에서, 반도체 기판을 평면에서 보았을 때, 제 2 플로팅 영역들의 적어도 2 개는 서로 중첩하는 중첩 부분들을 가질 수도 있다. 상기 구성에 따르면, 반도체 기판의 두께 방향에서의 전계는 중첩하는 부분들에서 복수의 제 2 플로팅 영역들에 의해 공유된다. 이는, 종단 영역의 브레이크다운 전압을 소자 영역의 브레이크다운 전압보다 상대적으로 더 높도록 증가시키는 것을 가능하게 한다.
본 발명의 상기 실시예에서, 반도체 기판을 평면에서 보았을 때, 제 2 플로팅 영역들의 상기 적어도 2 개는 제 2 플로팅 영역들 중에서 소자 영역에 더 가깝게 배치될 수도 있다. 소자 영역에 더 가까운 종단 영역의 그 부분 상에 전계가 집중되기 쉽고, 그것의 브레이크다운 전압은 감소되기 쉽다. 상기 구성에 따르면, 반도체 기판의 두께 방향에서의 전계는 중첩 부분들에서 복수의 제 2 플로팅 영역들에 의해 공유된다. 이것은 소자 영역에 더 가까운 종단 영역의 그 부분의 브레이크다운 전압을 향상시키는 것을 가능하게 한다.
본 발명의 일 실시예에서, 반도체 기판을 평면에서 보았을 때, 제 1 플로팅 영역들 중 적어도 하나 및 제 2 플로팅 영역들 중 적어도 하나는 서로 중첩하는 중첩 부분들을 각각 가질 수도 있다. 애벌란시 브레이크다운 (avalanche breakdown) 은, 브레이크다운 전압의 감소로 인해 소자 영역과 종단 영역 사이의 경계 부분에서 쉽게 발생한다. 상기 구성에 따르면, 반도체 기판의 두께 방향에서의 전계는 중첩 부분들에서 제 1 플로팅 영역과 제 2 플로팅 영역에 의해 공유된다. 이는 경계 부분에서 브레이크다운 전압을 향상시키고 애벌란시 브레이크다운의 발생을 억제하는 것을 가능하게 한다.
본 발명의 일 실시예에서, 제 1 플로팅 영역들은 두께 방향에서 소정의 깊이로 소자-영역 측으로부터 종단-영역 측을 향해 소정의 간격으로 배치될 수도 있다. 이하의 설명에서, 제 1 플로팅 영역들이 배치되는, 반도체 기판의 두께 방향에서이 소정의 깊이는 또한 "제 1 플로팅 영역 깊이" 로서 지칭된다. 또한, 이하의 설명에서, 소자-영역 측으로부터 종단-영역 측을 향하는 방향에서 제 1 플로팅 영역들 사이의 간격은 또한 "제 1 플로팅 영역 간격" 으로서 지칭된다. 상기 구성에 따르면, 인접하는 제 1 플로팅 영역들로부터 확장되는 각각의 공핍 층들은 제 1 플로팅 영역들에서 대체로 동시에 서로 이어진다. 이는, 소자 영역에서 균일한 브레이크다운 전압을 획득하는 것을 가능하게 한다. 그 결과, 브레이크다운 전압이 국소적으로 감소되는 소자 영역에서의 그들 부분들을 제거하는 것이 가능하다.
본 발명의 일 실시예에서, 제 1 플로팅 영역과, 제 2 플로팅 영역들 중 하나 사이의 간격은 소정 간격의 1/2 이하일 수도 있고, 제 2 플로팅 영역들의 상기 하나는 제 1 플로팅 영역에 인접한다. 상기 구성에 따르면, 인접하는 제 1 플로팅 영역들로부터 확장되는 각각의 공핍 층들이 서로 이어지기 전에, 종단 영역에 가장 가까운 제 1 플로팅 영역으로부터 확장되는 공핍 층은 소자 영역에 가장 가깝게 배치된 제 2 플로팅 영역에 도달한다. 이는, 종단 영역의 브레이크다운 전압을 우선적으로 유지하고, 소자 영역의 브레이크다운 전압에 비해 종단 영역의 상대적으로 높은 브레이크다운 전압을 획득하는 것을 가능하게 한다.
본 발명의 상기 실시형태에서, 종단 영역은 더미 트렌치 (dummy trench), 절연체 (insulator), 및 제 3 플로팅 영역을 포함할 수도 있다. 더미 트렌치는 제 2 보디 영역을 관통하여 제 2 드리프트 영역에 연장된다. 절연체는 더미 트렌치에 배치된다. 제 3 플로팅 영역은 더미 트렌치의 저부 또는 더미 트렌치의 하방에 배치되고, 제 1 도전형을 갖는다. 더미 트렌치는 소자 영역의 외주를 둘러쌀 수도 있다. 제 3 플로팅 영역은 소정 깊이에 배치되고 제 2 드리프트 영역에 의해 둘러싸일 수도 있다. 제 3 플로팅 영역과, 제 2 플로팅 영역들 중 하나 사이의 간격은 상기 소정 간격의 절반 이하일 수도 있고, 제 2 플로팅 영역들 중의 상기 하나는 제 3 플로팅 영역에 인접하고, 제 3 플로팅 영역에 대하여 소자 영역에 대한 반대 측에 위치된다. 상기 구성에 따르면, 더미 트렌치를 형성함으로써 종단 영역의 브레이크다운 전압을 향상시킬 수 있다. 또한, 제 3 플로팅 영역이 제 2 보디 영역 하방에 배치되기 때문에, 제 2 보디 영역의 브레이크다운 전압을 향상시킬 수 있다. 또한, 인접하는 제 1 플로팅 영역들로부터 확장되는 각각의 공핍 층들이 서로 이어지기 전에, 제 3 플로팅 영역들로부터 확장되는 공핍 층은, 제 3 플로팅 영역의, 소자 영역에 대해 반대되는 측에 인접하는 제 2 플로팅 영역에 도달한다. 이는 종단 영역의 브레이크다운 전압을 우선적으로 유지하는 것을 가능하게 한다.
본 발명의 상기 실시형태에서, 제 3 플로팅 영역은 더미 트렌치의 저부를 둘러쌀 수도 있다.
본 발명의 일 실시예에서, 소자 영역은 게이트 전극 및 제 2 절연체를 포함할 수도 있다. 게이트 전극은 게이트 트렌치 내부에 배치되고, 제 1 보디 영역에 대해 대향하며, 게이트 트렌치는 제 1 보디 영역을 관통하여 제 1 드리프트 영역에 연장된다. 제 2 절연체는 게이트 전극과 게이트 트렌치의 내벽 사이에 배치된다. 소자 영역에서의 제 1 플로팅 영역은 게이트 트렌치의 저부를 둘러쌀 수도 있다.
이하에서는 도 1 내지 도 3 을 참조하여 제 1 실시예의 반도체 장치 (10) 를 설명한다. 도 1 에서, 도면을 보기 쉽게 하기 위해 반도체 기판 (11) 상의 절연막 및 전극은 도시하지 않는다. 도 1 에서 도시된 바와 같이, 반도체 장치 (10) 는 반도체 기판 (11) 에 형성된다. 반도체 기판 (11) 에는, 소자 영역 (12) 및 종단 영역 (14) 이 형성된다. 종단 영역 (14) 은 소자 영역 (12) 을 둘러싼다. SiC 기판이 반도체 기판 (11) 으로서 사용된다. 이하의 실시예들 (변형예들을 포함) 에서의 반도체 장치 (10 내지 1010) 의 축척들은 실제의 축척과 상이함에 유의한다.
소자 영역 (12) 에는 6 개의 게이트 전극들 (16) 이 형성된다. 6 개의 게이트 전극들 (16) 은 도 1 에서의 y-방향으로 연장되고, 도 1 에서의 x-방향으로 소정의 간격으로 배열된다. 소자 영역 (14) 에는 하나의 더미 트렌치 (25) 가 형성된다. 더미 트렌치 (25) 는 소자 영역 (12) 을 둘러싸도록 제공된다.
여기서, 소자 영역 (12) 의 구성이 설명된다. 도 2 에서 도시된 바와 같이, 절연-게이트 반도체 소자가 소자 영역 (12) 에 형성된다. 즉, 소자 영역 (12) 의, 반도체 기판 (11) 의 상면에 면하는 부분에서, n+ 형의 소스 영역 (40) 및 p+ 형의 보디 콘택트 영역 (38) 이 형성된다. 보디 콘택트 영역 (38) 은 소스 영역 (40) 에 접하도록 형성된다.
소스 영역 (40) 과 보디 콘택트 영역 (38) 의 하방에는 p- 형의 보디 영역 (36a) 이 형성된다. 보디 영역 (36a) 의 불순물 농도는 보디 콘택트 영역 (38) 의 불순물 농도보다 더 낮게 설정된다. 보디 영역 (36a) 은 소스 영역 (40) 및 보디 콘택트 영역 (38) 에 접해 있다. 따라서, 소스 (40) 는 보디 영역 (36a) 및 보디 콘택트 영역 (38) 에 의해 둘러싸인다. 보디 영역은 종단 영역 (14) 의 일부에서도 형성된다. 이하의 설명에서, 종단 영역 (14) 에 형성된 p- 형의 보디 영역은 "보디 영역 (36b)" 으로서 지칭되고, 보디 영역 (36a) 및 보디 영역 (36b) 은 일반적으로 "보디 영역 (36)" 으로서 지칭된다. 보디 영역 (36a) 및 보디 영역 (36b) 은 연속한 영역이고, 일체적으로 형성된다. 이러한 견지에서, 보디 영역 (36a) 의 하면과 보디 영역 (36b) 의 하면은 z-방향에서 동일한 높이에 배치된다. 본 실시예에서, 보디 영역 (36) 은 약 1 내지 2 ㎛ 의 두께를 갖는다. p- 형의 보디 영역 (36a) 및 보디 콘택트 영역 (38) 은 본 발명의 제 1 보디 영역으로서 고려될 수도 있다. 보디 영역 (36b) 및 보디 콘택트 영역 (39) (후술함) 은 본 발명의 제 2 보디 영역으로서 고려될 수도 있다.
n- 형의 드리프트 영역 (32a) 은 보디 영역 (36a) 아래에 형성된다. 드리트프 영역은 반도체 기판 (11) 의 전체 면에 형성된다. 이하의 설명에서, 종단 영역 (14) 에 형성된 n- 형의 드리프트 영역은 "드리프트 영역 (32b)" 으로서 지칭되고, 드리프트 영역 (32a) 및 드리프트 영역 (32b) 은 일반적으로 "드리프트 영역 (32)" 으로서 지칭된다. 드리프트 영역 (32a) 및 드리프트 영역 (32b) 은 연속한 영역이고, 일체적으로 형성된다. 본 실시예에서, 드리프트 영역 (32a) 은 약 10㎛ 의 두께를 갖는다 (즉, 드리프트 영역 (32b) 의 두께는 약 11 내지 12 ㎛ 이다). 드리프트 영역 (32) 의 두께는 이에 한정되지 아니하고, 반도체 장치 (10) 의 목표 브레이크다운 전압에 따라 적절하게 변경될 수도 있음에 유의한다. 본 실시형태에서, 드리프트 영역 (32) 이 이러한 두께를 가질 때, 약 1200V 의 브레이크다운 전압을 유지하는 것이 가능하지만, 드리프트 영역이 더 큰 두께를 가지도록 형성될 때, 더 큰 브레이크다운 전압을 확보하는 것이 가능하다. 드리프트 영역 (32a) 은 보디 영역 (36a) 의 하면에 접하고 있다. 드리프트 영역 (32a) 은 보디 영역 (36a) 에 의해 소스 영역 (40) 으로부터 분리된다. 드리프트 영역 (32a) 에서, p- 형의 확산 영역들 (34) 은 후술하는 게이트 트렌치들 (24) 의 저부들을 둘러싸는 범위에 형성된다. 드리프트 영역들 (34) 은 게이트 전극들 (16) 하방의 각각의 절연체들 (26) (즉, 게이트 트렌치들 (24) 의 저부들) 과 접하고 있다. 확산 영역 (34) 은 드리프트 영역 (32a) 에 의해 둘러싸인다. 이에 의해, 확산 영역들 (34) 은 보디 영역 (36a) 으로부터 분리된다. 확산 영역들 (34) 은 보디 영역 (36a) 의 하면으로부터 깊이 d1 의 포지션에 간격 a 를 두고 형성된다. n- 형의 드리프트 영역 (32a) 은 본 발명의 제 1 드리프트 영역으로서 고려될 수도 있다. 드리프트 영역 (32b) 은 본 발명의 제 2 드리프트 영역으로서 고려될 수도 있다. 확산 영역 (34) 은 본 발명의 제 1 플로팅 영역으로서 고려될 수도 있다.
반도체 기판 (11) 의 하면에 임하는 범위에 n+ 형의 드레인 영역 (30) 이 형성된다. 드레인 영역 (30) 은 반도체 기판 (11) 의 전체 면에 형성된다. 드레인 영역 (30) 의 불순물 농도는 드리프트 영역 (32) 의 불순물 농도보다 더 높게 설정된다. 본 실시예에서, 드레인 영역 (30) 은 약 350㎛ 의 두께를 갖는다. 드레인 영역 (30) 은 드리프트 영역 (32) 의 하면에 접하고 있다. 드레인 영역 (30) 은 드리프트 영역 (32) 에 의해 보디 영역 (36) 으로부터 분리된다. 시판의 SiC 기판이 드레인 영역 (30) 을 위해 사용될 수도 있음에 유의한다. 그 경우에, (보디 영역 (36) 을 포함하는) 드리프트 영역 (32) 으로서 기능하는 반도체 층은 에피택셜 성장에 의해 형성될 수 있다. 그 다음, 에피택셜 성장에 의해 형성된 반도체 층에 대해 이온 주입이 수행된다. 이에 의해, 보디 영역 (36) 이 형성될 수 있다. 이러한 견지에서, 반도체 기판 (11) 은, 시판의 SiC 기판과, 그 SiC 기판 상에 에피택셜 성장된 반도체 층에 의해 구성된다.
게이트 트렌치들 (24) 은 반도체 기판 (11) 의 상면에 형성된다. 게이트 트렌치들 (24) 은 소스 영역 (40) 및 보디 영역 (36a) 을 관통하고, 그것의 하단들은 드리프트 영역 (32a) 에 연장된다. 본 실시예에서, 게이트 트렌치들 (24) 은 약 3㎛ 의 길이를 갖는다. 게이트 트렌치들 (24) 에서, 게이트 전극들 (16) 이 형성된다. 게이트 전극들 (16) 은, 그것의 하단이 보디 영역 (36a) 의 하면보다 약간 더 깊도록 각각 형성된다. 게이트 트렌치 (24) 의 벽면과 게이트 전극 (16) 사이 (즉, 게이트 전극 (16) 의 측방 및 하방) 에는 절연체 (26) 가 충진된다. 이 때문에, 게이트 전극 (16) 은 절연체 (26) 를 개재하여 보디 영역 (36a) 및 소스 영역 (40) 에 대향하고 있다. 또한, 게이트 전극 (16) 의 상면에는 캡 절연막 (45) 이 형성된다.
반도체 기판 (11) 의 하면에는 드레인 전극 (28) 이 형성된다. 드레인 전극 (28) 은 반도체 기판 (11) 의 전체 면에 형성된다. 드레인 전극 (28) 은 드레인 영역 (30) 과 오믹 (Ohmic) 접촉을 이루고 있다. 소스 전극 (46) 은 반도체 기판 (11) 의 상면에 형성된다. 소스 전극 (46) 은 소자 영역 (12) 에 그리고 종단 영역 (14) 의 일부에 형성된다. 소자 영역 (12) 에서, 소스 전극 (46) 은 소스 영역 (40) 및 보디 콘택트 영역 (38) 과 오믹 접촉을 이룬다. 종단 영역 (14) 에서, 소스 전극 (46) 은 보디 콘택트 영역 (39) (후술함) 과 오믹 접촉을 이룬다. 소스 전극 (46) 은 캡 절연막 (45) 에 의해 게이트 전극 (16) 과 오믹 접촉을 이룬다.
이하에서는 종단 영역 (14) 을 설명한다. 도 2 에서 도시된 바와 같이, 종단 영역 (14) 에는, 하나의 더미 트렌치 (25), 하나의 확산 영역 (35), 및 6 개의 확산 영역들 (37) 이 형성된다. 종단 영역 (14) 의 일부에서, 반도체 기판 (11) 의 상면에 임하는 범위에서 보디 콘택트 영역 (39) 이 형성된다. 보디 콘택트 영역 (39) 의 하방에 보디 영역 (36b) 이 형성된다. 보디 영역 (36b) 은 보디 콘택트 영역 (39) 의 하면 및 측면들과 접하고 있다. 보디 영역 (36b) 의 하방에 드리프트 영역 (32b) 이 형성된다. 드리프트 영역 (32b) 은 보디 영역 (36b) 의 하면 및 측면들과 접하고 있다. 더미 트렌치 (25) 는 보디 콘택트 영역 (39) 및 보디 영역 (36b) 을 관통하여, 그것의 하단은 드리프트 영역 (32b) 에 연장된다. 더미 트렌치 (25) 의 하단은 게이트 트렌치 (24) 의 하단과 동일한 깊이에 배치된다. 더미 트렌치 (25) 는 절연체 (27) 로 충진된다. p- 형 확산 영역 (35) 은 더미 트렌치 (25) 의 저부를 둘러싸는 범위에 형성된다. 이 때문에, 확산 영역 (35) 은 또한 소자 영역 (12) 을 둘러싸도록 제공된다. 확산 영역 (35) 은 드리프트 영역 (32b) 에 의해 둘러싸인다. 확산 영역 (35) 은 확산 영역 (34) 과 대체로 동일한 깊이 (즉, 깊이 d1) 인 깊이에 형성된다. 또한, 확산 영역 (35) 은, 종단 영역 (14) 에 가장 가깝게 형성되는 소자 영역 (12) 에서 확산 영역 (34) (이하, 단부측 확산 영역 (34a) 으로서도 지칭됨) 으로부터 간격 c 를 두고 형성된다. 확산 영역 (35) 은 본 발명의 제 3 플로팅 영역으로서 고려될 수도 있다.
종단 영역 (14) 에서, 6 개의 p- 형 확산 영역들 (37) 이 드리프트 영역 (32b) 에 형성된다. 이하의 설명에서, 각각의 확산 영역들 (37) 은 x-방향을 향해 순차적으로 확산 영역 (37a), 확산 영역 (37b), …, 확산 영역 (37f) 로서 지칭된다. 확산 영역 (37) 은 드리프트 영역 (32b) 에 의해 둘러싸인다. 본 실시형태에서, 확산 영역들 (37a 내지 37f) 은 보디 영역 (36b) 의 하면으로부터 깊이 d2 의 위치에 대체로 균등한 간격들로 형성된다. 반도체 기판 (11) 을 평면에서 보았을 때, 확산 영역들 (37a 내지 37f) 은 확산 영역 (35) 의 외주를 둘러싼다. 또한, 확산 영역 (37a) 은 보디 영역 (36b) 의 하면 하방에 배치된다. 다시 말해, 반도체 기판 (11) 을 평면에서 보았을 때, 확산 영역 (37a) 은 보디 영역 (36b) 의 하면에 중첩한다. 확산 영역 (37) 은 본 발명의 제 2 플로팅 영역들로서 고려될 수도 있다.
여기서, 확산 영역들 (34, 35, 37) 사이의 위치 관계가 도 2 를 참조하여 이하에서 설명된다. 파선 I 는 보디 영역 (36a) 의 하면으로부터 깊이 d3 의 위치를 나타낸다. 보디 영역 (36a) 의 하면으로부터 드레인 영역 (30) 의 상면까지의 깊이가 d4 라고 가정할 때, d4 = 2×d3 의 관계가 확립된다. 즉, 파선 I 는 드리프트 영역 (32a) 의 두께의 중심을 나타낸다. 이하의 설명에서, 깊이 d3 는 또한 "기준 깊이" 로서 지칭된다. 파선 I 는 드리프트 영역 (32a) 의 두께의 중심을 나타내지만, 드리프트 영역 (32b) 의 두께의 중심을 나타내지는 않음에 유의한다. 도 2 에서 도시된 바와 같이, 확산 영역들 (37a 내지 37f) 과 파선 I 사이의 거리 (d3 - d2) 는 확산 영역들 (34, 35) 과 파선 I 사이의 거리 (d3 - d1) 보다 더 짧다. 다시 말해, 확산 영역들 (37a 내지 37f) 은 확산 영역 (34) 및 확산 영역 (35) 보다 기준 깊이에 더 가깝게 배치된다. 따라서, 확산 영역 (37a) 은 확산 영역 (35) 에 대해 경사진 하방으로 배치된다. 확산 영역 (37a) 은 소자 영역 (12) 을 둘러싸도록 확산 영역 (35) 으로부터 항상 간격 b 만큼 거리를 두고 배치된다. 또한, 상술한 바와 같이, 인접 확산 영역 (34) 은 간격 a 를 두고 균등하게 배치된다. 간격 a 와 간격 b 사이에 2×b≤a 의 관계가 확립된다. 또한, 본 실시형태에서, 하단측 확산 영역 (34a) 과 확산 영역 (35) 사이의 간격 c 는 간격 a 와 대체로 동일하다. 하지만, 이것이 유일한 선택은 아니고, 예를 들어, c < a 의 관계가 확립될 수도 있다.
여기서, 확산 영역들 (34, 35, 37) 의 형성 방법이 이하 설명된다. 일반적으로, 확산 영역들은 이온 주입에 의해 형성된다. 확산 영역들 (34) 및 확산 영역 (35) 은, 게이트 트렌치들 (24) 의 저부들 및 더미 트렌치 (25) 의 저부로부터 각각 이온 주입을 수행함으로써 형성된다. 이에 의해, 확산 영역들 (34, 35) 은 대체로 동일한 깊이에 형성될 수 있다. 한편, 확산 영역들 (37) 은 반도체 기판 (11) 의 상면으로부터 이온 주입을 수행함으로써 형성된다. 본 실시형태에서, 확산 영역 (34) 은, 그것의 깊이 d1 이 드리프트 영역 (32a) 의 깊이 d4 보다 1/3 이하 (즉, d1 ≤ (1/3)*d4) 이도록 형성된다.
절연막 (44) 은 종단 영역 (14) 에서 반도체 기판 (11) 의 상면에 형성된다. 절연막 (44) 은 보디 콘택트 영역 (39) 의 상면의 일부, 보디 영역 (36b) 의 상면의 일부, 및 드리프트 영역 (32b) 의 상면을 덮는다.
반도체 장치 (10) 가 사용될 때, 드레인 전극 (28) 은 전원 전위에 접속되고, 소스 전극 (46) 은 그라운드 전위에 접속된다. 게이트 전극 (16) 에 인가된 전위가 임계 전위 미만인 경우, 반도체 장치 (10) 는 턴오프된다. 반도체 장치 (10) 가 턴오프된 상태에서, 공핍 층은 보디 영역 (36) 과 드리프트 영역 (32) 사이의 pn 접합으로부터 확장된다. pn 접합으로부터 확장된 공핍 층이 확산 영역들 (34, 35) 에 도달할 때, 각각의 공핍 층들은 확산 영역 (34) 과 드리프트 영역 (32a) 사이의 pn 접합으로부터, 그리고 확산 영역 (35) 과 드리프트 영역 (32b) 사이의 pn 접합으로부터 확장된다.
게이트 전극 (16) 에 인가된 전위가 임계 전위 이상인 경우, 반도체 장치 (10) 는 턴온된다. 반도체 장치 (10) 가 턴온되면, 절연체 (26) 에 접하고 있는 보디 영역 (36a) 의 일부에 채널이 형성된다. 이에 의해, 전자들은 소스 전극 (46) 으로부터 소스 영역 (40), 보디 영역 (36a) 의 채널, 드리프트 영역 (32a), 및 드레인 영역 (30) 을 통해 드레인 전극 (28) 으로 흐른다. 즉, 전류는 드레인 전극 (28) 으로부터 소스 전극 (46) 으로 흐른다.
다음으로, 제 1 실시예의 반도체 장치 (10) 의 이점들이 설명될 것이다. 도 3 에서의 실선 A 는 확산 영역들 (37) 이 형성된 드리프트 영역 (32b) 의 전계 분포를 나타내고, 파선 B 는 확산 영역 (34) 이 형성된 드리프트 영역 (32a) 의 전계 분포를 나타낸다. 도 3 에서 도시된 바와 같이, 드리프트 영역 (32b) 에서, 전계 강도의 피크는 확산 영역들 (37) 이 형성된 깊이 d2 의 위치에 형성되고, 그 값은 P1 이다. 또한, 드리프트 영역 (32a) 에서, 전계 강도의 피크는 확산 영역들 (34) 이 형성된 깊이 d1 의 위치에 형성되고, 그 값은 P2 이다. 제 1 실시예에서, 확산 영역들 (37) 은 확산 영역들 (34) 보다 기준 깊이에 더 가깝게 배치된다. 이러한 견지에서, 확산 영역들 (37) 은 확산 영역들 (34) 보다 드리프트 영역 (32) 에 인가된 전계를 더 고르게 분포시킬 수 있고, 이는 확산 영역 (37) 의 위치에서의 전계 강도의 피크 P1 이 확산 영역 (34) 의 위치에서의 전계 강도의 피크 P2 보다 더 작도록 감소시키는 것을 가능하게 한다. 다시 말해, 확산 영역들이 기준 깊이에 더 가깝게 배치될 때, 확산 영역들이 기준 깊이로부터 거리를 둔 위치에 배치되는 경우에 비해, 전계 강도의 피크를 감소시키는 것이 가능하다. 이는, 종단 영역 (14) 에서의 전계 강도를 소자 영역 (12) 의 전계 강도보다 더 작도록 감소시키는 것을 가능하게 한다. 따라서, 드리프트 영역 (32) 의 농도가 비교적 높은 경우에도, 종단 영역 (14) 의 브레이크다운 전압을 소자 영역 (12) 의 브레이크다운 전압보다 상대적으로 더 높도록 증가시키는 것이 가능하고, 이에 의해, 종단 영역 (14) 에서 브레이크다운 전압을 적절하게 유지하는 것을 가능하게 한다. 이것은 결과적으로 애벌란시 브레이크다운이 소자 영역 (12) 에서 발생하는 것을 허용한다. 소자 영역 (12) 은 종단 영역 (14) 보다 비교적 더 큰 면적을 가지기 때문에, 그것의 온도는 증가하기 어려워, 소자 영역 (12) 은 큰 브레이크다운 전류를 허용할 수 있다. 이것은, 반도체 장치 (10) 의 애벌란시 저항력을 증가시키는 것을 가능하게 한다.
또한, 본 실시형태에서, 보디 영역 (36b) 은 또한 종단 영역 (14) 의 일부에 형성된다. 보디 영역 (36b) 은 더미 트렌치 (25) 로부터 반도체 기판 (11) 의 (x-방향에서의) 단부측을 향해 연장된다. 트렌치 상에 전계가 집중되기 쉽기 때문에, 보디 영역 (36b) 이 상술한 바와 같이 형성될 때, 전계가 더미 트렌치 (25) 상에 집중되는 것을 억제할 수 있다. 더미 트렌치 (25) 가 형성되지 않는 경우에, 종단 영역 (14) 에 가장 가깝게 배치된 게이트 트렌치 (24) 에 전계가 집중되는 것을 억제할 수 있다. 또한, 본 실시형태에서, 확산 영역 (37a) 은 보디 영역 (36b) 의 하방에 배치된다. 일반적으로, 반도체 장치 (10) 에 역 바이어스 전압이 인가될 때, 보디 영역 (36b) 과 드리프트 영역 (32b) 사이의 pn 접합에 전계가 집중되고, pn 접합의 브레이크다운 전압은 감소되기 쉽다. 하지만, 확산 영역 (37a) 을 이와 같이 배치함으로써, pn 접합에의 전계의 집중을 억제하고 브레이크다운 전압의 감소를 제한하는 것이 가능하다.
또한, 본 실시예에서, 6 개의 확산 영역들 (34) 이 동일한 깊이 d1 에서 간격 a 를 두고 배치된다. 또한, 하나의 확산 영역 (35) 은 또한 확산 영역들 (34) 과 대체로 동일한 깊이 d1 에 배치된다. 역 바이어스 전압이 인가될 때, 보디 영역 (36) 과 드리프트 영역 (32) 사이의 pn 접합으로부터 공핍 층이 확장된다. 확산 영영들 (34, 35) 을 동일 깊이에 배치함으로써, 공핍 층은 대략 동일한 타이밍에 확산 영역들 (34, 35) 에 도달한다. 공핍 층이 확산 영역들 (34, 35) 에 도달할 때, 각각의 공핍 층들은, 확산 영역들 (34) 과 드리프트 영역 (32a) 사이의 pn 접합들로부터, 그리고 확산 영역 (35) 과 드리프트 영역 (32b) 사이의 pn 접합으로부터 확장된다. 공핍 층들은 일반적으로 확산 영역들 (34) 로부터 그리고 확산 영역 (35) 으로부터 대체로 동일한 속도로 확장된다. 6 개의 상이한 영역들 (34) 이 규칙적인 간격들로 배치되기 때문에, 확산 영역들 (34) 로부터 확장되는 각각의 공핍 층들은 확산 영역들 (34) 사이에서 대체로 동일한 시간에 서로 이어진다. 이 타이밍을 제 1 타이밍으로 한다. 공핍 층들은 인접하는 확산 영역들 (34) 사이의 대체로 중앙에서 서로 이어진다. 한편, 확산 영역 (35) 으로부터 확장되는 공핍 층은 확산 영역 (35) 에 인접하는 확산 영역 (37a) 에 도달한다. 이 타이밍을 제 2 타이밍으로 한다. 본 실시예에서, 확산 영역 (35) 과 확산 영역 (37a) 사이의 간격 b 는 인접 확산 영역들 (34) 사이의 간격 a 의 절반 이하이도록 설정된다. 따라서, 제 2 타이밍은 제 1 타이밍보다 더 더 이르게 된다. 즉, 확산 영역 (35) 과 화간 영역 (37a) 사이의 공핍은 인접 확산 영역들 (34) 사이의 공핍에 선행하게 된다. 이것은 종단 영역 (14) 의 브레이크다운 전압을 우선적으로 유지하고, 소자 영역 (12) 의 브레이크다운 전압에 비해 상대적으로 높은 종단 영역 (14) 의 브레이크다운 전압을 획득하는 것을 가능하게 한다. 또한, 본 실시예에서, 단부측 확산 영역 (34a) 과 확산 영역 (35) 사이의 간격 c 는 간격 a 로서 동일하므로, 단부측 확산 영역 (34a) 과 확산 영역 (35) 사이의 공핍은 인접 확산 영역들 (34) 사이의 공핍과 거의 동시에 진행된다. 이는 종단 영역 (14) 의 브레이크다운 전압을 보다 적절하게 유지하는 것을 가능하게 한다.
공핍 층이 확산 영역 (37a) 에 도달할 때, 공핍 층은 확산 영역 (37a) 으로부터 확장되고, 확산 영역 (37b) 에 도달한다. 그 다음, 공핍 층은 확산 영역 (37b) 으로부터 확장되고, 확산 영역 (37c) 에 도달한다. 공핍 층은 이러한 식으로 확산 영역 (37f) 까지 확장된다. 확산 영역들 (37a 내지 37f) 은 본 실시예에서 균등한 간격들로 배치되지만, 확산 영역들 (37) 사이의 간격들은 서로 상이할 수도 있고, 그것들이 x-방향 (기판 단부를 향한 방향) 을 향해 감에 따라 더 크게 설정될 수도 있음에 유의한다. 또한, 확산 영역들 (37) 의 수는 6 개로 제한되지 않는다. 보다 많은 확산 영역들 (37) 이 형성되면, 종단 영역 (14) 의 브레이크다운 전압을 증가시킬 수 있다. 유지되도록 소망되는 종단 영역 (14) 에서의 브레이크다운 전압의 소망되는 값에 따라 확산 영역들 (37) 사이의 각각의 간격들 및 그것의 수들을 조정함으로써, 소자 영역 (12) 의 브레이크다운 전압에 비해 종단 영역 (14) 의 상대적으로 높은 브레이크다운 전압을 획득하는 것이 가능하다.
본 발명의 제 1 실시예에 따르면, 반도체 기판 (11) 에 대해 사용되는 SiC 의 물리적 특성들을 이용할 수 있다. SiC 는 Si 보다 더 넓은 밴드 갭을 가지고, Si 보다 약 10 배 더 큰 절연 파괴 강도를 갖는다. 반도체 기판의 절연 파괴 강도는 드리프트 영역의 도핑 농도의 1/2 승에 비례하기 때문에, 절연 파괴 강도가 Si 보다 10 배 더 큰 경우에, 반도체 기판의 도핑 농도는 Si 보다 100 배 더 클 수 있다. 따라서, SiC 기판이 사용되는 경우, 온-저항을 크게 감소시킬 수 있다. 하지만, 드리프트 영역의 불순물 농도가 증가되는 경우, 공핍 층의 확장 속도는 느리게 된다. 이러한 견지에서, 종단 영역에서 브레이크다운 전압을 유지하기 위해, 종단 영역에 형성된 확산 영역들 사이의 간격을 짧게 할 필요가 있다. 하지만, 가공 정밀도의 관점에서, 확산 영역들 사이의 간격의 단축에는 제한이 존재하고, 종래 기술의 종단 구조에서는 드리프트 영역의 불순물 농도를 크게 증가시키는 것은 어렵다. 즉, SiC 의 물리적 특성들이 유효하게 활용될 수 없다. 한편, 본 발명의 제 1 실시예에 따르면, 드리프트 영역의 불순물 농도가 높은 경우에도, 종단 영역에서 브레이크다운 전압을 유지하는 것이 가능하다. 이것은, 넓은 밴드 갭을 갖는 SiC 의 물리적 특성들을 최대로 이용할 수 있게 하고, 저-손실 반도체 장치를 실현할 수 있다. 본 발명의 제 1 실시예는 또한 Si 기판에도 적용가능함에 유의한다. 예를 들어, 낮은 브레이크다운 전압을 갖는 반도체 장치에서, 공핍 층의 확장 속도는 느릴 수도 있으므로, 드리프트 영역의 농도는 증가될 수 있다. 이러한 견지에서, 본 발명의 제 1 실시예에 따르면, 낮은 온-저항을 가지고 종단 영역에서 브레이크다운 전압을 유지할 수 있는 반도체 장치를 실현할 수 있다.
이제 도 4 를 참조하여, 본 발명의 제 1 변형예가 설명된다. 이하의 설명은 오직 제 1 실시예와는 상이한 점만을 다루고, 제 1 실시예와 동일한 구성 및 동작들에 관한 그것의 상세한 설명은 생략된다. 다른 실시예들 및 변형예들도 또한 동일한 방식으로 설명될 것이다.
제 1 변형예의 반도체 장치 (110) 에는, 더미 트렌치 (25) 및 확산 영역 (35) 이 형성되지 않는다. 또한, 단부측 확산 영역 (34a) 과 확산 영역 (37a) 사이의 간격 b2 은 인접 확산 영역들 (34) 사이의 간격 a 의 절반 이하이도록 설정된다. 이러한 구성에 따르면, 반도체 장치 (10) 에 역 바이어스 전압이 인가될 때, 보디 영역 (36) 과 드리프트 영역 (32) 사이의 pn 접합으로부터 확장되는 공핍 층은 각 확산 영역 (34) 에 도달하고, 각 확산 영역 (34) 으로부터 공핍 층이 확장된다. 이 때, 단부측 확산 영역 (34a) 으로부터 확장되는 공핍 층이 그것의 인접 확산 영역들 (34) 로부터 확장되는 공핍 층에 이어지기 전에, 단부측 확산 영역 (34a) 으로부터 확장되는 공핍 층은 확산 영역 (37a) 에 도달한다. 이러한 구성으로도, 제 1 실시예에서와 동일한 효과를 낳을 수 있다.
이제 도 5 를 참조하여, 본 발명의 제 2 변형예가 설명된다. 제 2 변형예의 반도체 장치 (210) 에서는, 종단 영역 (14) 의 일부에 메사 (mesa) 영역 (200) 이 형성된다. 메사 영역 (200) 은, 반도체 기판 (211) 의 상면의 일부가 -z-방향으로 움푹 들어간 형상을 갖는다. 메사 영역 (200) 은 소자 영역 (12) 을 둘러싸도록 제공된다. 메사 영역 (200) 은 보디 영역 (36b) 의 하면보다 더 깊은 위치까지 움푹 들어간다. 메사 영역의 내주면 (inner peripheral surface) 은 보디 영역 (36b) 의 하면과 접하고 있다. 다시 말해, 메사 영역 (200) 을 형성함으로써, 보디 영역 (36b) 의 측면들 및 그것의 코너들 (보디 영역의 측면들을 그것의 하면에 연결하는 부분들) 은 반도체 장치 (210) 에서 형성되지 않을 것이다. 일반적으로, 공핍 층은 보디 영역의 측면 또는 코너로부터 확장되기 어렵다. 이러한 견지에서, 보디 영역 (36b) 의 측면들 및 코너들을 형성하지 않도록 메사 영역 (200) 이 형성되는 경우, 보디 영역 (36b) 의 측면들 및 코너들에 전계가 집중되는 것을 억제할 수 있다. 따라서, 이러한 구성으로, 제 1 실시예와 동일한 효과를 낳을 수 있다. 또한, 종단 영역 (14) 에서 반도체 기판 (211) 의 상면에 전계 강도를 감소시킬 수 있다.
이제 도 6 을 참조하여, 본 발명의 제 3 변형예가 설명된다. 제 3 변형예의 반도체 장치 (310) 에서는, 종단 영역 (14) 에서 반도체 기판 (311) 의 상면에 임하는 범위에서, 복수의 p+ 형의 필드 제한 영역들 (300) (FLR 영역들 (300)) 은 소자 영역 (12) 을 둘러싸도록 형성된다. FLR 영역들 (300) 의 불순물 농도는 보디 영역 (36) 의 불순물 농도보다 더 높게 설정된다. 이러한 구성으로도, 제 1 실시예에서와 동일한 효과를 낳을 수 있고, 종단 영역 (14) 에서 반도체 기판 (311) 의 상면에 대한 전계 강도를 감소시킬 수 있다.
이제 도 7 을 참조하여, 본 발명의 제 4 변형예가 설명된다. 제 4 변형예의 반도체 장치 (410) 에서, 보디 영역 (404) 및 6 개의 종단 트렌치들 (400) 이 종단 영역 (14) 에 형성된다. 종단 트렌치들 (400) 은 더미 트렌치 (25) 를 둘러싸도록 제공된다. 종단 트렌치들 (400) 은 보디 영역 (404) 을 관통하여, 그 하단들이 드리프트 영역 (32b) 에 연장된다 (보다 엄밀하게는, 소자 영역 (12) 에 가장 가까운 종단 트렌치 (400) 는 보디 영역 (404) 으로부터 보디 영역 (36b) 을 분리시킨다). 이 때문에, 보디 영역 (404) 은 플로팅 전위에 유지된다. 종단 트렌치들 (400) 의 하단들은 게이트 트렌치들 (24) 및 더미 트렌치 (25) 의 하단들보다 더 깊게 형성된다. 종단 트렌치들 (400) 은 각각 절연체 (402) 로 충진된다. 확산 영역들 (37) 은 종단 트렌치들 (400) 의 저부들을 둘러싸는 범위에 형성된다. 이러한 구성으로도, 제 1 실시예에서와 동일한 효과를 산출할 수 있다. 또한, 플로팅 전위를 갖는 보디 영역 (404) 이 형성되기 때문에, 종단 영역 (14) 에서 반도체 기판 (411) 의 상면의 전계 강도를 감소시킬 수 있다. 보디 영역 (404) 은 형성되지 않을 수도 있음에 유의한다.
이제 도 8 을 참조하여, 본 발명의 제 5 변형예가 설명된다. 제 5 변형예의 반도체 장치 (510) 에서, 게이트 트렌치들 (524) 의 하단들은 게이트 트렌치들 (24) 의 하단들보다 더 얕게 이루어진다. 이에 의해, 게이트 트렌치들 (524) 의 저부들은 드리프트 영역 (32a) 에 의해 확산 영역들 (34) 로부터 분리된다. 유사하게, 더미 트렌치 (525) 의 하단은 더미 트렌치 (25) 의 하단보다 더 얕게 이루어져, 더미 트렌치 (525) 의 저부는 드리프트 영역 (32b) 에 의해 확산 영역 (35) 으로부터 분리된다. 반도체 장치 (510) 에 역 바이어스 전압이 인가될 때 공핍 층이 어떻게 보디 영역 (36) 으로부터 확장되는지는 제 1 실시예의 반도체 장치 (10) 와 동일하다. 따라서, 이러한 구성으로도, 제 1 실시예에서와 동일한 효과를 산출할 수도 있다.
이제 도 9 를 참조하여, 본 발명의 실시예 2 가 설명된다. 실시예 2 의 반도체 장치 (610) 는 종단 영역 (14) 에서 형성된 확산 영역들 (637a 내지 637f) 의 위치에서 제 1 실시예와 상이하다. 즉, 확산 영역들 (637a, 637c 내지 637f) 은 보디 영역 (36a) 의 하면으로부터 깊이 d5 의 위치에 형성된다. 확산 영역 (637b) 은 보디 영역 (36a) 의 하면으로부터 깊이 d1 (즉, 확산 영역들 (34, 35) 과 동일한 깊이) 의 위치에 있다. 확산 영역들 (637a, 637c 내지 637f) 은 확산 영역들 (34) 및 확산 영역들 (35) 보다 기준 깊이에 더 가깝게 배치된다. 다시 말해, d5 - d3 < d3 - d1 이 성립된다. 확산 영역 (637a) 은, 그것의 x-방향에서의 폭 (보다 엄밀하게는, 그것의 소자-영역-12 측으로부터 반도체 기판 (611) 의 단부를 향한 방향에서의 폭) 이 확산 영역들 (637b 내지 637f) 의 것보다 더 크도록 구성된다. 또한, 확산 영역 (637a) 은 확산 영역 (637b) 하방에 배치된다. 다시 말해, 반도체 기판 (611) 을 평면에서 보았을 때, 확산 영역 (637a) 및 확산 영역 (637b) 은 서로 중첩되도록 배치된다. 이 구성에 따르면, 확산 영역 (637a) 및 확산 영역 (637b) 이 서로 중첩되는 위치에서, 전계 강도의 피크는 2 곳, 즉, 확산 영역 (637a) 및 확산 영역 (637b) 에서 형성된다. 이러한 견지에서, 전계 강도의 피크가 한 곳에서 형성되는 경우에 비해, 전계 강도의 피크의 최대 값을 보다 감소시킬 수 있다. 이는 따라서 종단 영역 (14) 의 브레이크다운 전압을 보다 확실하게 유지하는 것을 가능하게 한다. 또한, x-방향에서의 확산 영역 (637a) 의 폭은 본 실시예에서 크게 설정된다. 따라서, 확산 영역 (637) 의 형성 공정에서 확산 영역들 (637a, 637b) 이 오정렬되는 경우에도, 여전히 확산 영역 (637b) 하방에 확산 영역 (637b) 을 보다 확실하게 형성할 수 있다. 또한, 확산 영역들 (637a, 637b) 은 소자 영역 (12) 에 가장 가깝게 배치된 확산 영역들이다. 소자 영역 (12) 에 더 가까운 종단 영역 (14) 의 그 부분에서 브레이크다운 전압은 쉽게 감소된다. 이러한 견지에서, 확산 영역들 (637a, 637b) 이 서로 중첩되도록 구성되는 경우에, 종단 영역 (14) 의 브레이크다운 전압을 보다 적절하게 유지할 수 있다. 본 실시예에서, 확산 영역들 (637b) 은 확산 영역 (637a) 과 전체적으로 중첩된다. 하지만, 이것이 유일한 선택은 아니고, 확산 영역 (637b) 은 확산 영역 (637a) 과 부분적으로 중첩될 수도 있다.
확산 영역들 (637a, 637c 내지 637f) 은, 드리프트 영역 (32) 의 에피택셜 성장이 일단 정지되고, 도중까지 성장된 드리프트 영역 (32) 의 상면으로부터 이온 주입을 수행하고, 그 다음, 에피택셜 성장이 재개되도록, 형성된다. 전계 강도의 피크의 최대 값을 감소시키기 위해, 확산 영역들 (637a, 637b) 이 드리프트 영역 (32a) 의 두께를 등분하는 위치에 형성되는 것이 바람직하다. 제 1 실시예에서 설명된 바와 같이, 확산 영역들 (34, 35) 은 d1 ≤ (1/3)*d4 가 만족되는 위치에 형성된다. 따라서, 확산 영역 (637b) 은 또한 d1 ≤ (1/3)*d4 가 만족되는 위치에 형성된다. 따라서, 전계 강도의 피크의 최대 값이 감소될 수 있는 범위인 확산 영역 (637a) 의 바람직한 위치의 범위는 당연히, 확산 영역 (637a) 이 확산 영역 (637b) 보다 기준 깊이에 더 가깝게 배치되는 범위 (즉, d5 - d3 < d3 - d1 이 만족되는 범위) 이다.
하지만, 본 발명의 실시예 2 에 따른 반도체 장치에서, 확산 영역들 (34, 35) (즉, 확산 영역 (637b)) 은 확산 영역들 (637a, 637c 내지 637f) 보다 기준 깊이 d3 에 더 가깝게 배치될 수도 있다. 즉, 확산 영역들 (34, 35) 의 깊이 d1 (즉, 확산 영역 (637b) 의 깊이 d1) 이 확산 영역 (32a) 의 두께의 1/3 보다 더 깊은 경우 (즉, d1 > (1/3)*d4), 확산 영역들 (637a, 637c 내지 637f) 은 그것의 깊이 d5 가 d5 - d3 > d3 - d1 인 위치에 형성될 수도 있다. 이에 의해, 확산 영역 (637a) 과 확산 영역 (637b) 사이에는 일정 간격이 확보된다. 이것은 확산 영역 (637a) 과 확산 영역 (637b) 이 서로 중첩하는 위치에 전계 강도의 피크의 최대 값을 감소시킬 수 있다. 이하의 변형예들에 대해서도 동일하게 말할 수 있다 (즉, 확산 영역들 (34, 35) 은 d5 - d3 > d3 - d1 를 만족하도록 후술하는 확산 영역들 (737) 보다 기준 깊이 d3 에 더 가깝게 배치된다).
이제 도 10 을 참조하여, 본 발명의 제 6 변형예가 설명된다. 제 6 변형예의 반도체 장치 (710) 에서, 확산 영역들 (737a 내지 737f) 은 보디 영역 (36a) 의 하면으로부터 깊이 d5 의 위치에 형성된다. 확산 영역 (737a) 은, 확산 영역 (737a) 이 단부측 확산 영역 (34a) 및 확산 영역 (35) 하방에 배치되도록, x-방향에서 큰 폭을 갖도록 형성된다. 일반적으로, 브레이크다운 전압은 소자 영역 (12) 과 종단 영역 (14) 사이의 경계 부분에서 감소되기 쉽다. 제 6 변형예의 구성에 따르면, 전계 강도의 피크는 2 곳들, 즉, 단부측 확산 영역 (34a) 및 확산 영역 (737a) (또는, 확산 영역 (35) 및 확산 영역 (737a) 의 2 곳들) 에서 형성되기 때문에, 전계 강도의 피크의 최대 값들을 감소시킬 수 있다. 따라서, 실시예 2 와 동일한 효과를 산출할 수 있고, 특히 경계 부분에서 브레이크다운 전압에서의 감소를 억제할 수 있다. 제 6 변형예에서는, 단부측 확산 영역 (34a) 은 전체적으로 확산 영역 (737a) 에 중첩함에 유의한다. 하지만, 이것이 유일한 선택은 아니고, 단부측 확산 영역 (34a) 은 확산 영역 (737a) 과 부분적으로 중첩될 수도 있다. 대안적으로, 확산 영역 (737a) 은 2 이상의 확산 영역들 (34) 에 중첩할 수도 있다. 이하의 변형예들에 대해서도 동일하게 말할 수 있다.
이제 도 11 을 참조하여, 본 발명의 제 7 변형예를 설명한다. 제 7 변형예의 반도체 디바이스 (810) 는, 메사 영역 (800) 이 제 6 변형예의 반도체 장치 (710) 의 종단 영역 (14) 의 일부에 형성되는 반도체 장치이다. 메사 영역 (800) 은 제 2 변형예의 메사 영역 (200) 과 대체로 동일한 구조를 갖는다. 이러한 구성에 따르면, 실시예 2 에서와 동일한 효과를 산출하는 것이 가능하고, 종단 영역 (14) 에서 반도체 기판 (811) 의 상면에 전계 강도를 감소시킬 수 있다.
이제 도 12 를 참조하여, 본 발명의 제 8 실시형태가 설명된다. 제 8 변형예의 반도체 장치 (910) 는, 제 6 변형예의 반도체 장치 (710) 의 종단 영역 (14) 에 복수의 p+ FLR 영역들 (900) 이 형성되는 반도체 장치이다. FLR 영역들 (900) 은 제 3 변형예의 FLR 영역들 (300) 과 대체로 동일한 구조를 갖는다. 이러한 구성으로도, 실시예 2 에서와 동일한 효과를 산출하는 것이 가능하고, 종단 영역 (14) 에서 반도체 기판 (911) 의 상면에 전계 강도를 감소시킬 수 있다.
이제 도 13 을 참조하여, 본 발명의 제 9 변형예가 설명된다. 제 9 변형예의 반도체 장치 (1010) 에서, 게이트 트렌치들 (1024) 의 하단들은 게이트 트렌치들 (24) 의 하단들보다 더 얕게 이루어지고, 게이트 트렌치들 (1024) 의 저부들은 드리프트 영역 (32a) 에 의해 확산 영역들 (34) 로부터 분리된다. 유사하게, 더미 트렌치 (1025) 의 하단은 더미 트렌치 (25) 의 하단보다 더 얕게 이루어지고, 더미 트렌치 (1025) 의 저부는 드리프트 영역 (32b) 에 의해 확산 영역 (35) 으로부터 분리된다. 이러한 구성으로도, 실시예 2 에서와 동일한 효과를 산출할 수 있다.
본 발명의 실시예들이 상기 상세하게 설명되었지만, 이들 실시예들은 단지 예들이고, 본 발명의 반도체 장치는 상기 실시예들을 다양하게 변형 또는 변경함으로써 획득되는 실시형태들을 포함한다.
예를 들어, 모든 확산 영역들 (37) 이 확산 영역들 (34, 35) 보다 기준 깊이에 더 가깝게 배치될 필요는 없다. 종단 영역 (14) 의 브레이크다운 전압이 소자 영역 (12 의 브레이크다운 전압보다 상대적으로 더 높은 경우에, 오직 하나의 확산 영역 (37) 만이 확산 영역들 (34, 35) 보다 기준 깊이에 더 가깝게 배치될 수도 있다. 또한, 확산 영역들 (37) 은 대체로 균등한 간격들로 배치될 필요는 없다. 또한, 2 개 이상의 확산 영역들 (37) 이 보디 영역 (36b) 의 하면 하방에 배치될 수도 있다. 또한, 모든 확산 영역들 (37) 이 확산 영역 (35) 의 외주 측에 배치될 필요는 없다. 예를 들어, 확산 영역 (37a) 은 확산 영역 (35) 보다 소자 영역 (12) 에 더 가깝게 배치될 수도 있다.
또한, 확산 영역들 (34) 은 동일한 깊이를 가질 필요는 없다. 이 경우에, 적어도 하나의 확산 영역 (37) 이 기준 깊이에 가장 가깝게 배치된 확산 영역 (34) 보다 기준 깊이에 추가적으로 더 가깝게 배치되어, 종단 영역 (14) 의 브레이크다운 전압이 소자 영역 (12) 의 브레이크다운 전압보다 상대적으로 더 높게 되도록 확산 영역 (37) 의 위치를 조정하도록 하면 된다.
또한, 확산 영역들 (637a, 637c 내지 637f) 및 확산 영역들 (737) 의 깊이 d5 는 기준 깊이 d3 보다 더 깊지만, 이것만이 유일한 선택은 아니다. d5 - d3 < d3 - d1 의 전술한 조건이 만족되기만 하면, 깊이 d5 는 기준 깊이 d3 보다 더 얕을 수도 있다. 본 실시형태에서, 확산 영역들 (34, 35) (및 확산 영역 (637b)) 은 d1 ≤ (1/3)*d4 가 만족되는 위치에서 형성된다. 이러한 견지에서, 확산 영역들 (637a, 637c 내지 637f) 및 확산 영역 (737) 의 깊이 d5 가 기준 깊이 d3 보다 더 얕은 경우에도, 확산 영역 (637a) 과 확산 영역 (637b) 사이에는 소정의 간격이 확보된다. 유사하게, 확산 영역들 (34, 35) 과 확산 영역 (737a) 사이에 소정의 간격이 확보된다. 따라서, 이러한 구성으로도, 반도체 기판을 평면에서 보았을 때, 확산 영역 (637a) 및 확산 영역 (637b) 이 서로 중첩하는 부분에서 그리고 확산 영역들 (34, 35) 및 확산 영역 (737a) 이 서로 중첩하는 부분에서, 전계 강도의 피크의 최대 값을 감소시키는 것이 가능하다.
또한, 실시예 2 에서, 확산 영역 (637a) 은, 확산 영역 (637a) 이 단부측 확산 영역 (34a) 및 확산 영역 (35) 하방에 배치되도록, x-방향에서 큰 폭을 갖도록 형성될 수도 있다. 즉, 반도체 기판을 평면에서 보았을 때, 소자 영역에 가장 가깝게 배치된 확산 영역 (637a) 과 단부측 확산 영역 (34a) 은 서로 중첩하는 중첩 부분들을 가질 수도 있다.
또한, 2 개 이상의 더미 트렌치들 (25) 및 확산 영역들 (35) 이 형성될 수도 있다. 더미 트렌치 (25) 내부에 도전체가 추가로 형성될 수도 있다. 또한, 2 개 이상의 소자 영역들 (12) 이 반도체 기판 (11) 에 형성될 수도 있다. 또한, 본 발명은 MOS 에 한정되지 않고, IGBT 를 포함하는 일반적인 고-전력 스위칭 소자들에 적용될 수 있다.
본 발명의 구체적인 예들이 상세하게 설명되었지만, 이들은 단지 예들이다. 본 발명은 상기와 같이 예시된 구체적인 예들을 다양하게 변형 또는 변경함으로써 획득된 실시형태들을 포함한다.

Claims (10)

  1. 반도체 장치로서,
    소자 영역과, 상기 소자 영역을 둘러싸는 종단 영역을 갖는 반도체 기판을 구비하고 있고,
    상기 소자 영역에는,
    상기 반도체 기판의 상면에 면하는 범위에 배치되어 있는 제 1 도전형의 제 1 보디 영역과,
    상기 제 1 보디 영역의 하면에 접하여 있는 제 2 도전형의 제 1 드리프트 영역과,
    그 주위가 상기 제 1 드리프트 영역에 의해 둘러싸여 있는 복수의 제 1 도전형의 제 1 플로팅 영역이 형성되어 있고,
    상기 종단 영역에는,
    제 2 도전형의 제 2 드리프트 영역과,
    그 주위가 상기 제 2 드리프트 영역에 의해 둘러싸여 있는 복수의 제 1 도전형의 제 2 플로팅 영역이 형성되어 있고,
    상기 제 2 플로팅 영역은, 상기 소자 영역의 외주를 둘러싸고 있고,
    상기 반도체 기판의 두께 방향에 있어서의 상기 제 1 드리프트 영역의 중앙이 되는 깊이를 기준 깊이로 했을 때에, 적어도 하나의 제 2 플로팅 영역이, 복수의 제 1 플로팅 영역 중 상기 기준 깊이에 가장 가깝게 배치되는 제 1 플로팅 영역보다 상기 기준 깊이에 더 가깝게 배치되어 있고,
    상기 반도체 기판을 평면에서 보았을 때에, 적어도 2 개의 제 2 플로팅 영역이 서로 중첩하는 부분을 갖는 것을 특징으로 하는 반도체 장치.
  2. 반도체 장치로서,
    소자 영역과, 상기 소자 영역을 둘러싸는 종단 영역을 갖는 반도체 기판을 구비하고 있고,
    상기 소자 영역에는,
    상기 반도체 기판의 상면에 면하는 범위에 배치되어 있는 제 1 도전형의 제 1 보디 영역과,
    상기 제 1 보디 영역의 하면에 접하여 있는 제 2 도전형의 제 1 드리프트 영역과,
    그 주위가 상기 제 1 드리프트 영역에 의해 둘러싸여 있는 복수의 제 1 도전형의 제 1 플로팅 영역이 형성되어 있고,
    상기 종단 영역에는,
    제 2 도전형의 제 2 드리프트 영역과,
    그 주위가 상기 제 2 드리프트 영역에 의해 둘러싸여 있는 복수의 제 1 도전형의 제 2 플로팅 영역이 형성되어 있고,
    상기 제 2 플로팅 영역은, 상기 소자 영역의 외주를 둘러싸고 있고,
    상기 반도체 기판의 두께 방향에 있어서의 상기 제 1 드리프트 영역의 중앙이 되는 깊이를 기준 깊이로 했을 때에, 적어도 하나의 제 2 플로팅 영역이, 복수의 제 1 플로팅 영역 중 상기 기준 깊이에 가장 가깝게 배치되는 제 1 플로팅 영역보다 상기 기준 깊이에 더 가깝게 배치되어 있고,
    상기 반도체 기판을 평면에서 보았을 때에, 소자 영역에 가장 가깝게 배치되어 있는 적어도 2 개의 제 2 플로팅 영역이 서로 중첩하는 부분을 갖는 것을 특징으로 하는 반도체 장치.
  3. 반도체 장치로서,
    소자 영역과, 상기 소자 영역을 둘러싸는 종단 영역을 갖는 반도체 기판을 구비하고 있고,
    상기 소자 영역에는,
    상기 반도체 기판의 상면에 면하는 범위에 배치되어 있는 제 1 도전형의 제 1 보디 영역과,
    상기 제 1 보디 영역의 하면에 접하여 있는 제 2 도전형의 제 1 드리프트 영역과,
    그 주위가 상기 제 1 드리프트 영역에 의해 둘러싸여 있는 복수의 제 1 도전형의 제 1 플로팅 영역이 형성되어 있고,
    상기 종단 영역에는,
    제 2 도전형의 제 2 드리프트 영역과,
    그 주위가 상기 제 2 드리프트 영역에 의해 둘러싸여 있는 복수의 제 1 도전형의 제 2 플로팅 영역이 형성되어 있고,
    상기 소자 영역과 상기 종단 영역에는, 상기 소자 영역과 상기 종단 영역과의 양방에 걸쳐 배치되고, 그 주위가 상기 제 1 드리프트 영역 및 상기 제 2 드리프트 영역에 둘러싸여 있는 제 3 플로팅 영역이 형성되어 있고,
    상기 제 2 플로팅 영역 및 상기 제 3 플로팅 영역의 종단 영역에 배치되는 부분은, 상기 소자 영역의 외주를 둘러싸고 있고,
    상기 반도체 기판의 두께 방향에 있어서의 상기 제 1 드리프트 영역의 중앙이 되는 깊이를 기준 깊이로 했을 때에, 상기 제 3 플로팅 영역이, 복수의 제 1 플로팅 영역 중 상기 기준 깊이에 가장 가깝게 배치되는 제 1 플로팅 영역보다 상기 기준 깊이에 더 가깝게 배치되어 있고,
    상기 반도체 기판을 평면에서 보았을 때에, 적어도 1 개의 제 1 플로팅 영역과 상기 제 3 플로팅 영역이 서로 중첩하는 부분을 갖는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 플로팅 영역들은, 상기 두께 방향에 있어서의 소정의 깊이로, 소자 영역 측으로부터 종단 영역 측을 향해 소정의 간격으로 배치되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서,
    인접하는 제 1 플로팅 영역과 제 2 플로팅 영역 사이의 간격은, 상기 소정의 간격의 1/2 이하인 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 종단 영역의 일부에는, 상기 반도체 기판의 상면에 면하는 범위에 배치되고, 상기 제 1 보디 영역으로부터 연속하여 형성되는 상기 제 1 도전형의 제 2 보디 영역이 형성되고,
    상기 제 2 드리프트 영역은, 상기 제 2 보디 영역의 하면 및 측면들에 접하여 있고,
    상기 제 1 플로팅 영역들은, 상기 두께 방향에서 소정의 깊이로, 소자 영역 측으로부터 종단 영역 측을 향해 소정의 간격으로 배치되어 있으며,
    상기 종단 영역에는 추가로,
    상기 제 2 보디 영역을 관통하여 상기 제 2 드리프트 영역으로까지 연장되는 적어도 1 개의 더미 트렌치와,
    상기 더미 트렌치 내에 배치되어 있는 절연체와,
    상기 더미 트렌치의 저부 또는 하방에 배치된 제 1 도전형의 제 4 플로팅 영역이 형성되어 있고,
    상기 더미 트렌치는, 상기 소자 영역의 상기 외주를 둘러싸고 있고,
    상기 제 4 플로팅 영역은, 상기 소정의 깊이로 배치되고, 그 주위가 상기 제 2 드리프트 영역에 의해 둘러싸여 있고,
    상기 제 4 플로팅 영역과 복수의 제 2 플로팅 영역 중 하나 사이의 간격이 적어도, 상기 소정의 간격의 2 분의 1 이하이고, 상기 복수의 제 2 플로팅 영역 중 하나는 상기 제 4 플로팅 영역에 인접하여 있고 상기 제 4 플로팅 영역에 대하여 상기 소자 영역에 대한 반대 측에 위치되는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제 4 플로팅 영역은, 상기 더미 트렌치의 상기 저부를 둘러싸고 있는 것을 특징으로 하는 반도체 장치.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 소자 영역에는 추가로,
    상기 제 1 보디 영역을 관통하여 상기 제 1 드리프트 영역으로까지 연장되는 게이트 트렌치 내에 배치되고, 상기 제 1 보디 영역과 대향하고 있는 게이트 전극과,
    상기 게이트 전극과 상기 게이트 트렌치의 내벽 사이에 배치되어 있는 절연체가 형성되어 있고,
    상기 소자 영역에 있어서의 상기 제 1 플로팅 영역은, 상기 게이트 트렌치의 저부를 둘러싸고 있는 것을 특징으로 하는 반도체 장치.
  9. 삭제
  10. 삭제
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