JP6301882B2 - 半導体装置の製造方法と半導体装置 - Google Patents

半導体装置の製造方法と半導体装置 Download PDF

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    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Description

本明細書は、半導体装置の製造方法と半導体装置を開示する。
半導体基板の内部に空間（すなわち空洞）を形成することによって半導体装置の特性を改善する技術が知られている。例えば、半導体基板に形成されている複数個の素子領域を絶縁分離するトレンチの内部に絶縁体を充填する際に、絶縁体の内部に空間を残存させる技術が知られている。絶縁体の内部に空間が存在すると、空間が存在しない場合よりも絶縁性が高くなる。
また、トレンチの内部にゲート電極が形成されている半導体装置では、トレンチの底面とゲート電極の底面との間に形成されているゲート絶縁膜の厚みを厚くすることによって半導体装置の耐圧を高めることができる。厚いゲート絶縁膜の内部に空間を形成することができれば、耐圧向上効果を高めることができる。
トレンチの内部に空間を形成する方法が特許文献１に開示されている。この方法では、半導体基板の表面に酸化膜を形成し、その酸化膜の一部に開口を形成し、その開口から半導体基板を異方性エッチングしてトレンチを形成し、さらに等方性エッチングしてトレンチの幅を広げ、次いで絶縁膜を成長させる。トレンチの内面から成長する絶縁膜によってトレンチが閉じられるよりも前に、前記開口を画定する酸化膜の側面から成長する絶縁膜が開口を閉じる。これによってトレンチ内に空間が残存する。
特開２００６−４９８２８号公報
上記の空間形成方法では、トレンチ内に残存する空間の上端の高さを調整することができず、常に半導体基板の表面近傍に固定される。例えば、トレンチの深部側には空間を残し、トレンチの表面側には絶縁物質または導電物質を充填するといったことはできない。例えば、トレンチの底面とゲート電極の底面との間に形成されているゲート絶縁膜の内部に空間を形成するはできない。
本明細書では、トレンチ内に空間を残存させる技術であり、空間の上端の高さ（半導体基板の表面から空間までの距離）を調整することができる技術を開示する。
本明細書で開示する半導体装置の製造方法は、半導体基板の表面に形成されているトレンチの内面に酸化物からなる第１絶縁材料を成長させてトレンチの内部に第１絶縁材料を充填する充填工程と、トレンチの内部に充填された第１絶縁材料の表面側をエッチングして除去する第１エッチング工程と、半導体基板を非酸化雰囲気で加熱して第１エッチング工程で除去されずにトレンチの深部側に残存した第１絶縁材料の表面を硬化させて硬化部を形成する加熱工程を備えている。前記充填工程でトレンチの両側面から成長した第１絶縁材料同士の界面は、硬化後も残部とは異なる特性を持ち、エッチングしやすい部分として残存する。本明細書に開示する製造方法は、硬化部に残存した界面から硬化部より深部側にエッチャントを侵入させて硬化部より深部側に残存した第１絶縁材料をエッチングして除去して硬化部より深部側に空間を形成する第２エッチング工程と、第２エッチング工程で前記界面に形成された開口部を第２絶縁材料で塞ぐ閉塞工程を備えている。
上記方法によると、第１エッチング工程のエッチング量を調整することによって、その後にトレンチの深部側に残存する第１絶縁材料の表面の高さを調整することができ、加熱工程で形成する硬化部の高さ（すなわち半導体基板の表面からの深さ）を制御することができる。例えば、第１エッチング工程のエッチング量を多くすることによって硬化部の高さを深部に調整することができる。逆にエッチング量を少なくすることによって硬化部の高さを半導体基板の表面に近づけることができる。本方法では、硬化部より深部側の第１絶縁材料が第２エッチング工程で除去されて空間が形成される。この製造方法によると、硬化部の高さを制御することができ、硬化部の深部側に形成される空間の上端の高さ（半導体基板の表面から空間までの距離）を制御することができる。
本明細書に開示する半導体装置は、半導体基板と、半導体基板の表面に形成されているトレンチと、半導体基板の表面より深部側の位置でトレンチの両側面からトレンチの内部に突出している酸化物の第１絶縁材料からなる一対の硬化部と、一対の硬化部の間に形成された開口部を塞いでいる第２絶縁材料を備えている。硬化部より深部側のトレンチの内部に空間が形成されている。
このような構成によれば、トレンチの深部に空間が形成されているので、空間が無い構成に比べて、絶縁性や耐圧を向上させることができる。また、硬化部より表面側には絶縁材料や導電材料を充填することができる。
第１実施例に係る半導体装置の製造方法を説明する図である（１）。 第１実施例に係る半導体装置の製造方法を説明する図である（２）。 第１実施例に係る半導体装置の製造方法を説明する図である（３）。 第１実施例に係る半導体装置の製造方法を説明する図である（４）。 第１実施例に係る半導体装置の製造方法を説明する図である（５）。 第１実施例に係る半導体装置の製造方法を説明する図である（６）。 第１実施例に係る半導体装置の製造方法を説明する図である（７）。 第２実施例に係る半導体装置の製造方法を説明する図である。 第３実施例に係る半導体装置の製造方法を説明する図である（１）。 第３実施例に係る半導体装置の製造方法を説明する図である（２）。 第３実施例に係る半導体装置の製造方法を説明する図である（３）。 第３実施例に係る半導体装置の断面図である。
（第１実施例）
第１実施例に係る半導体装置の製造方法を説明する。第１実施例の製造方法では、まず図１に示すように、半導体基板２の表面２８にマスク９１を形成し、マスク９１に開口部９２を形成する。この段階では、開口部９２から半導体基板２が露出する。次に、マスク９１の開口部９２に露出している半導体基板２を異方性エッチングする。これによって、半導体基板２の表面２８にトレンチ１１が形成される。トレンチ１１は、底面１１２と、左右の側面１１１，１１１を備えている。半導体基板２は、例えば、Ｓｉ（シリコン）またはＳｉＣ（炭化ケイ素）から形成されている。マスク９１は、例えば、ＴＥＯＳ（Tetraethyl Orthosilicate）から形成されている。本実施例では、フッ素系のガスを用いて半導体基板２を異方性ドライエッチングする。エッチングをした後にマスク９１を除去する。
次に図２に示すように、半導体基板２の表面２８とトレンチ１１の内面（両側面１１１，１１１と底面１１２）に第１絶縁材料３を結晶成長させる。すなわち、半導体基板２の表面２８とトレンチ１１の内面１１１，１１２，１１１に第１絶縁材料３を堆積させる。この工程は、トレンチ１１の内部に第１絶縁材料３が充填されるまで続ける。充填工程ということができる。第１絶縁材料３は、酸化物からなる。本実施例では、第１絶縁材料３としてＴＥＯＳを用いる。この充填工程は、例えば公知のプラズマＣＶＤによって実行される。第１絶縁材料３は、トレンチ１１の内面（両側面１１１と底面１１２）から内側に堆積してゆく。また第１絶縁材料３は、半導体基板２の表面２８から上側に堆積してゆく。
トレンチ１１の一方の側面１１１からトレンチ１１の内部に向かって堆積した第１絶縁材料３と、トレンチ１１の他方の側面１１１からトレンチ１１の内部に向かって堆積した第１絶縁材料３が接する部分に界面３１が形成される。すなわち、トレンチ１１の両側面１１１から成長した第１絶縁材料３同士の間に界面３１が形成される。一方の第１絶縁材料３と他方の第１絶縁材料３の界面３１は、トレンチ１１の幅方向（ｘ方向）の中央部に形成される。界面３１は、高さ方向（ｚ方向）に延びている。界面３１は、トレンチ１１の側面１１１に沿って延びている。界面３１の深部側の端部３２は、トレンチ１１の底面１１２より上に位置している。界面３１の深部側の端部３２は、トレンチ１１の底面１１２から離間している。なお、界面３１の一部に隙間が形成されることもある。
次に、図３に示すように、半導体基板２に堆積している第１絶縁材料３の一部をエッチングして除去する。本実施例では、フッ素系のガスを用いて半導体基板２の表面側から異方性のドライエッチングをする。第１絶縁材料３は表面側から深部側に向かってエッチングされる。この工程は、少なくとも半導体基板２の表面２８に堆積している第１絶縁材料３をエッチングして除去するまで続ける。また、トレンチ１１の内部に充填されている第１絶縁材料３の表面側をエッチングして除去するまで続ける（第１エッチング工程）。エッチング時間を調整することによって、エッチング量を調整することができる。第１エッチング工程で除去されなかった第１絶縁材料３はトレンチ１１の内部に残存する。第１エッチング工程は、トレンチ１１の内部に残存する第１絶縁材料３の中に界面３１が残存している状態で終了する。すなわち、第１絶縁材料３の界面３１の深部側の端部３２よりも上方の位置まで第１絶縁材料３をエッチングして除去する。
次に、トレンチ１１の内部に第１絶縁材料３が残存している状態で半導体基板２を加熱する（加熱工程）。加熱工程は、非酸化雰囲気で実行される。例えば、Ｎ２（窒素）雰囲気またはＡｒ（アルゴン）雰囲気で加熱工程が実行される。非酸化雰囲気で第１絶縁材料３が加熱されると、第１絶縁材料３の表面が硬化し、硬化部４１が形成される。非酸化雰囲気で加熱すると、界面３１によって隔てられている第１絶縁材料３同士の結合が抑制される。その結果、硬化部４１にも界面３１が残存する。
本実施例では、加熱温度を１０００℃とし、加熱時間を３０分とする。第１絶縁材料３を加熱すると第１絶縁材料３の上部が締め固められて緻密化する。これによって、第１絶縁材料３の表面に硬化部４１が形成される。界面３１では良好に緻密化しない。その結果、硬化部４１に残存する界面３１が後述の第２エッチング工程に対する弱点になる。硬化部４１に残存する界面３１がエッチャントの侵入部になる。硬化部４１の界面３１におけるエッチングレートは、界面３１以外の硬化部４１におけるエッチングレートより高い。
次に、図５に示すように、トレンチ１１の内部に残存している第１絶縁材料３の一部をエッチングで除去する（第２エッチング工程）。より詳細には、第１絶縁材料３が残存しているトレンチ１１の内部にエッチャントを導入する。第１絶縁材料３に向けてエッチャントを導入して、硬化部４１に形成されている第１絶縁材料３の界面３１から硬化部４１よりも深部側にエッチャントを侵入させる。第１絶縁材料３の硬化していない部分のエッチングレートは、硬化部４１のエッチングレートより高い。エッチャントが硬化部４１より深部側の第１絶縁材料３に侵入してゆく。これによって、硬化部４１より深部側の第１絶縁材料３をエッチングして除去する。第１絶縁材料３を除去して硬化部４１より深部側のトレンチ１１の内部に空間５を形成する。空間５の誘電率は第１絶縁材料３の誘電率より小さい。
本実施例では、希釈されたＨＦ（フッ酸）を用いて等方性のウェットエッチングをしている。硬化部４１に形成されている界面３１をエッチャントの侵入部にして第１絶縁材料３を等方性エッチングしている。硬化部４１より深部側の第１絶縁材料３が界面３１から周囲に向かってエッチングされる。本実施例では、エッチング時間を２００秒とした。
第１絶縁材料３の硬化部４１では他の部分よりもエッチングが抑制される。硬化部４１は、一部がエッチングされて除去され、他の一部がエッチングされずに残存する。一対の硬化部４１がトレンチ１１の内部に残存する。トレンチ１１の一方の側面１１１と他方の側面１１１のそれぞれから硬化部４１が突出している。硬化部４１はトレンチ１１の側面１１１からトレンチ１１の内部に向かって突出している。第２エッチング工程では、エッチャントが界面３１に侵入するときに硬化部４１に形成されている界面３１が開いて開口部４３が形成される。一方の硬化部４１と他方の硬化部４１の間に開口部４３が形成されている。開口部４３は、硬化部４１より表面側の空間と深部側の空間５を繋いでいる。
次に、図６に示すように、半導体基板２の表面とトレンチ１１の内面に第２絶縁材料６を薄く堆積させる。より詳細には、半導体基板２の表面２８と、トレンチ１１の両側面１１１，１１１と、硬化部４１の表面４１１，４１１から、第２絶縁材料６を成長させる。このときに、硬化部４１の表面４１１，４１１から成長する第２絶縁材料６同士がつながり、開口部４３を塞ぐ（閉塞工程）。第２絶縁材料６の膜は、開口部４３を覆っている。第２絶縁材料６の膜は、硬化部４１より深部側の空間５を封止している。第２絶縁材料６の膜は、硬化部４１の表面４１１とトレンチ１１の両側面１１１を覆っている。第２絶縁材料６は、酸化物からなる。本実施例では、第２絶縁材料６としてＴＥＯＳを用いる。第２絶縁材料６は、第１絶縁材料３と同じ材料である。第２絶縁材料６は、第１絶縁材料３と異なる材料であってもよい。閉塞工程は、例えば公知のプラズマＣＶＤによって実行される。
次に、図７に示すように、第２絶縁材料６の薄膜の表面に第３絶縁材料９を成長させる。これによって、第２絶縁材料６の膜より内側のトレンチ１１の内部に第３絶縁材料９を充填する（第３絶縁材料充填工程）。第３絶縁材料９は、酸化物からなる。第３絶縁材料充填工程は、例えば公知のプラズマＣＶＤによって実行される。本実施例では、第３絶縁材料９としてＴＥＯＳを用いている。
以上の製造方法によって製造された半導体装置１は、半導体基板２と、半導体基板２の表面２８に形成されているトレンチ１１を備えている。また、半導体装置１は、半導体基板２の表面２８より深部側の位置でトレンチ１１の両側面１１１，１１１からトレンチ１１の内部に突出している酸化物の第１絶縁材料３からなる一対の硬化部４１，４１を備えている。また、半導体装置１は、一対の硬化部４１の間に形成されている開口部４３を塞いでいる第２絶縁材料６を備えている。硬化部４１より深部側のトレンチ１１の内部に空間５が形成されている。
上記の説明から明らかなように、上記の製造方法によれば、第１エッチング工程でエッチング量を調整することによって、第１絶縁材料３の除去量を調整することができる。これによって、エッチング後にトレンチ１１の内部に残存する第１絶縁材料３の量を調整することができ、第１絶縁材料３の表面の高さを制御することができる。例えば、エッチング量を多くすることによって、第１絶縁材料３の表面の高さを深くすることができる。エッチング量を少なくすることによって、第１絶縁材料３の表面の高さを半導体基板２の表面２８に近づけることができる。その結果、加熱工程で第１絶縁材料３の表面に形成される硬化部４１の高さを制御することができ、硬化部４１より深部側に形成される空間５の表面側の高さ（半導体基板２の表面２８と空間５の間の距離）を制御することができる。
以上のように、上記の製造方法によれば、トレンチ１１の内部に残存させる空間５の表面側の高さを制御することができる。また、空間５の大きさないし高さを制御することによって、トレンチ１１の内部の絶縁性を制御することができる。
また、上記の半導体装置１では、硬化部４１より深部側のトレンチ１１の内部に空間５が形成されている。このような構成によれば、空間５の誘電率が第１絶縁材料３の誘電率より小さいので、トレンチ１１の内部に空間５を形成することによって、空間５が無い場合よりもトレンチ１１の内部の絶縁性を向上させることができる。
以上、一実施例について説明したが、具体的な態様は上記実施例に限定されるものではない。以下の説明において、上述の説明における構成と同様の構成については同一の符号を付して説明を省略する。
（第２実施例）
上記の実施例では、トレンチ１１の内部に第２絶縁材料６を薄く堆積させていたが、この構成に限定されるものではない。第２実施例では、図８に示すように、閉塞工程に続けて第２絶縁材料６を厚く堆積させてもよい。トレンチ１１の内部の硬化部４１より上の部分全体に第２絶縁材料６を充填してもよい（第２絶縁材料充填工程）。すなわち、第２絶縁材料６の膜より内側のトレンチ１１の内部に第２絶縁材料６を更に充填する。この方法によれば、閉塞工程と第２絶縁材料充填工程を続けて実行できるので、トレンチ１１の内部に第２絶縁材料６を素早く充填することができる。閉塞工程と第２絶縁材料充填工程を一つの工程として実行することができる。
（第３実施例）
第３実施例に係る半導体装置の製造方法について説明する。上記の第１実施例では、閉塞工程の後に、トレンチ１１の内部に第３絶縁材料９を充填していたが、この構成に限定されるものではない。第３実施例では、図９に示すように、閉塞工程の後に、トレンチ１１の内部に導電材料７（ゲート電極となる材料）を充填する（ゲート電極充填工程）。導電材料７を第２絶縁材料６の薄膜の表面に成長させる。本実施例では、導電材料７としてポリシリコン（Ｐｏｌｙ Ｓｉ）を用いている。トレンチ１１の内部に導電材料７が堆積してゲート電極が形成される。
次に、図１０に示すように、第２絶縁材料６の表面に堆積している導電材料７の一部をエッチングで除去する（第３エッチング工程）。本実施例では、フッ素系のガスを用いて異方性のドライエッチングをしている。導電材料７が表面側から深部側に向かってエッチングされる。第２絶縁材料６の表面に堆積している導電材料７をエッチングして除去する。トレンチ１１の内部に充填されている導電材料７はエッチングせずに残す。トレンチ１１の内部に残存する導電材料７によってゲート電極１３が形成される。
次に、図１１に示すように、第２絶縁材料６の不要な部分をエッチングして除去する。第２絶縁材料６の膜によってゲート絶縁膜１２が形成される。また、ゲート電極１３の表面側に層間絶縁膜１４を形成する。層間絶縁膜１４は、ゲート電極１３を覆っている。また、半導体基板２の表面２８に表面電極５１を形成する。また、半導体基板２の裏面２９に裏面電極５２を形成する。以上の製造方法によって半導体装置１を製造することができる。
上記の製造方法によれば、空間５の大きさを制御することによって、ゲート電極１３と半導体基板２の間の絶縁性を制御することができる。また、空間５を形成することによって、空間５が無い場合よりも、半導体装置の耐圧を向上させることができる。また、ゲート電極１３と半導体基板２の間の絶縁部分の形状異常を抑制することができる。
次に、半導体装置１の一例について説明する。図１２に示すように、半導体装置１は、半導体基板２と、半導体基板２の表面２８を覆っている表面電極５１と、半導体基板２の裏面２９を覆っている裏面電極５２を備えている。また、半導体装置１は、半導体基板２の表面２８に形成されているトレンチ１１と、トレンチ１１の両側面１１１からトレンチ１１の内部に突出している一対の硬化部４１，４１を備えている。硬化部４１，４１より深部側のトレンチ１１の内部に空間５が形成されている。
半導体基板２には半導体素子が形成されている。本実施例では、半導体基板２にＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が形成されている。半導体基板２には、裏面２９側から表面２８側に向かって順に、ドレイン領域２１、ドリフト領域２３、ベース領域２４、ソース領域２５、および、コンタクト領域２６が形成されている。また、半導体基板２にはフローティング領域２７が形成されている。
ドレイン領域２１は、ｐ型の領域である。ドレイン領域２１は、不純物濃度が高い。ドレイン領域２１は、ドリフト領域２３の裏面側に形成されている。ドレイン領域２１は、半導体基板２の裏面２９に露出する範囲に形成されている。ドレイン領域２１は、裏面電極５２に導通している。
ドリフト領域２３は、ｎ型の領域である。ドリフト領域２３の不純物濃度は、ドレイン領域２１の不純物濃度より低い。ドリフト領域２３は、ドレイン領域２１の表面側に形成されている。ドリフト領域２３は、ドレイン領域２１とベース領域２４の間に形成されている。
ベース領域２４は、ｐ型の領域である。ベース領域２４は、ドリフト領域２３の表面側に形成されている。ベース領域２４は、ドリフト領域２３とソース領域２５およびコンタクト領域２６との間に形成されている。ベース領域２４は、トレンチ１１に接する範囲に形成されている。ベース領域２４は、硬化部４１，４１より上の位置に形成されている。
ソース領域２５は、ｎ型の領域である。ソース領域２５の不純物濃度は、ドリフト領域２３の不純物濃度より高い。ソース領域２５は、ベース領域２４の表面側に形成されている。ソース領域２５は、トレンチ１１に接する範囲に形成されている。ソース領域２５は、半導体基板２の表面２８に露出する範囲に島状に形成されている。ソース領域２５は、表面電極５１に導通している。
コンタクト領域２６は、ｐ型の領域である。コンタクト領域２６の不純物濃度は、ベース領域２４の不純物濃度より高い。コンタクト領域２６は、ベース領域２４の表面側に形成されている。コンタクト領域２６は、ソース領域２５と異なる位置に形成されている。コンタクト領域２６は、半導体基板２の表面２８に露出する範囲に島状に形成されている。コンタクト領域２６は、表面電極５１に導通している。
フローティング領域２７は、ｐ型の領域である。フローティング領域２７の不純物濃度は、コンタクト領域２６の不純物濃度より低い。フローティング領域２７は、ドリフト領域２３の内部に形成されている。フローティング領域２７は、トレンチ１１の底部の周囲に形成されている。フローティング領域２７は、トレンチ１１の両側面１１１，１１１と底面１１２に接する範囲に形成されている。フローティング領域２７は、硬化部４１より深部側の位置に形成されている。フローティング領域２７の電位は、フローティング状態になっている。
トレンチ１１は、半導体基板２の表面２８から深部側に（ｚ方向に）延びている。トレンチ１１は、半導体基板２の表面２８からソース領域２５とベース領域２４を貫通してドリフト領域２３に達する深さまで延びている。トレンチ１１の内面にゲート絶縁膜１２が形成されている。トレンチ１１の内部にゲート電極１３が形成されている。
一対の硬化部４１，４１は、トレンチ１１の表面２８より深部側の位置に形成されている。一対の硬化部４１，４１の間に開口部４３が形成されている。
ゲート絶縁膜１２は、第２絶縁材料６の膜である。ゲート絶縁膜１２は、例えば、ＴＥＯＳから形成されている。ゲート絶縁膜１２は、硬化部４１の表面４１１，４１１とトレンチ１１の両側面１１１，１１１を覆っている。ゲート絶縁膜１２は、開口部４３を塞いでいる。ゲート絶縁膜１２は、空間５を封止している。ゲート絶縁膜１２は、半導体基板２とゲート電極１３の間に配置されている。
ゲート電極１３は、トレンチ１１の内部に充填されている導電材料７からなる。ゲート電極１３は、例えば、ポリシリコン（Ｐｏｌｙ Ｓｉ）から形成されている。ゲート電極１３は、ゲート絶縁膜１２（第２絶縁材料６の膜）より内側のトレンチ１１の内部に充填されている。ゲート電極１３は、ゲート絶縁膜１２によって半導体基板２と絶縁されている。ゲート電極１３の上に層間絶縁膜１４が配置されている。
層間絶縁膜１４は、例えば、酸化シリコン（ＳｉＯ２）から形成されている。層間絶縁膜１４は、ゲート電極１３の表面を覆っている。層間絶縁膜１４は、ゲート電極１３と表面電極５１を絶縁している。
表面電極５１は、導電性を有している。表面電極５１は、例えばアルミニウム（Ａｌ）、ニッケル（Ｎｉ）、および、金（Ａｕ）等の金属を一つ又は複数用いて形成されている。表面電極５１は、半導体基板２の表面２８と層間絶縁膜１４を覆っている。表面電極５１の表面にはんだを介して端子が接続される（図示省略）。
裏面電極５２は、導電性を有している。裏面電極５２は、例えばアルミニウム（Ａｌ）、ニッケル（Ｎｉ）、および、金（Ａｕ）等の金属を一つ又は複数用いて形成されている。裏面電極５２は、半導体基板２の裏面２９を覆っている。裏面電極５２の裏面にはんだを介して端子が接続される（図示省略）。
上記の半導体装置１によれば、ゲート電極１３の深部側に空間５が形成されているので、空間５が無い場合よりもゲート電極１３と半導体基板２の間の絶縁性を向上させることができる。また、トレンチ１１の底部の周囲の半導体基板２にｐ型のフローティング領域２７が形成されていると、ＭＯＳの耐圧が向上する。本実施例ではそれに加えて、ゲート電極１３の底面とトレンチの底面の間に空間５が形成されているために、ＭＯＳの耐圧がさらに向上する。空間５とフローティング領域２７を組み合わせによってＭＯＳの耐圧が大いに改善される。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
以下に本明細書が開示する技術要素の一例について説明する。なお、以下に記載する技術要素は、それぞれ独立した技術要素であって、単独であるいは各種の組合せによって技術的有用性を発揮するものである。
１．閉塞工程で、硬化部の表面とトレンチの側面に、第２絶縁材料の膜を成長させ、閉塞工程に続けて、膜より内側のトレンチの内部に第２絶縁材料を充填する第２絶縁材料充填工程を備えていてもよい。
この構成によって、閉塞工程と第２絶縁材料充填工程を単一工程で実施することができ、工程数を削減することができる。
２．閉塞工程で、硬化部の表面とトレンチの側面に第２絶縁材料の膜を成長させ、閉塞工程の後に、膜より内側のトレンチの内部に第３絶縁材料を充填する第３絶縁材料充填工程を備えていてもよい。
この構成によって、第２絶縁材料の膜より内側に第３絶縁材料を充填することによって材料の選択肢を増やすことができる。
３．閉塞工程で、硬化部の表面とトレンチの側面に第２絶縁材料の膜を成長させ、閉塞工程の後に、膜より内側のトレンチの内部にゲート電極となる材料を充填するゲート電極充填工程を備えていてもよい。
この構成によって、トレンチの内部の表面側にゲート電極を形成し、深部側に空間を形成することができる。
４．半導体装置では、硬化部の表面とトレンチの側面が第２絶縁材料の膜で覆われていてもよい。膜より内側のトレンチの内部にゲート電極が充填されており、トレンチの底部の周囲に位置する半導体基板にｐ型のフローティング領域が形成されていてもよい。
このような構成によれば、トレンチの内部のゲート電極より深部側に空間が形成されているので、ゲート電極と半導体基板の間の絶縁性を向上させることができる。ｐ型のフローティング領域と空間の組み合わせによって半導体装置の耐圧が向上する。
１ ：半導体装置
２ ：半導体基板
３ ：第１絶縁材料
５ ：空間
６ ：第２絶縁材料
７ ：導電材料
９ ：第３絶縁材料
１１ ：トレンチ
１２ ：ゲート絶縁膜
１３ ：ゲート電極
１４ ：層間絶縁膜
２１ ：ドレイン領域
２３ ：ドリフト領域
２４ ：ベース領域
２５ ：ソース領域
２６ ：コンタクト領域
２７ ：フローティング領域
２８ ：表面
２９ ：裏面
３１ ：界面
３２ ：深部側の端部
４１ ：硬化部
４３ ：開口部
５１ ：表面電極
５２ ：裏面電極
９１ ：マスク
９２ ：開口部
１１１ ：側面
１１２ ：底面
４１１ ：表面

Claims (4)

  1. 半導体基板の表面に形成されているトレンチの内面に、酸化物からなる第１絶縁材料を成長させ、前記トレンチの内部に前記第１絶縁材料を充填する充填工程と、
    前記トレンチの内部に充填された前記第１絶縁材料の表面側をエッチングして除去する第１エッチング工程と、
    前記半導体基板を非酸化雰囲気で加熱し、前記第１エッチング工程で除去されずに前記トレンチの深部側に残存した前記第１絶縁材料の表面を硬化させて硬化部を形成する加熱工程と、
    前記トレンチの両側面から成長した前記第１絶縁材料同士の界面であって前記硬化部に残存した前記界面から、前記硬化部より深部側にエッチャントを侵入させて前記硬化部より深部側に残存した前記第１絶縁材料をエッチングして除去し、前記硬化部より深部側に空間を形成する第２エッチング工程と、
    前記第２エッチング工程で前記界面に形成された開口部を、第２絶縁材料で塞ぐ閉塞工程を備えている半導体装置の製造方法。
  2. 前記閉塞工程で、前記硬化部の表面と前記トレンチの側面に、前記第２絶縁材料の膜を成長させ、
    前記閉塞工程に続けて、前記膜より内側の前記トレンチの内部に前記第２絶縁材料を充填する第２絶縁材料充填工程を備えている請求項１に記載の半導体装置の製造方法。
  3. 前記閉塞工程で、前記硬化部の表面と前記トレンチの側面に、前記第２絶縁材料の膜を成長させ、
    前記閉塞工程の後に、前記膜より内側の前記トレンチの内部に第３絶縁材料を充填する第３絶縁材料充填工程を備えている請求項１に記載の半導体装置の製造方法。
  4. 前記閉塞工程で、前記硬化部の表面と前記トレンチの側面に、前記第２絶縁材料の膜を成長させ、
    前記閉塞工程の後に、前記膜より内側の前記トレンチの内部にゲート電極となる材料を充填するゲート電極充填工程を備えている請求項１に記載の半導体装置の製造方法。
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