WO2016076055A1 - 炭化珪素半導体スイッチング素子およびその製造方法 - Google Patents

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Definitions

  • the present invention relates to a single crystal silicon carbide semiconductor switching device, and more particularly to a silicon carbide semiconductor switching device having a surface structure of a planar MOSFET and a method of manufacturing the same.
  • Single crystal silicon carbide (SiC) has a band gap and breakdown electric field strength much higher than single crystal silicon (Si), and is replaced by a device with lower loss, or an ultra high voltage semiconductor switching device alone with a withstand voltage exceeding 10 kV. It is expected that it can be realized.
  • MOS gate insulated gate of metal-oxide-semiconductor
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • a flowing planar type structure and a trench type structure in which a gate electrode is embedded in a trench (trench) formed in a silicon carbide semiconductor substrate and an on current flows along the side surface of the gate electrode are roughly classified.
  • This planar structure is suitable for early commercialization because the concentration of the electric field in the vicinity of the gate electrode does not occur, so that the withstand voltage can be easily increased and the structure is relatively simple.
  • the planar structure forms a gate electrode having a certain thickness (typically 100 to 500 nm) on a flat silicon carbide substrate, occurrence of a step can not be avoided, and the height of the gate electrode is high.
  • the covering shape of the step becomes an overhang when depositing the interlayer insulating film, and the barrier metal (for example, titanium nitride (TiN) film) or the surface electrode layer.
  • the barrier metal for example, titanium nitride (TiN) film
  • the surface electrode layer The problem is that the coverage of the side wall portion of the step (for example, an aluminum-silicon (Al-Si) film) is deteriorated.
  • a trench type structure is employed for the above-mentioned problem caused by the physical shape, and there is a technique for avoiding by completely embedding the gate electrode in the gate trench (for example, see Patent Documents 1 to 3 below).
  • BPSG boron-phosphorus doped silicate glass
  • heating is performed several hundred degrees after forming.
  • BPSG of Patent Document 4 since BPSG of Patent Document 4 has very high hygroscopicity, it takes in moisture in the air again while waiting for the next process, etc., unless the opening of the surface electrode pattern is covered with another protective film. The reliability of the device may be adversely affected.
  • An object of the present invention is to provide a structure capable of eliminating an overhang of an interlayer insulating film in order to solve the above-mentioned problems of the prior art.
  • the silicon carbide semiconductor switching device of the present invention is a silicon carbide semiconductor of an insulating gate structure comprising a planar metal-oxide film-semiconductor formed on a silicon carbide semiconductor substrate having a wider band gap than silicon.
  • the switching element has the following features. A trench having a depth shallower than the depth of the source contact region, and a gate electrode buried in the trench. The height of the top surface of the gate electrode and the height of the top surface of the source contact region are substantially the same and flat.
  • the silicon carbide semiconductor switching device of the present invention is a carbonized insulating gate structure formed of a planar metal-oxide film-semiconductor formed on a silicon carbide semiconductor substrate having a wider band gap than silicon.
  • the silicon semiconductor switching device has the following features. Source contact region formed in the surface layer of the silicon carbide semiconductor substrate, and depth of the source contact region formed in the surface layer of the silicon carbide semiconductor substrate so that the source contact region is exposed on the side wall
  • the insulating gate structure comprises a trench of a shallow depth and a gate electrode formed inside the trench via a gate oxide film.
  • an interlayer insulating film which covers the gate electrode, a contact hole which penetrates the interlayer insulating film in a depth direction and which exposes the source contact region, and an electrode which contacts the source contact region via the contact hole.
  • the difference between the height of the top surface of the gate electrode and the height of the top surface of the source contact region is set so that the width of the contact hole is substantially constant from the lower end to the upper end.
  • the difference between the height of the top surface of the gate electrode and the height of the top surface of the source contact region may be 200 nm or less.
  • the height position of the interface between the silicon carbide semiconductor substrate and the gate oxide film immediately below the gate electrode is set 150 nm or more lower than the height position of the top surface of the source contact region, and It is characterized in that it is provided in a range of a position shallower than the height position of the bottom by 100 nm or more.
  • a width of the gate electrode is longer than a distance between two adjacent source contact regions.
  • an insulating gate made of a planar metal-oxide film-semiconductor formed on a silicon carbide semiconductor substrate having a wider band gap than silicon.
  • the method for manufacturing a silicon carbide semiconductor switching element of the structure has the following features. A trench shallower than the depth of the source contact region is formed. Next, a gate electrode is buried in the trench. Furthermore, the height of the top surface of the gate electrode and the height of the top surface of the source contact region are substantially the same and flat.
  • the gate electrode may be patterned by chemical mechanical polishing or dry etching.
  • the step of dopant activation is performed after the step of ion implantation of the source contact region. It is characterized in that it is formed by dry etching until immediately before.
  • the silicon carbide in the region immediately below where the gate electrode is located is digged in advance by dry etching at a depth shallower than the position of the bottom of the source contact region. Embed inside.
  • the height of the top surface of the source contact region and the height of the top surface of the gate electrode are substantially flat. Thereby, the element structure remains planar, and the occurrence of the overhang of the interlayer insulating film can be suppressed.
  • the overhang of the interlayer insulating film can be eliminated.
  • FIG. 1 is sectional drawing which shows the manufacturing process of the silicon carbide semiconductor switching element concerning embodiment.
  • FIG. 2 is sectional drawing which shows the manufacturing process of the silicon carbide semiconductor switching element concerning embodiment.
  • Part 2 is sectional drawing which shows the manufacturing process of the silicon carbide semiconductor switching element concerning embodiment.
  • Part 2 is sectional drawing which shows the manufacturing process of the silicon carbide semiconductor switching element concerning embodiment.
  • Part 2 is sectional drawing which shows the manufacturing process of the silicon carbide semiconductor switching element concerning embodiment.
  • FIG. 4 is a cross-sectional view showing the manufacturing process of the silicon carbide semiconductor switching device according to the embodiment.
  • FIG. 5 is sectional drawing which shows the manufacturing process of the silicon carbide semiconductor switching element concerning embodiment.
  • FIG. 6 is a cross-sectional view showing the manufacturing process of the silicon carbide semiconductor switching device according to the embodiment.
  • FIG. 7 is a cross-sectional view showing the manufacturing process of the silicon carbide semiconductor switching device according to the embodiment.
  • FIG. 8 is a cross-sectional view showing the manufacturing process of the
  • poly-Si highly doped polysilicon
  • PSG phosphorus-doped silicate glass
  • TiN titanium nitride
  • Al-Si aluminum-silicon
  • 1 to 8 are cross-sectional views showing steps of manufacturing the silicon carbide semiconductor switching device according to the embodiment.
  • the surface structure formed on the n-type silicon carbide substrate will be described using these figures.
  • FIG. 1 shows a state immediately after forming an n-type drift layer 2 on a single crystal n-type silicon carbide (SiC) substrate 1 by epitaxial growth and further forming a p-type base region 3 by low concentration ion implantation.
  • SiC silicon carbide
  • n is grown by epitaxial growth on a single-crystal n-type silicon carbide substrate (substrate) 1 having a wider band gap than silicon, which is first cleaned by a method such as chemical cleaning or plasma etching.
  • Type drift layer 2 is formed.
  • the p-type base region 3 is selectively formed on the n-type drift layer 2 by low concentration ion implantation.
  • the combination of the above epitaxial growth and low concentration ion implantation is divided into two or more stages. Good to do.
  • the method of forming the mask pattern and the mask alignment is self-explanatory, so the description and illustration thereof will be omitted.
  • FIG. 2 shows the state immediately after the source contact region 4 and the p-type contact region 5 are formed by high concentration ion implantation. As shown in FIG. 2, n-type source contact region 4 and p-type contact region 5 are selectively formed in the surface layer of p-type base region 3 by high concentration ion implantation.
  • the depth of the bottom surface of the source contact region 4 needs to be typically 400 to 600 nm in consideration of the film thickness of the gate electrode and the gate oxide film, and the decrease due to the sacrificial oxidation.
  • the p-type contact region 5 is intended to be electrically connected to the p-type base region 3, it is not necessary to implant the dopant as deep as the source contact region 4 and the depth of the bottom may be about 200 to 300 nm.
  • FIG. 3 shows a state immediately after the shallow trench 6 for embedding the gate electrode is formed on the front surface side by dry etching.
  • the channel length (the source contact region 4 and the n-type drift layer in the p-type base region 3) can be obtained by setting the width w of the trench 6 wider than the distance between two adjacent source contact regions 4.
  • the width wc) of the portion sandwiched by 2 is determined only by the alignment accuracy when forming the ion implantation mask used to form the source contact region 4 and is not affected by the processing accuracy in the width direction of the shallow trench 6.
  • the depth d of the trench 6 is 150 nm or more lower than the top surface 4 a (height position du) of the source contact region 4 and 100 nm or more shallower than the height position dl of the bottom surface of the source contact region 4. stop.
  • the device structure itself remains as a planar MOSFET. If the depth d of the trench 6 is smaller (shallow) than the above range, the thickness of the gate electrode can not be sufficiently obtained. Also, if the depth d of the trench 6 is larger than the above range (deep than the bottom surface dl of the source contact region 4), the channel is formed to the trench sidewalls, ie, the channel length becomes larger than the design. This is not preferable because it causes variations in gate threshold voltage.
  • the smoothness of the bottom of the shallow trench 6 immediately after the dry etching is lowered by plasma damage, and the mobility of the gate channel is not improved as it is, so the smoothing annealing which also serves as the dopant activation step is performed. It is preferable to restore the surface smoothness of the bottom of the trench 6.
  • FIG. 4 shows a state immediately after the gate oxide film 7 is formed by thermal oxidation and the polysilicon film 8 is formed by low pressure chemical vapor deposition (CVD).
  • CVD low pressure chemical vapor deposition
  • gate oxide film 7 is formed on the entire surface of the base (single-crystal n-type silicon carbide substrate (substrate) 1 and n-type drift layer 2) by thermal oxidation, for example.
  • a heavily doped polysilicon film 8 is formed as a gate electrode material on the gate oxide film 7 by, for example, low pressure chemical vapor deposition.
  • the film thickness of the gate oxide film 7 should be 50 to 100 nm, and the film thickness of the polysilicon film 8 be 300 to 500 nm. Is preferred.
  • FIG. 5 shows a state immediately after patterning the polysilicon film 8 by processing the polysilicon film 8 by chemical mechanical polishing or dry etching.
  • the height of the top surface 9 a of the gate electrode 9 and the height of the top surface 4 a of the source contact region 4 so that it is processed so as to be substantially flat (within 200 nm).
  • the width of the source contact hole 11 described later can be made substantially constant from the lower end to the upper end.
  • the gate electrode 9 can be formed in a self-aligned manner.
  • the difference in height between the top surface 9a of the gate electrode 9 and the top surface 4a of the source contact region 4 can be within 200 nm by processing using an existing dry etching apparatus. If possible, dry etching is preferable because it is not necessary to separately prepare a dedicated chemical mechanical polishing apparatus.
  • the interlayer insulating film 10 (see FIG. 6) It is not preferable because a hang occurs.
  • FIG. 6 shows a state immediately after the interlayer insulating film 10 is formed by atmospheric pressure chemical vapor deposition and the gate electrode 9 is completely embedded.
  • the interlayer insulating film 10 is formed by depositing a PSG film on the entire front surface side of the substrate by atmospheric pressure chemical vapor deposition. Since the difference in height between the top surface of the gate electrode 9 and the source contact region 4 is suppressed to 200 nm or less in the above-described step 5, the overhang which has been a problem in the conventional planar structure does not occur. In particular, when patterning of the gate electrode 9 is performed by chemical mechanical polishing, it is also possible to achieve almost complete planarization.
  • FIG. 7 shows a state immediately after forming the source contact hole 11 by dry etching and protecting the surface of the interlayer insulating film 10 with a TiN film, and then forming the ohmic electrodes 13 and 14 on the bottom of the contact hole and the back side of the substrate 1 .
  • the source contact hole 11 is formed by dry etching.
  • a TiN film is formed by sputtering, for example, to protect the surface of the interlayer insulating film 10 with the barrier metal layer 12.
  • the bottom of source contact hole 11 is reopened by dry etching to expose silicon carbide (p-type contact region 5 and source contact region 4).
  • silicon carbide (p-type contact region 5 and source contact region 4) exposed at the bottom of source contact hole 11 is reacted with silicon carbide such as Ni, for example, and a metal that easily forms an ohmic junction.
  • the ohmic electrode 13 is formed on the back surface side. In forming the ohmic junction, a general method such as thermal annealing can be used.
  • FIG. 8 shows a state immediately after forming an Al—Si laminated film as the front surface electrode layer 15.
  • an Al—Si film is formed by sputtering, for example, to form a front surface electrode layer 15.
  • a photoresist may be used as a mask (not shown), and wet etching using, for example, phosphorous nitric acid can be applied.
  • the silicon carbide (drift layer 2) in the region immediately below where the gate electrode 9 is located is shallower than the position of the bottom dl of the source contact region 4 before the dopant activation process is performed.
  • the gate electrode 9 is embedded in the substrate 1 by dry etching in advance. Further, the difference between the height of the top surface 4 a of the high concentration ion implantation region (source contact region) 4 and the height of the top surface 9 a of the gate electrode 9 is suppressed to less than 200 nm. Thereby, the element structure remains planar, and the occurrence of the overhang of the interlayer insulating film 10 can be suppressed.
  • a step is generated between gate electrode 9 and the silicon carbide layer (base), and the covering shape of the step becomes an overhang when depositing interlayer insulating film 10.
  • the coverage of the stepped side wall portion of the metal layer (for example, TiN film) 12 and the front surface electrode layer (for example, Al-Si film) 15 is deteriorated, this makes it possible to compare with the conventional planar structure.
  • the coverage of the barrier metal layer 12 and the front surface electrode layer 15 can be remarkably improved.
  • the silicon carbide epitaxial substrate (substrate) in which the silicon carbide epitaxial layer is deposited on the silicon carbide substrate is used as an example, but the present invention is not limited to this. All the regions that make up the region may be an ion implantation region formed inside the silicon carbide substrate.
  • the present invention is similarly applicable even when the conductivity type (n-type, p-type) of the semiconductor layer or the semiconductor region and the semiconductor substrate is reversed.
  • the silicon carbide semiconductor switching device according to the present invention and the method of manufacturing the same are useful for a high breakdown voltage semiconductor device used for a power conversion device, a power supply device such as various industrial machines, etc.
  • the present invention is suitable for a silicon carbide semiconductor switching device that is increased in withstand voltage using a band gap semiconductor.

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Abstract

　シリコンよりもバンドギャップが広い単結晶ｎ型炭化珪素基板（１）上に形成するプレーナ型の金属－酸化膜－半導体からなる絶縁ゲート構造の炭化珪素半導体スイッチング素子において、ソースコンタクト領域（４）の深さよりも浅い深さのトレンチと、トレンチに埋め込み形成されるゲート電極（９）とを有し、ゲート電極（９）の頂面の高さとソースコンタクト領域（４）の頂面の高さをほぼ同じで平坦にする。このようにして、層間絶縁膜のオーバーハングを解消できる構造とする。

Description

炭化珪素半導体スイッチング素子およびその製造方法
　本発明は、単結晶炭化珪素半導体スイッチング素子に関し、特に、プレーナ型ＭＯＳＦＥＴの表面構造の炭化珪素半導体スイッチング素子およびその製造方法に関する。
　単結晶炭化珪素（ＳｉＣ）は、単結晶シリコン（Ｓｉ）を大幅に上回るバンドギャップや破壊電界強度を有し、より低損失な素子で置き換える、あるいは単体で耐圧１０ｋＶを超える超高耐圧半導体スイッチング素子を実現することができると期待されている。
　炭化珪素半導体素子としてのＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）のＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造は、オン電流がゲート電極直下を水平方向に流れるプレーナ型構造と、ゲート電極が炭化珪素半導体基板に形成された溝（トレンチ）の中に埋め込まれ、オン電流がゲート電極の側面に沿って流れるトレンチ型構造とに大別される。このプレーナ型構造は、ゲート電極近傍での電界集中が起こらないため、高耐圧化が容易であり、また構造が比較的単純であることから、早期の実用化に適している。
　しかし、プレーナ型構造は、平坦な炭化珪素基板上に、ある一定の厚み（典型的には１００～５００ｎｍ）を有するゲート電極を形成することから、段差の発生を避けられず、ゲート電極の高さやゲート電極パターン端部の側壁角（角度等）によっては、層間絶縁膜を堆積する際、段差部の被覆形状がオーバーハングとなり、バリアメタル（例えば窒化チタン（ＴｉＮ）膜）や、表面電極層（例えばアルミニウム－シリコン（Ａｌ－Ｓｉ）膜）の、段差側壁部における被覆率の悪化をもたらす、という問題を有している。
　上記の、物理的形状に起因する問題については、トレンチ型構造を採用し、ゲート電極をゲートトレンチ内へ完全に埋め込むことで回避する技術がある（例えば、下記特許文献１～３参照。）。
　また、プレーナ型構造のままで、層間絶縁膜のオーバーハングを解消する方法としては、例えば層間絶縁膜の最表層にＢＰＳＧ（ホウ素・リンドープシリケートガラス）を用い、成膜後に数百℃の加熱（＝リフロー処理）を行って、段差部の形状をなだらかにする、という技術がある（例えば、下記特許文献４参照。）。
特開２０１１－９１２８３号公報 特開２０１２－１９９５１５号公報 特許第５０５９９８９号公報 特開２００８－１１２８２４号公報
　しかし、特許文献１～３のトレンチ型ＭＯＳＦＥＴは、トレンチ側壁のゲートチャネルの界面準位密度がプレーナ型と比べて高く、オン抵抗の低減が難しい、あるいはゲートトレンチ底部に電界が集中するため、これを緩和する構造を追加しなくてはならない、といった電気的な課題が別途存在し、実用化は容易ではない。
　また、特許文献４のＢＰＳＧは吸湿性が非常に高いため、表面電極パターンの開口部が他の保護膜で覆われない限り、次工程の処理待ちなどの間に再び大気中の水分を取り込み、素子の信頼性に悪影響を及ぼす可能性がある。
　この発明は、上述した従来技術による問題点を解消するため、層間絶縁膜のオーバーハングを解消できる構造の提供を目的とする。
　上記目的を達成するため、本発明の炭化珪素半導体スイッチング素子は、シリコンよりもバンドギャップが広い炭化珪素半導体基板上に形成するプレーナ型の金属－酸化膜－半導体からなる絶縁ゲート構造の炭化珪素半導体スイッチング素子において、以下の特徴を有する。ソースコンタクト領域の深さよりも浅い深さのトレンチと、前記トレンチに埋め込み形成されるゲート電極と、を有している。そして、前記ゲート電極の頂面の高さと前記ソースコンタクト領域の頂面の高さがほぼ同じで平坦である。
　また、上記目的を達成するため、本発明の炭化珪素半導体スイッチング素子は、シリコンよりもバンドギャップが広い炭化珪素半導体基板上に形成するプレーナ型の金属－酸化膜－半導体からなる絶縁ゲート構造の炭化珪素半導体スイッチング素子において、以下の特徴を有している。前記炭化珪素半導体基板の表面層に形成されるソースコンタクト領域と、前記炭化珪素半導体基板の表面層に、側壁に前記ソースコンタクト領域が露出されるように形成された、前記ソースコンタクト領域の深さよりも浅い深さのトレンチと、前記トレンチの内部にゲート酸化膜を介して形成されたゲート電極と、からなる前記絶縁ゲート構造を備えている。また、前記ゲート電極を覆う層間絶縁膜と、前記層間絶縁膜を深さ方向に貫通し、前記ソースコンタクト領域を露出するコンタクトホールと、前記コンタクトホールを介して前記ソースコンタクト領域に接する電極と、を備えている。そして、前記コンタクトホールの幅が下端から上端に向ってほぼ一定となるように、前記ゲート電極の頂面の高さと前記ソースコンタクト領域の頂面の高さとの差が設定されている。
　また、前記ゲート電極の頂面の高さと、前記ソースコンタクト領域の頂面の高さの差が２００ｎｍ以内であることを特徴とする。
　また、前記ゲート電極直下の前記炭化珪素半導体基板と前記ゲート酸化膜界面の高さ位置を、前記ソースコンタクト領域の頂面の高さ位置よりも１５０ｎｍ以上低い位置とし、かつ、前記ソースコンタクト領域の底面の高さ位置よりも１００ｎｍ以上浅い位置の範囲に設けたことを特徴とする。
　また、前記ゲート電極の幅が、隣接する２つの前記ソースコンタクト領域同士の距離よりも長いことを特徴とする。
　また、上記目的を達成するため、本発明の炭化珪素半導体スイッチング素子の製造方法は、シリコンよりもバンドギャップが広い炭化珪素半導体基板上に形成するプレーナ型の金属－酸化膜－半導体からなる絶縁ゲート構造の炭化珪素半導体スイッチング素子の製造方法において、以下の特徴を有している。ソースコンタクト領域の深さよりも浅い深さのトレンチを形成する。次に、前記トレンチにゲート電極を埋め込み形成する。さらに、前記ゲート電極の頂面の高さと前記ソースコンタクト領域の頂面の高さがほぼ同じで平坦に形成する。
　また、前記ゲート電極のパターン形成を、化学機械研磨またはドライエッチングによって行うことを特徴とする。
　また、前記ソースコンタクト領域をイオン注入の工程とドーパント活性化の工程により形成し、前記トレンチを形成する工程では、前記トレンチを、前記ソースコンタクト領域のイオン注入の工程の後からドーパント活性化の工程の直前までの間に、ドライエッチングにより形成することを特徴とする。
　上記構成によれば、ドーパント活性化プロセスを行う前に、ゲート電極が位置する直下の領域の炭化珪素を、ソースコンタクト領域の底部位置よりも浅い深さでドライエッチングにより予め掘り下げ、ゲート電極を基板内に埋め込む。また、ソースコンタクト領域の頂面の高さと、ゲート電極の頂面の高さとの差がないようほぼ平坦にする。これにより、素子構造はプレーナ型のままで、層間絶縁膜のオーバーハングの発生を抑えることができる。
　本発明によれば、層間絶縁膜のオーバーハングを解消できる。
図１は、実施の形態にかかる炭化珪素半導体スイッチング素子の製造工程を示す断面図である。（その１） 図２は、実施の形態にかかる炭化珪素半導体スイッチング素子の製造工程を示す断面図である。（その２） 図３は、実施の形態にかかる炭化珪素半導体スイッチング素子の製造工程を示す断面図である。（その３） 図４は、実施の形態にかかる炭化珪素半導体スイッチング素子の製造工程を示す断面図である。（その４） 図５は、実施の形態にかかる炭化珪素半導体スイッチング素子の製造工程を示す断面図である。（その５） 図６は、実施の形態にかかる炭化珪素半導体スイッチング素子の製造工程を示す断面図である。（その６） 図７は、実施の形態にかかる炭化珪素半導体スイッチング素子の製造工程を示す断面図である。（その７） 図８は、実施の形態にかかる炭化珪素半導体スイッチング素子の製造工程を示す断面図である。（その８）
（実施の形態）
　以下に添付図面を参照して、この発明にかかる炭化珪素半導体スイッチング素子およびその製造方法の好適な実施の形態を詳細に説明する。
　以下の説明では、ゲート電極の材料として高濃度ドープのポリシリコン（ｐｏｌｙ－Ｓｉ）を、層間絶縁膜として比較的吸湿性が低いＰＳＧ（リンドープシリケートガラス）を、バリアメタルとして窒化チタン（ＴｉＮ）膜を、おもて面電極層としてアルミニウム－シリコン（Ａｌ－Ｓｉ）膜を用いるものとする。
　図１～図８は、実施の形態にかかる炭化珪素半導体スイッチング素子の製造工程を示す断面図である。これらの図を用いてｎ型炭化珪素基板上に形成した表面構造を説明する。
〔手順１〕
　図１は、単結晶ｎ型炭化珪素（ＳｉＣ）基板１に、エピタキシャル成長によりｎ型ドリフト層２を成膜し、さらに、低濃度イオン注入によりｐ型ベース領域３を形成した直後の状態を示す。
　この図１に示すように、はじめに、薬液洗浄やプラズマエッチングなどの方法で清浄化された、シリコンよりもバンドギャップが広い単結晶ｎ型炭化珪素基板（基板）１の上に、エピタキシャル成長により、ｎ型ドリフト層２を成膜する。次いで、低濃度イオン注入により、ｎ型ドリフト層２上に選択的にｐ型ベース領域３を形成する。イオン注入装置の能力が制約となって、深部へのイオン注入（典型的には加速電圧表記で３５０ｋｅＶ以上）が実施できない場合、上記エピタキシャル成長と低濃度イオン注入の組み合わせを、２段以上に分けて行うと良い。なお、マスクパターン形成やマスク合わせの手法については、自明であるため説明および図示を省略する。
〔手順２〕
　図２は、高濃度イオン注入により、ソースコンタクト領域４、およびｐ型コンタクト領域５を形成した直後の状態を示す。図２に示すように、高濃度イオン注入により、ｐ型ベース領域３の表面層に選択的にｎ型のソースコンタクト領域４、およびｐ型コンタクト領域５を形成する。
　ソースコンタクト領域４の底面の深さは、ゲート電極やゲート酸化膜の膜厚、犠牲酸化による目減り分などを考慮すると、典型的には４００～６００ｎｍとする必要がある。一方、ｐ型コンタクト領域５は、ｐ型ベース領域３との電気的接合が目的なので、ソースコンタクト領域４ほど深くまでドーパントを打ち込む必要はなく、底面の深さは２００～３００ｎｍ程度で良い。
〔手順３〕
　図３は、ドライエッチングにより、ゲート電極を埋め込むための、浅いトレンチ６をおもて面側に形成した直後の状態を示す。図３に示すように、トレンチ６の幅ｗを隣接する２つのソースコンタクト領域４同士の距離よりも広く取ることで、チャネル長（ｐ型ベース領域３の、ソースコンタクト領域４とｎ型ドリフト層２に挟まれた部分の幅ｗｃ）はソースコンタクト領域４の形成に用いるイオン注入用マスクを形成するときの位置合わせ精度だけで定まり、浅いトレンチ６の幅方向の加工精度には影響されなくなる。
　また、トレンチ６の深さｄを、ソースコンタクト領域４の頂面４ａ（高さ位置ｄｕ）よりも１５０ｎｍ以上低く、かつ、ソースコンタクト領域４の底面の高さ位置ｄｌよりも１００ｎｍ以上浅い位置に留める。
　これにより、素子構造自体は依然としてプレーナ型ＭＯＳＦＥＴのままとなる。トレンチ６の深さｄが上記の範囲よりも小さい（浅い）場合、ゲート電極の厚みを充分に取れなくなるため好ましくない。また、トレンチ６の深さｄが上記の範囲よりも大きい（ソースコンタクト領域４の底面ｄｌよりも深い）場合、チャネルがトレンチ側壁にまで形成される、即ち、チャネル長が設計よりも大きくなるため、ゲート閾値電圧のばらつきを招くことになり好ましくない。
　なお、ドライエッチング直後の浅いトレンチ６の底部は、プラズマダメージによって平滑性が低下しており、そのままではゲートチャネルの移動度が向上しないため、ドーパント活性化工程を兼ねた平滑化アニールを実施し、トレンチ６底部の表面の平滑性を回復させることが好ましい。
〔手順４〕
　図４は、熱酸化によりゲート酸化膜７を形成し、さらに、低圧化学気相成長法（ＣＶＤ）によりポリシリコン膜８を成膜した直後の状態を示す。はじめに、図４には図示しないが、犠牲酸化とバッファードフッ酸などの薬液を用いた犠牲酸化膜除去により、単結晶ｎ型炭化珪素基板１全面の清浄化を行う。
　この後、例えば熱酸化により、基体（単結晶ｎ型炭化珪素基板（基板）１とｎ型ドリフト層２）のおもて面側全面にゲート酸化膜７を形成する。次いで、ゲート酸化膜７上に、例えば低圧化学気相成長法により、ゲート電極材として高濃度ドープのポリシリコン膜８を成膜する。パワーデバイスで一般的に用いられるゲート閾値電圧や、ポリシリコンの膜厚制御性を考慮し、ゲート酸化膜７の膜厚は５０～１００ｎｍ、ポリシリコン膜８の膜厚は３００～５００ｎｍとすることが好ましい。
〔手順５〕
　図５は、化学機械研磨もしくはドライエッチングにより、ポリシリコン膜８の加工を行い、ゲート電極９をパターン形成した直後の状態を示す。ここで、ゲート電極９の頂面９ａの高さとソースコンタクト領域４の頂面４ａの高さとの差がなくほぼ平坦（２００ｎｍ以内）となるように加工する。これにより、後述するソースコンタクトホール１１の幅が下端から上端に向ってほぼ一定にできるようになる。
　ポリシリコン膜８の加工手段としては化学機械研磨の方が、ポリシリコン膜８に対して容易に高い選択比が得られる（浅いトレンチ６の側壁、即ち基体が強力なストッパーとして作用する）ことから、自己整合的にゲート電極９を形成できるため好ましい。
　例えば、フォトレジストをマスクとし（図示せず）、ゲート電極９の頂面９ａとソースコンタクト領域４の頂面４ａの高さの差を、既存のドライエッチング装置による加工で２００ｎｍ以内に収めることが可能な場合であれば、化学機械研磨専用の装置を別途準備する必要がないため、ドライエッチングの方が好ましい。
　なお、ゲート電極９の頂面９ａとソースコンタクト領域４の頂面４ａの高さの差が、２００ｎｍ以上に達する場合、ゲート電極９の側壁角によっては層間絶縁膜１０（図６参照）のオーバーハングが発生するため好ましくない。
〔手順６〕
　図６は、常圧化学気相成長により層間絶縁膜１０を成膜し、ゲート電極９を完全に埋め込んだ直後の状態を示す。図６に示すように、常圧化学気相成長で基体のおもて面側全面にＰＳＧ膜を堆積することにより、層間絶縁膜１０を形成する。上記の手順５で、ゲート電極９の頂面とソースコンタクト領域４との高さの差が２００ｎｍ以内に抑えられているため、従来のプレーナ型構造で問題となっていたオーバーハングは発生しない。特に、化学機械研磨でゲート電極９のパターン形成を行った場合は、ほぼ完全な平坦化を達成することも可能となる。
〔手順７〕
　図７は、ドライエッチングによりソースコンタクトホール１１を形成し、層間絶縁膜１０表面をＴｉＮ膜で保護した後、コンタクトホール底部および基板１裏面側にオーミック電極１３，１４を形成した直後の状態を示す。例えば、フォトレジストをマスクとし（図示せず）、ドライエッチングにより、ソースコンタクトホール１１を形成する。次いで、例えばスパッタリングによりＴｉＮ膜を成膜して、層間絶縁膜１０の表面をバリアメタル層１２で保護する。また、ソースコンタクトホール１１の底部は、ドライエッチングにより再度開口し、炭化珪素（ｐ型コンタクト領域５およびソースコンタクト領域４）を露出させておく。
　さらに、ソースコンタクトホール１１の底部に露出した炭化珪素（ｐ型コンタクト領域５およびソースコンタクト領域４）と、例えばＮｉなどの炭化珪素とオーミック接合を形成し易い金属とを反応させ、基板のおもて面側にオーミック電極１３を形成する。オーミック接合の形成にあたっては、熱アニールなどの一般的な方法を用いることができる。
　なお、縦型デバイスの場合は、裏面側オーミック電極１４も形成する必要があるが、工程簡略化のため、上記表面側オーミック電極１３と同じタイミングで形成することが好ましい。
〔手順８〕
　図８は、おもて面電極層１５としてＡｌ－Ｓｉ積層膜を成膜した直後の状態を示す。ゲート電極９との電気的接合を確保するためのコンタクトホールを形成した後（図示せず）、例えばスパッタリングによりＡｌ－Ｓｉ膜を成膜して、おもて面電極層１５を形成する。おもて面電極層１５用のパターン抜きの手段としては、フォトレジストをマスクとし（図示せず）、例えばリン硝酢酸によるウェットエッチングを適用することができる。
　以上説明したように、本願発明では、ドーパント活性化プロセスを行う前に、ゲート電極９が位置する直下の領域の炭化珪素（ドリフト層２）を、ソースコンタクト領域４の底部ｄｌ位置よりも浅い深さでドライエッチングにより予め掘り下げ、ゲート電極９を基板１内に埋め込む。また、高濃度イオン注入領域（ソースコンタクト領域）４の頂面４ａの高さと、ゲート電極９の頂面９ａの高さとの差を、２００ｎｍ未満に抑える。これにより、素子構造はプレーナ型のままで、層間絶縁膜１０のオーバーハングの発生を抑えることができる。
　これに対し、従来のプレーナ型構造のままでは、ゲート電極９と炭化珪素層（基体）との間に段差が発生し、層間絶縁膜１０の堆積時に段差部の被覆形状がオーバーハングとなり、バリアメタル層（例えばＴｉＮ膜）１２や、おもて面電極層（例えばＡｌ－Ｓｉ膜）１５の、段差側壁部における被覆率の悪化が生じたが、これにより、従来のプレーナ型構造と比較して、バリアメタル層１２やおもて面電極層１５の被覆率を格段に向上できるようになる。
　さらには、プレーナ型構造の物理的形状に起因する上記問題を解消するためにトレンチ型のＭＯＳＦＥＴ構造（ゲート電極をゲートトレンチ内へ完全に埋め込む構造）を採用する必要もない。本願発明の上記構成では、ゲート電極９周辺に着目すると、素子構造自体はプレーナ型ＭＯＳＦＥＴのままであるため、トレンチ型構造特有の電気的問題（オン抵抗の低減、トレンチ底部の電界集中の緩和等）を考慮した対策を不要にできる。
　また、上述した各実施の形態においては、炭化珪素基板上に炭化珪素エピタキシャル層を堆積した炭化珪素エピタキシャル基板（基体）を用いた場合を例に説明しているが、これに限らず、例えばデバイスを構成するすべての領域が炭化珪素基板の内部に形成されたイオン注入領域であってもよい。
　以上において本発明は、半導体層または半導体領域、半導体基板の導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
　以上のように、本発明にかかる炭化珪素半導体スイッチング素子およびその製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用であり、特に、ワイドバンドギャップ半導体を用いて高耐圧化した炭化珪素半導体スイッチング素子に適している。
　１　単結晶ｎ型炭化珪素基板（基板）
　２　ｎ型ドリフト層
　３　ｐ型ベース領域
　４　ソースコンタクト領域
　５　ｐ型コンタクト領域
　６　トレンチ（ゲート電極９を埋め込むための浅いトレンチ）
　７　ゲート酸化膜
　８　ポリシリコン膜
　９　ゲート電極
１０　層間絶縁膜
１１　ソースコンタクトホール
１２　バリアメタル層
１３　おもて面側オーミック電極
１４　裏面側オーミック電極
１５　おもて面電極層

Claims (8)

  1. 　シリコンよりもバンドギャップが広い炭化珪素半導体基板上に形成するプレーナ型の金属－酸化膜－半導体からなる絶縁ゲート構造の炭化珪素半導体スイッチング素子において、
    　ソースコンタクト領域の深さよりも浅い深さのトレンチと、
    　前記トレンチに埋め込み形成されるゲート電極と、を有し、
    　前記ゲート電極の頂面の高さと前記ソースコンタクト領域の頂面の高さがほぼ同じで平坦なことを特徴とする炭化珪素半導体スイッチング素子。
  2. 　シリコンよりもバンドギャップが広い炭化珪素半導体基板上に形成するプレーナ型の金属－酸化膜－半導体からなる絶縁ゲート構造の炭化珪素半導体スイッチング素子において、
    　前記炭化珪素半導体基板の表面層に形成されるソースコンタクト領域と、
    　前記炭化珪素半導体基板の表面層に、側壁に前記ソースコンタクト領域が露出されるように形成された、前記ソースコンタクト領域の深さよりも浅い深さのトレンチと、
    　前記トレンチの内部にゲート酸化膜を介して形成されたゲート電極と、からなる前記絶縁ゲート構造と、
    　前記ゲート電極を覆う層間絶縁膜と、
    　前記層間絶縁膜を深さ方向に貫通し、前記ソースコンタクト領域を露出するコンタクトホールと、
    　前記コンタクトホールを介して前記ソースコンタクト領域に接する電極と、
    　を備え、
    　前記コンタクトホールの幅が下端から上端に向ってほぼ一定となるように、前記ゲート電極の頂面の高さと前記ソースコンタクト領域の頂面の高さとの差が設定されていることを特徴とする炭化珪素半導体スイッチング素子。
  3. 　前記ゲート電極の頂面の高さと、前記ソースコンタクト領域の頂面の高さの差が２００ｎｍ以内であることを特徴とする請求項１に記載の炭化珪素半導体スイッチング素子。
  4. 　前記ゲート電極直下の前記炭化珪素半導体基板と前記ゲート酸化膜界面の高さ位置を、前記ソースコンタクト領域の頂面の高さ位置よりも１５０ｎｍ以上低い位置とし、かつ、前記ソースコンタクト領域の底面の高さ位置よりも１００ｎｍ以上浅い位置の範囲に設けたことを特徴とする請求項２に記載の炭化珪素半導体スイッチング素子。
  5. 　前記ゲート電極の幅が、隣接する２つの前記ソースコンタクト領域同士の距離よりも長いことを特徴とする請求項１～４のいずれか一つに記載の炭化珪素半導体スイッチング素子。
  6. 　シリコンよりもバンドギャップが広い炭化珪素半導体基板上に形成するプレーナ型の金属－酸化膜－半導体からなる絶縁ゲート構造の炭化珪素半導体スイッチング素子の製造方法において、
    　ソースコンタクト領域の深さよりも浅い深さのトレンチを形成する工程と、
    　前記トレンチにゲート電極を埋め込み形成する工程と、
    　前記ゲート電極の頂面の高さと前記ソースコンタクト領域の頂面の高さがほぼ同じで平坦に形成する工程と、
    　を含むことを特徴とする炭化珪素半導体スイッチング素子の製造方法。
  7. 　前記ゲート電極のパターン形成を、化学機械研磨またはドライエッチングによって行うことを特徴とする請求項６に記載の炭化珪素半導体スイッチング素子の製造方法。
  8. 　前記ソースコンタクト領域をイオン注入の工程とドーパント活性化の工程により形成し、前記トレンチを形成する工程では、前記トレンチを、前記ソースコンタクト領域のイオン注入の工程の後からドーパント活性化の工程の直前までの間に、ドライエッチングにより形成することを特徴とする請求項６または７に記載の炭化珪素半導体スイッチング素子の製造方法。
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