TWI696216B - 半導體裝置及其製造方法 - Google Patents

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許晁瑋
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台灣積體電路製造股份有限公司
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Abstract

一種半導體裝置包含鰭片結構、閘極結構、複數個側壁間隙壁及源極/汲極結構，其中鰭片結構設置於基材上，此鰭片結構包含有通道層且向第一方向延伸。閘極結構包含閘電極層及閘介電層。側壁間隙壁係設置於閘極結構的複數個相對側面。源極/汲極結構包含磊晶層，而磊晶層具有在沿著第一方向之剖面的至少七個面。

Description

半導體裝置及其製造方法
本揭露係關於一種半導體積體電路，特別是有關於一種具有鰭片結構之半導體元件及其製造方法。
隨著半導體工業已經發展到追求更高裝置密度、更高效能及更低成本之奈米(nm)技術製程節點，在諸如鰭式場效電晶體(fin field effect transistor；Fin FET)之三維設計之發展過程中遇到了來自製造及設計問題的雙重挑戰。鰭式場效電晶體裝置通常包含具有高深寬比之半導體鰭片及在其中形成半導體電晶體裝置之通道及源極/汲極區。利用通道及源極/汲極區增加的表面積之優勢，閘極形成於鰭片結構上及沿鰭片結構之側面(例如，包裹)，以生產更快、更可靠及更好控制之半導體電晶體裝置。在一些裝置中，應變材料於鰭式場效電晶體之源極/汲極(S/D)部分的應用，例如：矽鍺(silicon germanium，SiGe)、碳化矽(silicon carbide，SiC)及/或磷化矽(silicon phosphide，SiP)，可用來提升載子移動率。
10、110:基材
20:鰭狀結構
20A:通道區域
20B:井區域
24、25、124、125:源極/汲極凹槽
30、130:隔離絕緣層
35、90、135:閘介電層
40:閘極結構
42:硬罩幕
43:層
44:層
45、95、145:閘電極層
47:閘間隙
55、155:側壁間隙壁
60、160:源極/汲極磊晶層
62:第一磊晶層
64:第二磊晶層
66:第三磊晶層
70、170:層間介電層
115:井層
120:通道半導體層
180:源極/汲極接觸點
201、202、203、204、208:寬度
205、206:深度
207:長度
209、214:間距
210、212:夾角
211、213:厚度
610:底面
620、630:下斜面
640、650:中面
660、670:上斜面
(100)、(110):刻面
<100>、<110>:刻面
根據以下詳細說明並配合附圖閱讀，使本揭露的態樣獲致較佳的理解。需注意的是，如同業界的標準作法，許多特徵僅作示意之用並非按照比例繪示。事實上，為了清楚討論，許多特徵的尺寸可以經過任意縮放。
〔圖1〕係繪示依據本揭露之一實施方式半導體FET裝置之依序製造操作的各種階段之一階段。
〔圖2A〕、〔圖2B〕、〔圖2C〕與〔圖2D〕係繪示依據本揭露之一實施方式半導體FET裝置之依序製造操作的各種階段之一階段。
〔圖3A〕、〔圖3B〕係繪示依據本揭露之一實施方式半導體FET裝置之依序製造操作的各種階段之一階段。
〔圖4A〕、〔圖4B〕係繪示依據本揭露之一實施方式半導體FET裝置之依序製造操作的各種階段之一階段。
〔圖5A〕、〔圖5B〕係繪示依據本揭露之一實施方式半導體FET裝置之依序製造操作的各種階段之一階段。
〔圖6A〕、〔圖6B〕係繪示依據本揭露之一實施方式半導體FET裝置之依序製造操作的各種階段之一階段。
〔圖7〕係繪示依據本揭露之一實施方式半導體FET裝置之依序製造操作的各種階段之一階段。
〔圖8〕係繪示依據本揭露之一實施方式半導體FET裝置之依序製造操作的各種階段之一階段。
〔圖9〕係繪示依據本揭露之一實施方式半導體FET裝置之依序製造操作的各種階段之一階段。
〔圖10〕係繪示依據本揭露之一實施方式半導體FET裝置之依序製造操作的各種階段之一階段。
〔圖11A〕、〔圖11B〕、〔圖11C〕、〔圖11D〕、〔圖11E〕、〔圖11F〕與〔圖11G〕係繪示依據本揭露之一實施方式半導體FET裝置之依序製造操作的各種階段。
〔圖12A〕係繪示根據本揭露一實施例之半導體FET之剖視圖。
〔圖12B〕係繪示根據本揭露一實施例之半導體FET之各種尺寸與參數。
因此，本揭露之一態樣是提供一種半導體裝置，包含鰭片結構、閘極結構、複數個側壁間隙壁及源極/汲極結構。鰭片結構設置於基材之上，其中鰭片結構包含通道層且向第一方向延伸；閘極結構設置於鰭片結構上且包含閘電極層及閘介電層；複數個側壁間隙壁設置於閘極結構的複數個相對側面上；以及源極/汲極結構，包含磊晶層，此磊晶層具有在沿著第一方向之剖面中的至少七個面。
本揭露之又一態樣係在提供一種半導體裝置的製造方法，包含：形成鰭片結構於基材上，其中鰭片結構包含自隔離絕緣層暴露出的通道層；形成閘極結構於鰭片結構的通道層上；藉由移除鰭片結構中不被閘極結構所覆蓋的一部分來形成凹槽；處理凹槽以形成具有七個面的八角形凹槽；以及形成源極/汲極結構於八角形凹槽內，其中源極/ 汲極結構包含磊晶層。
本揭露之又一態樣係在提供一種半導體裝置，包含鰭片結構、閘極結構、複數個側壁間隙壁以及源極/汲極磊晶層，其中鰭片結構設置於基材上並向第一方向延伸，鰭片結構包含通道層和井層，井層係由與通道層不同之材料所製成；閘極結構設置於鰭片結構上方且包含閘電極層及閘介電層；複數個側壁間隙壁，設置於閘極結構的複數個相對側面上；源極/汲極磊晶層，埋設於鰭片結構之源極/汲極區域中，源極/汲極磊晶層具有在沿著第一方向的一剖面中的至少七個面。
以下揭露提供許多不同實施例或例示，以實施發明的不同特徵。以下敘述之成份和排列方式的特定實施例或例示係為了簡化本揭露。這些當然僅是做為例示，其目的不在構成限制。舉例而言，單元的尺寸不以揭露的範圍或數值為限，而由製程條件及/或裝置所需的特性決定。此外，第一特徵形成在第二特徵上或上方的描述包含第一特徵和第二特徵有直接接觸的實施例，也包含有其他特徵形成在第一特徵和第二特徵之間，以致第一特徵和第二特徵沒有直接接觸的實施例。許多特徵的尺寸可以不同比例繪示，以使其簡化且清晰。
再者，空間相對性用語，例如「下方(beneath)」、「在...之下(below)」、「低於(lower)」、 「在...上面(above)」、「高於(upper)」等，是為了易於描述圖式中所繪示的元素或特徵和其他元素或特徵的關係。空間相對性用語除了圖式中所描繪的方向外，還包含裝置在使用或操作時的不同方向。裝置可以其他方式定向(旋轉90度或在其他方向)，而本文所用的空間相對性描述也可以如此解讀。另外，術語「所製成(made of)」可意謂「包含(comprising)」或「所組成(consisting of)」。在本揭露中，「A、B、C其中之一」可意謂「A、B及/或C，即A、B、C、A及B、A及C、B及C或A、B、及C，除非有另外描述，非指一個元素來自A、一個元素來自B及一個元素來自C。
用以決定如鰭式場效電晶體(Fin field effect transistor，FinFET)之場效電晶體(FET)的裝置性能的要素之一係源極/汲極結構的磊晶形狀。特別地，當源極/汲極區域被凹陷後再形成場效電晶體的磊晶源極/汲極層於其中時，此蝕刻實質定義了磊晶源極/汲極結構的形狀。例如：當使用等向蝕刻時，離子轟擊損壞(ion bumping damage)會導致圓形的源極/汲極結構，而造成不足的裝置效能。由於離子損壞，圓形的源極/汲極可能會有不想要的表面狀況，而在通道區域與源極/汲極區域之間具有相對較長的距離(因多晶矽空間(poly space)所產生的陰影效應)。藉由調整蝕刻的條件，源極/汲極區域可能被深度蝕刻，又使用較薄的閘極側壁間隙壁，可能可改善鰭式場效電晶體的電流密度。然而，深度形狀的源極/汲極結構可能造成漏電流的增 加，而較薄的側壁間隙壁則可能有較高的電容(其影響交流效能(AC performance))。
在本揭露中，使用八角形來形成源極/汲極磊晶結構以解決這些問題。藉由使用八角形，可縮短源極/汲極至通道(源極/汲極(S/D)的鄰近區域)之間的距離，從而改善鰭式場效電晶體的電流密度。再者，平行於鰭式通道的晶向平的<110>側壁可減少汲極偏壓導致通道電位屏障降低之效應(drain-induced barrier lowering effect，DIBL)而實現較佳的電場調控。鰭狀結構深度對源極/汲極形狀深度的最佳比例可改善鰭式場效電晶體的電流開關比，而改善的表面狀況可減少矽/磊晶層介面的缺陷。
更特別地是，在八角形的源極/汲極結構中，可減少通道至八角形的<110>側壁的距離，並減少<110>側壁表面的粗糙度。在一些實施例中，八角形的源極/汲極結構具有平行於閘極側表面之至少一個5奈米(nm)的<110>面。
圖1至圖10係繪示依據本揭露之一實施方式半導體FET裝置之依序製造操作的各種階段之一階段。應理解，可藉由在圖1至圖10繪示之製程之前、期間及之後提供額外操作，及取代或去除下文所述之一些操作，提出額外的方法實施例。操作/製程之順序可互換。
如圖1所示，一或多個鰭狀結構20製造於基材10上。再者，如圖1所示的隔離絕緣層(例如：淺凹槽隔離，shallow trench isolation，STI)形成。鰭狀結構20包含通道區域20A及井區域20B。
基材10係例如p型矽基材，其雜質濃度係在由約1 x 1015cm-3至約1 x 1018cm-3範圍內。在另一些實施例中，基材10係n型矽基材，其雜質濃度在由約1 x 1015cm-3至約1 x 1018cm-3範圍內。或者，基材10可包含其他的元素半導體，例如鍺；包含IV-IV族化合物半導體、III-V族化合物半導體或其組合，IV-IV族化合物可例如：碳化矽及矽鍺；III-V族化合物可例如：GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP。在一實施例中，基材10可為絕緣層覆矽(silicon-on insulator，SOI)基材之矽晶層。非晶基材，如非晶Si或非晶SiC，或者絕緣基材，如氧化矽，亦可做為基材10。基材10可包含被摻雜適當雜質(如：p型或n型導電材料)之各種區域。
可藉由任一適合的方法來圖案化鰭狀結構20。例如：鰭狀結構20可藉由使用一或多種微影製程來圖案化，其包含雙重或多重圖案化製程。一般而言，雙重或多重圖案化製程結合了微影與自對準製程，其可使將被產生的圖案具有例如，比使用單一、直接微影製程其他所可獲得之間距小的間距。例如，在一實施例中，犧牲層形成於基材上且經由微影製程處圖案化。複數個間隙以自對準製程形成於圖案化的犧牲層之側。犧牲層接著被移除，而留下來的空隙可接著做為鰭狀結構20之圖案。
如圖1所示，於X方向延伸的三個鰭狀結構20係相鄰設置於Y方向中。然而，鰭狀結構20的數量不以三個 為限，而可為一、二、四、五或更多。此外，可相鄰設置一或多個虛設鰭狀結構於鰭狀結構20的兩側以改善圖案化製程中圖案保真度。一些實施例中，鰭狀結構20的寬度可在由約5nm至約40nm範圍內，而在某些實施例中，可在由約7nm至約15nm範圍內。一些實施例中，鰭狀結構20的高度可在由約100nm至約300nm範圍內，而在其他實施例中，可在由約50nm至約100nm範圍內。一些實施例中，鰭狀結構20之間的間隙可在由約5nm至約80nm範圍內，而在其他實施例中，可在由約7nm至約15nm的範圍內。本領域熟習此項技藝者應可理解於說明書全文中所列舉之尺寸與數值僅為示例，且可被改變以適合積體電路的不同尺寸。在一些實施例中，鰭式場效電晶體裝置是n型鰭式場效電晶體。在其他實施例中，鰭式場效電晶體裝置是p型鰭式場效電晶體。
在鰭狀結構20形成後，隔離絕緣層30係形成於鰭狀結構20上。
隔離絕緣層30包含一或多層的絕緣材料，可例如：氧化矽、氮氧化矽或氮化矽，且藉由化學氣相沉積(low pressure chemical vapor deposition，LPCVD)、電漿化學氣相沉積(plasma-CVD)或可流動式CVD成形。在可流動式CVD中，係沉積可流動的介電材料而不是氧化矽。如其名稱所示，在沉積時，可流動介電材料可流動以藉由高深寬比填補間隙或空間。通常，矽前驅物添加各種化學物質以容許沉積膜流動。在一些實施例中，添加氮氫化合物之 鍵。可流動介電前驅物之具體例，特別是可流動之氧化矽的前驅物，包含矽酸鹽化合物、矽氧烷化合物、甲基倍半矽氧烷化合物(methyl silsesquioxane，MSQ)、氫倍半矽氧烷化合物(hydrogen silsesquioxane，HSQ)、MSQ/HSQ、全氫矽氧烷(perhydrosilazane，TCPS)、全氫聚矽氧烷(perhydro-polysilazane，PSZ)、四乙氧基矽烷(tetraethyl orthosilicate，TEOS)、或者矽烷基胺化合物，例如：三烷基胺(trisilylamine，TSA)。這些可流動的氧化矽材料係形成於多操作製程中。在沉積後，可流動膜被交聯並退火以移除不需要的元素而生成氧化矽。可流動的膜可能摻雜硼及/或磷。在一些實施例中，可由一或多層的旋轉塗佈玻璃(spin-on glass，SOG)、SiO、SiON、SiOCN及/或氟摻雜矽玻璃(fluoride-doped silicate glass，FSG)形成隔離絕緣層30。
在隔離絕緣層30形成於鰭狀結構20上之後，進行平坦化操作以移除部分的隔離絕緣層30與遮罩層(襯墊氧化層與氮化矽遮罩層)。平坦化操作可包含化學機械研磨(chemical mechanical polishing，CMP)方法及/或回蝕製程。接續地，如圖1所示，接著移除隔離絕緣層30以使鰭狀結構20的上端部分暴露而形成通道層。
在某些實施例中，可進行濕式蝕刻製程移除部分隔離絕緣層30，例如將基材浸於氫氟酸(HF)中。在另一個實施例中，可進行乾式蝕刻製程移除部分隔離絕緣層30。例如：以三氟甲烷(CHF3)或三氟化硼(BF3)做為蝕刻 氣體進行乾式蝕刻製程。
在隔離絕緣層30形成後，可進行諸如退火製程的熱製程，以改善隔離絕緣層30的品質。在某些實施例中，熱製程係以由約900℃至約1050℃範圍的溫度中進行快速熱退火(rapid thermal annealing，RTA)達約1.5秒至約10秒於惰性氣體環境中，例如：氮氣、氬氣或氦氣的環境。
接著，如圖2A至2D所示，形成閘極結構40於部分的鰭狀結構20上。圖2A係平面圖(上視圖)，圖2B係圖2A沿X1-X1的剖面圖，圖2C係圖2A沿Y1-Y1的剖面圖，而圖2D係例示透視圖。
形成閘介電層與多晶矽層於隔離絕緣層30與暴露的鰭狀結構20上，接著，進行圖樣化操作以獲得包含有閘電極層45與閘介電層35的閘極結構，其中閘電極層45可由例如多晶矽所製成。在一些實施例中，多晶矽層的圖樣化係使用硬罩幕42來進行，其中硬罩幕42包含氮化矽層43和氧化層44。在其他實施例中，氮化矽層43可為氧化矽，而氧化層44可為氮化矽。閘介電層35可為由CVD、PVD、原位原子層沉積(atomic layer deposition，ALD)、電子束蒸鍍或其他適當的製程所形成之氧化矽。在其他實施例中，閘介電層35可包含一或多層的氧化矽、氮化矽、氮氧化矽或高介電常數介電層(high-k dielectrics)。在一些實施例中，閘介電層的厚度係在由約1nm至5nm範圍內。在一些實施例中，閘介電層35可包含由二氧化矽所製成的內界面層。
在一些實施例中，閘電極層45可包含單層或是多層結構。閘電極層45可均勻地或是不均勻地摻雜多晶矽。在本實施例中，閘電極層45的寬度係在由約30nm至60nm範圍中。在一些實施例中，閘電極層的寬度係在由約30nm至約50nm範圍中。
如圖2A所示，於Y方向延伸的兩個閘極結構40係相鄰設置於X方向中。然而，閘極結構的數量不以兩個為限，而可為一、三、四或五或更多。此外，可相鄰設置一或多虛設閘極結構於閘極結構40的兩側以改善圖案化製程中的圖案保真度。在一些實施例中，閘極結構40的寬度係在由約5nm至約40nm範圍中，而在某些實施例中，在由約7nm至約15nm範圍中。在一些實施例中，在閘極替換技術中，閘極結構40是犧牲閘極結構。
再者，如圖3A與3B所示，側壁間隙壁55設置於閘極結構40的相對側面。圖3B係圖3A源極/汲極區的放大圖。做為側壁間隙壁55的絕緣材料層設置於閘極結構40上。絕緣材料層係以共形的方法沉積，以使分別形成在閘極結構40的垂直面(如：側壁上)、水平面與頂面的絕緣材料層具有實質相等的厚度。在一些實施例中，絕緣材料層之厚度係在由約5nm至約20nm範圍內。絕緣材料層包含由SiN、SiON、SiCN或其他適合材料所組成的一或多種介電材料。絕緣材料層可係以ALD、CVD或其他適合的方法形成。接著，如圖3A與圖3B所示，絕緣材料層的底部係由非等向性蝕刻移除，從而形成側壁間隙壁55。在一些實施例中，側 壁間隙壁55包含二至四層不同的絕緣材料。
後續地，如圖4A與4B所示，不被閘極結構40所覆蓋的鰭狀結構20之源極/汲極區係向下蝕刻(被凹陷)以形成源極/汲極凹槽24。圖4B係圖4A源極/汲極區的放大圖。在一些實施例中，如圖4A與4B所示，源極/汲極凹槽24沿Z-X平面的剖面形狀為圓化形狀。在一些實施例中，從鰭狀結構20頂端起所測量到的源極/汲極凹槽24的深度D1係在由約25nm至90nm範圍內，而在其他實施例中，係在由約40nm至50nm範圍內。
形成「八角形」的源極/汲極凹槽25的蝕刻操作說明如下。在一些實施例中，「八角形」是指如圖5B中七條連線所定義的形狀。在一些實施例中，相鄰的線形成約135度(例如：130至140度)的角度。首先，鰭狀結構20的源極/汲極區係被電漿乾式蝕刻所凹陷。在一些實施例中，電漿乾式蝕刻係等向蝕刻。調整凹槽蝕刻製程的蝕刻條件以達成期望的蝕刻輪廓。在一些實施例中，使用製程氣體的射頻電漿(RF plasma)、變壓器耦合電漿(transformer coupled plasma，TCP)或電感式耦合電漿(inductively coupled plasma，ICP)與改變電壓及/或偏壓條件一起使用，製程氣體包含CH4、CHF3、O2、HBr、He、Cl2、NF3及/或N2。接著，在一些實施例中，進行清除操作以移除鰭狀結構20之源極/汲極區的表面原始氧化層。在一些實施例中，利用使用NH3、NF3、He和H2混合氣體的射頻電漿。在其他實施例中，省略清除操作。在其他實施例中，源極/ 汲極凹槽25具有埋設在鰭狀結構中的至少一直側壁，而在某些實施例中，源極/汲極凹槽25具有埋設於鰭狀結構中的兩個直側壁。
接著，如圖5A與圖5B所示，鰭狀結構20之源極/汲極凹槽24係被處理以形成八角形。經處理的凹槽25係具有七個表面的八角形。在一些實施例中，源極/汲極凹槽25之底係矽(或SiGe或Ge)(100)表面，而源極/汲極凹槽25之複數個側面為矽(110)表面。
在一些實施例中，此處理為化學蝕刻。在一些實施例中，此處理係使用SiH4、HCl和H2的混合氣體。在一些實施例中，未使用電漿輔助。在一些實施例中，SiH4係做為表面修復與塑形氣體，而HCl係做為汙染移除氣體。在一些實施例中，H2係做為載氣。在一些實施例中，基材係在由約300℃至約900℃範圍內的溫度進行加熱。在某些實施例中，溫度係在由約600℃至約800℃範圍內。在一些實施例中，在由約1托爾(Torr)至約500托爾(Torr)範圍內的壓力下進行處理，而在另一些實施例中，壓力係在由約5托爾(Torr)至約50托爾(Torr)的範圍內。在一些實施例中，處理的時間係約60秒至120秒。
為了獲得八角形，調整處理參數(如：溫度、壓力及氣流量)來控制(110)/(100)的蝕刻比值。在一些實施例中，(110)/(100)的蝕刻比值係在由約5至約10的範圍內，而在另一些實施例中，在約6至8的範圍內。另外，藉由調控處理參數，可能可控制源極/汲極凹槽24的(110)與(100) 表面之表面粗糙度(RMS)。
在其他實施例中，表面修復與塑形氣體包含矽基氣體，例如矽烷化合物(silicon hydride；SixHy)、有機矽烷化合物(silicon-carbide-hydride；SixCyHz)及/或鹵化矽烷化合物(silicon hydride-halide；SixHyClz或SixHyFz)。舉例而言，在一些實施例中，表面修復與塑形氣體包含SiH4、Si2H6、SiCH6、SiHyClz(y+z=4)、Si2HyClz(y+z=6)、SiHyFz(y+z=4)及/或Si2HyFz(y+z=6)。在其他實施例中，使用如鍺化氫(germanium hydride，如：GeH4、Ge2H6)或鹵化鍺烷(germanium hydride-halide)的鍺基氣體。當鰭狀結構20係以SiGe製成時，使用矽基氣體和鍺基氣體的混和氣體。汙染移除氣體包含HxCly、NHx、NFx、NHxCly、CFx、CHxFy、及/或HxFy。舉例而言，汙染移除氣體包含HCl、NH3、NF3、NH2Cl、CF4、CH3F、CHF3及/或HF。載體氣體包含N2、H2、Ar及/或He。
在一些實施例中，(110)表面位於側壁間隙壁55正下方。在一些實施例中，相比側壁間隙壁55之中心，(110)表面的位置更接近通道(在閘極正下方)。
如圖6A及圖6B所示，在形成八角形的源極/汲極凹槽25後，一或多源極/汲極磊晶層60形成在源極/汲極凹槽25之中。在一實施例中，形成第一磊晶層62、第二磊晶層64與第三磊晶層66。在一實施例中，第三磊晶層不形成。
第一磊晶層62形成於源極/汲極凹槽25的底部上。第一磊晶層62做為通道應力源(Stressor)以施加應力於通道層20A。在一些實施例中，針對n型鰭式場效電晶體，第一磊晶層62包含SiP或SiCP；針對p型鰭式場效電晶體，第一磊晶層62包含SiGe並摻雜硼(B)。第一磊晶層中的磷含量係在由約1×1018個原子/cm3至約1×1020個原子/cm3範圍內。在一些實施例中，第一磊晶層62的厚度係在約5nm至20nm範圍內，在另一些實施例中，其範圍係在約5nm至約15nm範圍內。
當第一磊晶層62係SiGe時，鍺含量係約25至32原子百分比(atomic%)，在另一些實施例中係28至30原子百分比。
在形成第一磊晶層62後，第二磊晶層64形成於第一磊晶層62上。第二磊晶層64做為主要通道壓力源而施加張應力於通道層20A。在一些實施例中，對應n型鰭式場效電晶體，第二磊晶層64包含SiP或SiCP；對應p型鰭式場效電晶體，第二磊晶層64包含SiGe並摻雜硼(B)。在一些實施例中，第二磊晶層64的磷含量高於第一磊晶層62的磷含量且係在由約1×1020個原子/cm3至約2×1020個原子/cm3範圍內。在此實施例中，第二磊晶層64的厚度係在20nm至40nm的範圍內，而在其他實施例中，其係在由25nm至35nm範圍內。
在一些實施例中，當第二磊晶層64係SiGe時，鍺含量係約40至約50原子百分比，而在其他實施例中，係 約41至約46原子百分比。
第二磊晶層64形成之後，第三磊晶層66可形成於第二磊晶層64上。第三磊晶層66可包含SiP磊晶層。第三磊晶層66係在源極/汲極中矽化物形成之犧牲層。在一些實施例中，第三磊晶層66中的磷含量少於第二磊晶層64的磷含量，而在由約1×1018個原子/cm3至約1×1020個原子/cm3範圍內。
當第三磊晶層66係SiGe時，於一些實施例中，鍺含量小於20原子百分比，而在其他實施例中，鍺含量係係約1%至18%原子百分比。
在至少一實施例中，磊晶層62、磊晶層64與磊晶層66係藉由低壓化學氣相沈積(LPCVD)製程、分子束磊晶、原子層沉積或其他更適當的方法發育磊晶。低壓化學氣相沈積製程係在約400℃至800℃的溫度與約1托爾至200托爾的壓力下進行，並使用如SiH4、Si2H6或Si3H8的矽源氣體係、如GeH4或Ge2H6的鍺源氣體、如CH4或SiH3CH的碳源氣體和如PH3的磷源氣體。
接著，如圖7所示，層間介電(interlayer dielectric，ILD)層70形成在源極/汲極(S/D)磊晶層60和犧牲閘極結構40上。層間介電層70的材料包含化合物，此化合物包含矽、氧、碳及/或氫，如氧化矽、SiCOH和SiOC。有機材料，如聚合物，也可做為層間介電層70之材料。
如圖8所示，在形成層間介電層70後，進行如CMP之平坦化操作，以暴露出犧牲閘電極層45之頂端部 分。在一些實施例中，在形成層間介電層70前，形成如氮化矽層或氮氧化矽層的接觸蝕刻停止層。
接著，移除犧牲閘電極層45和犧牲閘介電層35，從而形成如圖9的閘間隙47。犧牲閘極結構可藉由電漿乾蝕刻及/或濕蝕刻移除。當犧牲閘電極層45係多晶矽而層間介電層70係氧化矽時，可用如四甲基氫氧化銨(TMAH)溶劑之濕式蝕刻劑以選擇性地移除犧牲閘電極層45，其後，以電漿乾式蝕刻與濕式蝕刻移除犧牲閘介電層35，如圖9所示。
在移除犧牲閘電極層45與犧牲閘介電層35後，閘介電層90和閘電極層95形成在閘間隙47中，如圖10所示。在一些實施例中，閘介電層90包含一或多層介電材料，如氧化矽、氮化矽、高介電常數材料、其他適當的介電材料及/或其組合。高介電常數材料的例子包含HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、二氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他適當的高介電常數材料及/或其組合。在一些實施例中，藉由化學氧化，閘介電層90包含形成於通道層與介電層間的介面層。閘介電層90可藉由CVD、ALD或任一適當方法形成。在一實施例中，為確保形成在通道層周圍的閘介電層具有一致的厚度，利用如ALD的高度共形沉積製程來形成閘介電層90。於一實施例中，閘介電層90之厚度係在由約1nm至10nm範圍內。
接續地，閘電極層95形成於閘介電層90上。閘 電極層95包含一或多層的導電材料，例如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、鈷矽化物、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、合金、其他適當材料及/或其組合。閘電極層95可由CVD、ALD、電子束蒸鍍或其他適當的方法所製。做為閘介電層90與閘電極層95之金屬也設置於第一層間介電層70之上表面上。做為形成於層間介電層70上的閘電極層之材料可利用如CMP平坦化，直到層間介電層70之上表面暴露。
在此揭露的某些實施例中，一或多個工作函數調節層(work function adjustment layers，未顯示)插設於閘介電層90與閘電極層95之間。工作函數調節層係由如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC之材料以單層、兩層或多層所形成。對應n型通道場效電晶體，以一或多TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi做為工作函數調節層，而對應p型通道場效電晶體，以一或多TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co做為工作函數調節層。工作函數調節層可由ALD、PVD、CVD、電子束蒸鍍或其他適當的製程形成。再者，針對n型通道場效電晶體與p型通道場效電晶體分開地形成工作函數調節層，n型通道場效電晶體與p型通道場效電晶體可使用不同的金屬層。
在一些實施例中，在平坦化操作之後，金屬閘電極層95凹陷，而蓋絕緣層(未顯示)形成於凹陷的閘電極層上。蓋絕緣層包含一或多層氮化矽基材料，如SiN。蓋絕緣 層可藉由沉積絕緣材料再以平坦化操作形成。
應了解，場效電晶體可藉由進一步地進行互補金屬氧化物半導體(CMOS)製程而形成各種特徵，如：接觸窗/介層窗、內連接金屬層、介電層、鈍化層等。
圖11A至圖11G係繪示依據本揭露之一實施方式之半導體FET裝置之依序製造操作的各種階段。應理解，對於所述方法的其他實施例，可於圖11A至圖11G製程之前、期間或之後提供額外操作，及取代或去除下文所述之一些操作，提出額外的方法實施例。操作/製程之順序可互換。可在以下圖11A至11G實施例中採用與圖1至圖10所示者相同或相似的材料、構造、尺寸及/或製程，且可不再對其予以贅述。
如圖11A所示，隔離絕緣層130(例如：淺溝渠絕緣；STI)形成於半導體基材110的表面區域。在一些實施例中，基材110係具有(100)方位之矽基材。
然後，如圖11B所示，藉由一或不同蝕刻操作來凹陷被隔離絕緣層130所圍繞之主動區域。
接著，如圖11C所示，通道半導體層120磊晶形成於凹陷部。在一些實施例中，通道半導體層120包含矽、矽鍺及/或鍺。在某些實施例中，緩衝層插設於基材110與通道半導體層120之間。在一些實施例中，井層115係形成在通道半導體層120之底部。
接著，如圖11D所示，形成各自具有閘介電層135與閘電極層145的閘極結構，再形成側壁間隙壁155於 閘極結構的相對側上，如同圖2A至3B。在一些實施例中，側壁間隙壁155包含一或多個材料層。
接續地，如圖11E所示，不被閘極結構所覆蓋之通道半導體層120之源極/汲極區域係向下蝕刻(被凹陷)而形成源極/汲極凹槽124，如同圖4A與4B。
接著，如圖11F所示，處理源極/汲極凹槽124以形成八角形的凹槽125，同圖5A與5B。處理過的凹槽125係具有七個表面的八角形。在一些實施例中，源極/汲極凹槽25底部係矽(或矽鍺或鍺)(100)表面，而源極/汲極凹槽25的側邊係矽(110)表面。
再者，如圖11G所示，一或多源極/汲極磊晶層160形成於八角形的凹槽125內，如同圖6A與6B。
圖12A係於第三磊晶層66上形成層間介電層170及源極/汲極接觸點180後的剖視圖。源極/汲極磊晶層60係八角形，其中八角形具有一個底面610、兩個下斜面620與630、兩個中面640與650及兩個上斜面660與670。
圖12B係繪示根據本揭露一實施例之半導體FET之各種尺寸與參數。在一些實施例中，金屬閘電極層95之寬度203係在由約5nm至約45nm範圍內。在一些實施例中，側壁間隙壁55與閘電極層95之總寬度201係在由約15nm至約95nm範圍內。在一些實施例中，寬度201大於源極/汲極磊晶層60之開口的寬度202。在一些實施例中，寬度202係在由約25nm至約35nm範圍內。在一些實施例中，鰭狀結構20之寬度係在由約15nm至約25nm範圍內。源極 /汲極接觸點180之底部的寬度204係在由約10nm至約25nm範圍內。在一些實施例中，側壁間隙壁55(一邊)之厚度與閘電極層沿X方向之寬度的比值係在由約1至約9範圍內。
在一些實施例中，源極/汲極凹槽25之深度205係在約30nm至約100nm的範圍內，而在其他實施例中，係在46nm至約56nm的範圍內。在一些實施例中，鰭狀結構20之深度206係從鰭狀結構之頂端量測至隔離絕緣層30上表面的水平(對應通道區域20A之長度)，其中深度206對應深度205之比值係在由約0.6至約1.0範圍內。
在一些實施例中，八角形的源極/汲極磊晶層的(110)刻面之長度207(中面640與650)係在由約5r1m至約25nm範圍內，此長度可改善汲極導引位障降低(DIBL)、滲漏與電控制場(electric control field)。在一些實施例中，長度207之係在由約18nm至約22nm範圍內。在一些實施例中，源極/汲極磊晶層60之底面610的寬度208係在由約15nm至約25nm範圍內，且在其他實施例中，其係在由約18nm至約22nm範圍內。在一些實施例中，源極/汲極磊晶層60之中面640與鰭狀結構的通道區域之間距209係在由約0.2nm至約4nm範圍內，在其他實施例中，在約2.5nm至約3.5nm之範圍內。
在一些實施例中，中面640((110)表面)與下斜面620((111)表面)之夾角210係在由110°至130°範圍內。在一些實施例中，鰭狀結構表面與上斜面660之間的夾角212係在由30°至70°範圍內。
在一些實施例中，位於第二磊晶層64之下的第一磊晶層62之厚度213係在由約15nm至約30nm範圍內，而在其他實施例中係在由約16nm至約25nm範圍內。在一些實施例中，厚度213對源極/汲極磊晶層60之總厚度211之比值係在由約0.25至約0.45範圍內。在一些實施例中，厚度211大於深度205。在其他實施例中，第二磊晶層64與中面650的間距214係在由約10nm至約20nm範圍內，而於其他實施例中，間距214相等於或小於16nm。在一些實施例中，側壁間隙壁55之厚度與源極/汲極磊晶層和通道區域之間距209的差異係在由約2nm至約25nm範圍內。
應理解，本文無必要論述所有優勢，且對於所有實施方式或實施例，沒有特定優勢係必須的。其他實施方式或是實施例可提供不同優勢。
應用本揭露中之實施例中的八角形源極/汲極結構，可降低通道至八角形的<110>側壁之間的距離與<110>側壁之表面粗造度。再者，可改善裝置性能。
根據本揭露之一態樣，半導體裝置包含鰭狀結構、閘極結構、複數個側壁間隙壁以及源極/汲極結構。鰭狀結構設置於基材上，其中鰭片結構包含通道層且向第一方向延伸。閘極結構包含閘電極層及閘介電層。複數個側壁間隙壁設置於閘極結構的複數個相對側面。上述源極/汲極結構包含磊晶層，其中磊晶層具有在沿著第一方向之剖面的至少七個面。在一或多個上述或接下來的實施例中，七個面其中之一者為(110)刻面。在一或多個上述或接下來的實施例 中，(110)刻面係平行於閘電極層的側面。在一或多個上述或接下來的實施例中，至少七個面中的其中二者為(110)刻面。在一或多個上述或接下來的實施例中，七個面其中之一為(100)刻面。在一或多個上述或接下來的實施例中，(100)刻面係底面。在一或多個上述或接下來的實施例中，(110)刻面的長度係至少5nm。在一或多個上述或接下來的實施例中，磊晶層包含第一磊晶層與設置於第一磊晶層上的第二磊晶層。在一或多個上述或接下來的實施例中，第一磊晶層包含磷化矽(SiP)，第二磊晶層包含磷化矽，且第一磊晶層中的磷(P)濃度高於第二磊晶層中的磷濃度。在一或多個上述或接下來的實施例中，第一磊晶層包含矽鍺(SiGe)，第二磊晶層包含矽鍺，且第一磊晶層中之鍺(Ge)濃度低於第二磊晶層中之鍺濃度。
根據本揭露之其他態樣，在半導體裝置的製造方法中，鰭狀結構係形成於基材上。鰭狀結構包含自隔離絕緣層暴露出的通道層。包含閘電極層與閘介電層之閘極結構形成於部分的鰭狀結構上。側壁間隙壁形成於閘極結構之相對側。藉由移除鰭片結構中不被閘極結構所覆蓋的部分來形成凹槽。凹槽係被處理以形成八角形凹槽。源極與汲極形成於八角形凹槽內，其中源極與汲極各自包含磊晶層。凹槽係由鰭狀結構至少七面所定義。在一或多前述或接下來的實施例中，處理凹槽之操作包含施加混合物，其中組成此混合物之至少一者係選自由矽烷(silicon hydride)、鹵化矽(silicon halide)和矽烷-鹵化物(silicon hydride-halide) 所組成之族群，組成此混合物之至少另一者係選自由HCl、NH3、NF3、NH2Cl、CF4、CH3F、CHF3和HF所組成之族群。在一或多前述或接下來的實施例中，混合物包含SiH4、HCl及H2。在一或多前述或接下來的實施例中，處理凹槽之操作係在由300℃至900℃範圍中的溫度中進行。在一或多或接下來的實施例中，處理凹槽之操作係在由1托爾(Torr)至500托爾範圍中的壓力下進行。在一或多或接下來的實施例中，前述處理凹槽之操作進行了由60秒至120秒範圍內的一段時間。在一或多或接下來的實施例中，凹槽係藉由等向蝕刻來形成。在一或多或接下來的實施例中，前述至少七個面的其中之一者為(110)刻面。在一或多或接下來的實施例中，(110)刻面平行於該閘電極層的側面。在一或多或接下來的實施例中，至少七個面的其中之一者為(100)刻面。在一或多或接下來的實施例中，(100)刻面係底面。在一或多或接下來的實施例中，(110)刻面的長度係至少5nm。在一或多或接下來的實施例中，在處理凹槽之操縱中，(110)刻面之刻蝕速率與對(100)刻面之刻蝕速率的比值係在由5至10範圍內。
根據本揭露之另一態樣，在半導體裝置的製造方法中，鰭狀結構係形成於基材上。鰭狀結構包含由SiGe製成的通道層，其中通道層自隔離絕緣層暴露出。包含閘電極層與閘介電層之閘極結構形成於部分的鰭狀結構上。複數個側壁間隙壁係設置於閘極結構的複數個相對側面上。藉由移除鰭片結構中不被閘極結構所覆蓋的部分來形成凹槽。在 塑形凹槽以形成八角形的凹槽。源極與汲極形成於凹槽之中，其中源極與汲極各自包含磊晶層。凹槽係由鰭狀結構之至少七個面所定義。在一或多或接下來的實施例中，再塑形凹槽之操作係利用包含SiH4與HCl之氣體進行化學蝕刻。
根據本揭露之又一態樣，在提供一種半導體裝置，包含鰭片結構、閘極結構、複數個側壁間隙壁以及源極/汲極磊晶層，其中鰭片結構設置於基材上並向第一方向延伸，鰭片結構包含通道層和井層，井層係由與通道層不同之材料所製成；閘極結構設置於鰭片結構上方且包含閘電極層及閘介電層；複數個側壁間隙壁，設置於閘極結構的複數個相對側面上；源極/汲極磊晶層，埋設於鰭片結構之源極/汲極區域中，源極/汲極磊晶層具有在沿著第一方向的一剖面中的至少七個面。在一或多或接下來的實施例中，通道層及鰭片結構之源極/汲極區域係由矽鍺(SiGe)或鍺(Ge)所形成。
上文概述了若干實施例的特徵，以便本領域熟習此項技藝者可更好地理解本揭露的態樣。本領域熟習此項技藝者應當瞭解到他們可容易地使用本揭露做為基礎來設計或者修改其他製程及結構，以實行相同目的及/或實現與本揭露實施方式或實施利相同之優勢。本領域熟習此項技藝者亦應當瞭解到，此類等效構造不脫離本揭露的精神及範疇，以及在不脫離本揭露的精神及範疇的情況下，其可對本文進行各種改變、取代及變更。
10:基材
20:鰭狀結構
20A:通道區域
20B:井區域
30:隔離絕緣層
55:側壁間隙壁
60:源極/汲極磊晶層
62:第一磊晶層
64:第二磊晶層
66:第三磊晶層
70:層間介電層
90:閘介電層
95:閘電極層

Claims (10)

  1. 一種半導體裝置，包含：一鰭片結構，設置於一基材上，其中該鰭片結構包含一通道層且向一第一方向延伸；一閘極結構，設置於該鰭片結構上且包含一閘電極層及一閘介電層；複數個側壁間隙壁，設置於該閘極結構的複數個相對側面上；以及一源極/汲極結構，包含一磊晶層，其中該磊晶層具有在沿著該第一方向之一剖面中的至少七個面。
  2. 如請求項1所述之半導體裝置，其中該七個面其中之一者為一(110)刻面。
  3. 如請求項2所述之半導體裝置，其中該(110)刻面係平行於該閘電極層的一側面。
  4. 如請求項2所述之半導體裝置，其中該七個面其中之一者為一(100)刻面。
  5. 如請求項1所述之半導體裝置，其中該磊晶層包含一第一磊晶層及設置於該第一磊晶層上的一第二磊晶層。
  6. 一種半導體裝置的製造方法，包含： 形成一鰭片結構於一基材上，其中該鰭片結構包含自一隔離絕緣層暴露出的一通道層；形成一閘極結構於該鰭片結構的該通道層上；藉由移除該鰭片結構中不被該閘極結構所覆蓋的一部分來形成一凹槽；處理該凹槽以形成具有七個面的一八角形凹槽；以及形成一源極/汲極結構於該八角形凹槽內，其中該源極/汲極結構包含一磊晶層。
  7. 如請求項6所述之半導體裝置的製造方法，其中處理該凹槽之操作包含施加一混合物，其中組成該混合物之至少一者係選自由矽烷(silicon hydride)、鹵化矽(silicon halide)和矽烷-鹵化物(silicon hydride-halide)所組成之一族群，組成該混合物之至少另一者係選自由HCl、NH3、NF3、NH2Cl、CF4、CH3F、CHF3和HF所組成之一族群。
  8. 如請求項6所述之半導體裝置的製造方法，其中該凹槽係藉由一等向蝕刻來形成。
  9. 如請求項7所述之半導體裝置的製造方法，其中在處理該凹槽之操作中，一(110)刻面之一刻蝕速率對一(100)刻面之一刻蝕速率的一比值係在由5至10的範圍內。
  10. 一種半導體裝置，包含：一鰭片結構，設置於一基材上並向一第一方向延伸，其中該鰭片結構包含一通道層和一井層，該井層係由與該通道層不同之一材料所製成；一閘極結構，設置於該鰭片結構上方且包含一閘電極層及一閘介電層；複數個側壁間隙壁，設置於該閘極結構的複數個相對側面上；以及一源極/汲極磊晶層，埋設於該鰭片結構之一源極/汲極區域中，該源極/汲極磊晶層具有在沿著該第一方向的一剖面中的至少七個面。
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