CN110970505B - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件包括鳍结构，设置在衬底上方，其中，鳍结构包括沟道层并且沿第一方向延伸；栅极结构，包括栅电极层和栅极介电层；侧壁间隔件，设置在栅极结构的相对侧面上；以及源极/漏极结构，包括在沿第一方向的截面中具有至少七个小平面的外延层。本发明的实施例还涉及制造半导体器件的方法。

Description

半导体器件及其制造方法
技术领域
本发明的实施例涉及半导体器件及其制造方法。
背景技术
随着半导体工艺发展到纳米技术工艺节点以追求更高的器件密度、更高的性能和更低的成本，来自制造和设计问题的挑战导致了三维设计的发展，诸如鳍式场效应晶体管(Fin FET)。Fin FET器件通常包括具有高高宽比并且其中形成半导体晶体管器件的沟道和源极/漏极区域的半导体鳍。利用沟道和源极/漏极区域的增加的表面积的优势，在鳍结构上方并且沿着鳍结构的侧面(例如，包裹)形成栅极，以产生更快、更可靠和更好控制的半导体晶体管器件。在一些器件中，利用例如硅锗(SiGe)、碳化硅(SiC)和/或磷化硅(SiP)的FinFET的源极/漏极(S/D)部分中的应变材料可用于增强载流子迁移率。
发明内容
本发明的实施例提供了一种半导体器件，包括：鳍结构，设置在衬底上方，所述鳍结构包括沟道层并且沿第一方向延伸；栅极结构，设置在所述鳍结构上方并且包括栅电极层和栅极介电层；侧壁间隔件，设置在所述栅极结构的相对侧上；以及源极/漏极结构，包括在沿所述第一方向的截面中具有至少七个面的外延层。
本发明的另一实施例提供了一种用于制造半导体器件的方法，包括：在衬底上方形成鳍结构，所述鳍结构包括从隔离绝缘层暴露的沟道层；在所述鳍结构的沟道层上方形成栅极结构；通过去除所述鳍结构的未由所述栅极结构覆盖的一部分形成凹槽；处理凹槽以形成具有七个小平面的八边形凹槽；以及在所述八边形凹槽中形成源极/漏极结构，所述源极/漏极结构包括外延层。
本发明的另一实施例提供了一种半导体器件，包括：鳍结构，设置在衬底上方，所述鳍结构包括沟道层和由与所述沟道层不同的材料制成的阱层，并且沿第一方向延伸；栅极结构，设置在所述鳍结构上方并且包括栅电极层和栅极介电层；侧壁间隔件，设置在所述栅极结构的相对侧上；以及源极/漏极外延层，嵌入在所述鳍结构的源极/漏极区域内并且在沿所述第一方向的截面中具有至少七个面。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据本发明的实施例的半导体FET器件的顺序制造操作的各个阶段的一个。
图2A、图2B、图2C和图2D示出了根据本发明的实施例的半导体FET器件的顺序制造操作的各个阶段的一个。
图3A和图3B示出了根据本发明的实施例的半导体FET器件的顺序制造操作的各个阶段的一个。
图4A和图4B示出了根据本发明的实施例的半导体FET器件的顺序制造操作的各个阶段的一个。
图5A和图5B示出了根据本发明的实施例的半导体FET器件的顺序制造操作的各个阶段的一个。
图6A和图6B示出了根据本发明的实施例的半导体FET器件的顺序制造操作的各个阶段的一个。
图7示出了根据本发明的实施例的半导体FET器件的顺序制造操作的各个阶段的一个。
图8示出了根据本发明的实施例的半导体FET器件的顺序制造操作的各个阶段的一个。
图9示出了根据本发明的实施例的半导体FET器件的顺序制造操作的各个阶段的一个。
图10示出了根据本发明的实施例的半导体FET器件的顺序制造操作的各个阶段的一个。
图11A、图11B、图11C、图11D、图11E、图11F和图11G示出了根据本发明另一实施例的半导体FET器件的顺序制造操作的各个阶段。
图12A示出了根据本发明的一个实施例的半导体FET的截面图。
图12B示出了根据本发明的一个实施例的半导体FET的各个尺寸和参数。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，而是可取决于器件的工艺条件和/或所需特性。此外，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚起见，可以以不同比例任意绘制各种元件。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等间隔相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，间隔相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的间隔相对描述符可以同样地作出相应的解释。另外，术语“由...制成”可以表示“包含”或“由…组成”。在本发明中，短语“A、B和C中的一个”表示“A、B和/或C”(A、B、C、A和B、A和C、B和C或A、B和C)，并且不表示来自A的一个元件、来自B的一个元件和来自C的一个元件，除非另有说明。
确定场效应晶体管(FET)(诸如鳍式FET(FinFET))的器件性能的一个因素是外延源极/漏极结构的形状。具体地，当使FinFET的源极/漏极区域凹进并且之后在其中形成外延源极/漏极极层时，蚀刻基本上限定了外延源极/漏极结构的形状。例如，当使用各向同性蚀刻时，离子凸起损坏导致圆形源极/漏极形状，这可能导致器件性能不足。圆形源极/漏极形状可能由于离子损伤而具有不期望的表面状况，并且在沟道区域与源极/漏极区域之间具有相对长的距离(多晶硅间隔的阴影效应)。通过调整蚀刻条件，可以深度蚀刻源极/漏极区域，与使用更薄的栅侧壁间隔件一起，可以改善FinFET电流密度。然而，深度成形的源极/漏极结构可以使得漏电流的增加，并且薄的侧壁间隔件可能具有更高的电容(影响AC性能)。
在本发明中，八边形形状用于源极/漏极外延结构以解决这些问题。通过使用八边形形状，可以减小源极/漏极与沟道之间的距离(S/D接近度)，从而改善FinFET电流密度。此外，平行于鳍沟道的平坦<110>侧壁可以减小漏极感应势垒降低(DIBL)效应，实现更好的电场控制。最佳的鳍深度/源极/漏极形状深度比可以改善FinFET的Ion/Ioff电流比，并且改善的表面状况可以减少Si/外延层界面缺陷。
更具体地，在八边形源极/漏极结构中，可以减小沟道到八边形的<110>侧壁之间的距离，并且可以减小<110>侧壁表面粗糙度。在一些实施例中，八边形源极/漏极结构具有平行于栅电极的侧面的至少5nm<110>取向面。
图1至图10示出了根据本发明的半导体器件的顺序制造操作的各个阶段的视图。应当理解，可以在图1至图10所示的工艺之前、期间和之后提供附加操作，并且对于该方法的其它实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以是可互换的。
如图1所示，在衬底10上方制造一个或多个鳍结构20。此外，形成如图1所示的隔离绝缘层(例如，浅沟槽隔离：STI)。鳍结构20包括沟道区域20A和阱区域20B。
例如，衬底10是杂质浓度在约1×1015cm-3至约1×1018cm-3的范围内的p型硅衬底。在其它实施例中，衬底10是杂质浓度在约1×1015cm-3至约1×1018cm-3的范围内的n型硅衬底。可选地，衬底10可以包括另一种元素半导体，诸如锗；化合物半导体，包括IV-IV化合物半导体，诸如SiC和SiGe、III-V化合物半导体，诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或者它们的组合。在一个实施例中，衬底10是SOI(绝缘体上硅)衬底的硅层。诸如非晶Si或非晶SiC的非晶衬底，或诸如氧化硅的绝缘材料也可用作衬底10。衬底10可以包括已经适当掺杂有杂质的各个区域(例如，p型或n型导电性)。
可以通过任何合适的方法图案化鳍结构20。例如，可以使用包括双重图案化或多重图案化工艺的一个或多个光刻工艺来图案化鳍结构20。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并且使用光刻工艺图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。之后去除牺牲层，并且之后可以使用剩余的间隔件来图案化鳍结构20。
如图1所示，沿X方向延伸的三个鳍结构20在Y方向上彼此相邻设置。然而，鳍结构的数量不限于三个。该数量可以是一个、两个、四个或五个或更多。另外，可以在鳍结构20的两侧附近设置一个或多个伪鳍结构，以改善图案化工艺中的图案保真度。在一些实施例中，鳍结构20的宽度在约5nm至约40nm的范围内，并且在某些实施例中，鳍结构20的宽度可以在约7nm至约15nm的范围内。在一些实施例中，鳍结构20的高度在约100nm至约300nm的范围内，并且在其它实施例中，可以在约50nm至100nm的范围内。在一些实施例中，鳍结构20之间的间隔在约5nm至约80nm的范围内，并且在其它实施例中，可以在约7nm至15nm的范围内。然而，本领域技术人员将认识到，贯穿说明书所述的尺寸和值仅仅是实例，并且可以改变以适应不同规模的集成电路。在一些实施例中，Fin FET器件是n型Fin FET。在其它实施例中，Fin FET器件是p型Fin FET。
在形成鳍结构20之后，在鳍结构20上方形成隔离绝缘层30。
隔离绝缘层30包括通过LPCVD(低压化学汽相沉积)、等离子体CVD或可流动CVD形成的一层或多层绝缘材料，诸如氧化硅、氧氮化硅或氮化硅。在可流动CVD中，沉积可流动介电材料，而不是氧化硅。顾名思义，可流动介电材料在沉积期间可以“流动”以填充具有高高宽比的间隙或间隔。通常，各种化学物质添加至含硅前体以允许沉积的膜流动。在一些实施例中，添加氮氢键。可流动介电前体(特别地，可流动氧化硅前体)的实例包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、MSQ/HSQ、全氢硅氮烷(TCPS)、全氢-聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或甲硅烷基胺(诸如三甲硅烷基胺(TSA))。这些可流动氧化硅材料在多个操作工艺中形成。在沉积可流动膜之后，将可流动膜固化并且之后使可流动膜退火以去除不期望的元素以形成氧化硅。可流动膜可以掺杂有硼和/或磷。在一些实施例中，隔离绝缘层30可以由一层或多层SOG、SiO、SiON、SiOCN和/或氟掺杂的硅酸盐玻璃(FSG)形成。
在鳍结构20上方形成隔离绝缘层30之后，实施平坦化操作以去除隔离绝缘层30的一部分和掩模层(衬垫氧化物层和氮化硅掩模层)。平坦化操作可以包括化学机械抛光(CMP)和/或回蚀刻工艺。之后，进一步去除隔离绝缘层30，使得将成为沟道层的鳍结构20的上部分暴露，如图1所示。
在某些实施例中，可以使用湿蚀刻工艺来实施隔离绝缘层30的部分去除，例如，通过将衬底浸入氢氟酸(HF)中。在另一实施例中，可以使用干蚀刻工艺来实施隔离绝缘层30的部分去除。例如，可以使用利用CHF3或BF3作为蚀刻气体的干蚀刻工艺。
在形成隔离绝缘层30之后，可以实施热工艺(例如，退火工艺)以改善隔离绝缘层30的质量。在某些实施例中，通过在惰性气体环境(诸如N2、Ar或He气体环境)中使用快速热退火(RTA)在约900℃至约1050℃的范围内的温度下实施约1.5秒至约10秒的热工艺。
之后，如图2A至图2D所示，在鳍结构20的一部分上方形成栅极结构40。图2A是平面图(顶视图)，图2B是对应于图2A的X1-X1的截面图，图2C是对应于图2A的Y1-Y1的截面图，并且图2D是示例性立体图。
在隔离绝缘层30和暴露的鳍结构20上方形成栅极介电层和多晶硅层，并且之后实施图案化操作以获得包括由例如多晶硅制成的栅电极层45和栅极介电层35的栅极结构。在一些实施例中，通过使用包括氮化硅层43和氧化物层44的硬掩模42来实施多晶硅层的图案化。在其它实施例中，层43可以是氧化硅，并且层44可以是氮化硅。栅极介电层35可以是通过CVD、PVD、ALD、电子束蒸发或其它合适工艺形成的氧化硅。在一些实施例中，栅极介电层35可以包括一层或多层氧化硅、氮化硅、氮氧化硅或高k电介质。在一些实施例中，栅极介电层的厚度在约1nm至约5nm的范围内。在一些实施例中，栅极介电层35可以包括由二氧化硅制成的界面层。
在一些实施例中，栅电极层45可包括单层或多层结构。栅电极层45可以是具有均匀或不均匀掺杂的掺杂多晶硅。在本实施例中，栅电极层45的宽度在约30nm至约60nm的范围内。在一些实施例中，栅电极层的厚度在约30nm至约50nm的范围内。
如图2A所示，在Y方向上延伸的两个栅极结构40在X方向上彼此相邻设置。然而，栅极结构的数量不限于两个。该数量可以是一个、三个、四个或五个或更多。另外，可以将一个或多个伪栅极结构设置为与栅极结构40的两侧相邻，以改善图案化工艺中的图案保真度。在一些实施例中，栅极结构40的宽度在约5nm至约40nm的范围内，并且在某些实施例中，栅极结构40的宽度可以在约7nm至约15nm的范围内。在一些实施例中，栅极结构40是栅极替换技术中的牺牲栅极结构。
此外，如图3A和图3B所示，在栅极结构40的相对侧面上形成侧壁间隔件55。图3B是图3A的源极/漏极区域的放大图。用于侧壁间隔件55的绝缘材料层形成在栅极结构40上方。绝缘材料层以共形方式沉积，使得其形成为在垂直表面上具有基本相等的厚度，诸如栅极结构40的侧壁、水平表面和顶部。在一些实施例中，绝缘材料层的厚度在约5nm至约20nm的范围内。绝缘材料层包括SiN、SiON和SiCN中的一种或多种或任何其它合适的介电材料。绝缘材料层可以通过ALD或CVD或任何其它合适的方法形成。下一步，如图3A和图3B所示，通过各向异性蚀刻去除绝缘材料层的底部，从而形成侧壁间隔件55。在一些实施例中，侧壁间隔件55包括两层至四层不同的绝缘材料。
随后，如图4A和图4B所示，未由栅极结构40覆盖的鳍结构20的源极/漏极区域被蚀刻掉(凹进)以形成源极/漏极凹槽24。图4B是图4A的源极/漏极区域的放大图。如图4A和图4B所示，在一些实施例中，源极/漏极凹槽24的Z-X平面中的截面形状具有圆形形状。在一些实施例中，从鳍结构20A的顶部测量的凹槽24的深度D1在约25nm至约90nm的范围内，并且在其它实施例中，在约40nm至约50nm的范围内。
形成“八边形”源极/漏极凹槽25的蚀刻操作如下。在一些实施例中，如图5B所示，“八边形”是指由七条连接线限定的形状。在一些实施例中，相邻线形成约135度(例如，130-140度)的角度。首先，通过等离子体干法蚀刻使鳍结构20的源极/漏极区域凹进。在一些实施例中，等离子体干法蚀刻是各向同性蚀刻。调节凹槽蚀刻工艺中的蚀刻条件以获得所需的蚀刻轮廓。在一些实施例中，RF等离子体、变压器耦合等离子体(TCP)或电感耦合等离子体(ICP)与包括CH4、CHF3、O2、HBr、He、Cl2、NF3和/或N2的工艺气体一起用于改变功率和/或偏置条件。在一些实施例中，之后实施清洁操作以去除鳍结构20的源极/漏极区域的表面原生氧化物。在一些实施例中，利用使用NH3、NF3、He和H2的混合气体的RF等离子体。在其它实施例中，省略了清洁操作。在其它实施例中，源极/漏极凹槽25具有嵌入在鳍结构内的至少一个直侧壁，并且在某些实施例中，源极/漏极凹槽25具有嵌入在鳍结构内的两个直侧壁。
之后，处理鳍结构20的源极/漏极凹槽24以形成八边形形状，如图5A和图5B所示。处理的凹槽25具有七个表面的八边形形状。在一些实施例中，源极/漏极凹槽25的底部是硅(或SiGe或Ge)的(100)表面，并且源极/漏极凹槽25的侧面是硅的(110)表面。
在一些实施例中，处理是化学蚀刻。在一些实施例中，使用SiH4、HCl和H2的混合气体实施处理。在一些实施例中，不使用等离子体辅助。在一些实施例中，SiH4用作表面修复和成形气体，并且HCl用作污染物去除气体。在一些实施例中，H2是载气。在一些实施例中，在从约300℃至约900℃的温度下加热衬底。在某些实施例中，温度在从约600℃至约800℃的范围内。在一些实施例中，在从约1托至约500托的压力下实施处理，并且在其它实施例中，压力在从约5托至约50托的范围内。在一些实施例中，处理时间为约60秒至约120秒。
为了获得八边形形状，通过调节诸如温度、压力和气体流量的处理参数来控制蚀刻比(110)/(100)。在一些实施例中，蚀刻比(110)/(100)在从约5至约10的范围内，并且在其它实施例中，在从约6至8的范围内。另外，通过调整工艺参数，可以控制源极/漏极凹槽24中的(110)和(100)表面的表面粗糙度(RMS)。
在其它实施例中，表面修复和成形气体包括基于Si的气体，诸如氢化硅(SixHy)、碳化硅-氢化物(SixCyHz)和/或氢化硅-卤化物(SixHyClz或SixHyFz)。例如，在一些实施例中，表面修复和成形气体包括SiH4、Si2H6、SiCH6、SiHyClz(y+z＝4)、Si2HyClz(y+z＝6)、SiHyFz(y+z＝4)和/或Si2HyFz(y+z＝6)。在其它实施例中，使用基于Ge的气体，诸如氢化锗(GH4，GH2H6)、氢化锗-卤化物。当鳍结构20由SiGe制成时，使用基于Si的气体和基于Ge的气体的混合物。污染物去除气体包括HxCly、NHx、NFx、NHxCly、CFx、CHxFy和/或HxFy。例如，污染物去除气体包括HCl、NH3、NF3、NH2Cl、CF4、CH3F、CHF3和/或HF。载气包括N2、H2、Ar和/或He。
在一些实施例中，(110)表面恰好位于侧壁间隔件55下方。在一些实施例中，(110)表面比侧壁间隔件55的中心更靠近沟道(恰好在栅极下方)。
在形成八边形源极/漏极凹槽25之后，在源极/漏极凹槽25中形成一个或多个源极/漏极外延层60，如图6A和图6B所示。在一些实施例中，形成第一外延层62、第二外延层64和第三外延层66。在其它实施例中，没有形成第三外延层。
第一外延层62形成在源极/漏极凹槽25的底部上方。第一外延层62用作沟道应力源，用于向沟道层20A施加拉伸应力。在一些实施例中，第一外延层62包括用于n型FinFET的SiP或SiCP，以及用于p型FinFET的掺杂有B的SiGe。在一些实施例中，第一外延层中的P(磷)的量在约1×1018原子/cm3至约1×1020原子/cm3的范围内。在一些实施例中，第一外延层62的厚度在约5nm至20nm的范围内，并且在其它实施例中，在约5nm至约15nm的范围内。
当第一外延层62是SiGe时，在一些实施例中，Ge的量为约25％原子至约32％原子，并且在其它实施例中为约28％原子至约30％原子。
在形成第一外延层62之后，在第一外延层62上方形成第二外延层64。第二外延层64用作主沟道应力源，用于向沟道层20A施加拉伸应力。在一些实施例中，第二外延层64包括用于n型FinFET的SiP或SiCP，以及用于p型FinFET的掺杂有B的SiGe。在一些实施例中，第二外延层64中的磷的量高于第一外延层62的磷的量，并且在约1×1020原子/cm3至约2×1020原子/cm3的范围内。在该实施例中，第二外延层64的厚度在约20nm至40nm的范围内，或者在其它实施例中在约25nm至约35nm的范围内。
当第二外延层64是SiGe时，在一些实施例中，Ge的量为约40％原子至约50％原子，并且在其它实施例中为约41％原子至约46％原子。
在形成第二外延层64之后，可以在第二外延层64上方形成第三外延层66。第三外延层66可以包括SiP外延层。第三外延层66是用于在源极/漏极中形成硅化物的牺牲层。在一些实施例中，第三外延层66中的磷的量小于第二外延层64的磷的量，并且在约1×1018原子/cm3至约1×1020原子/cm3的范围内。
当第三外延层66是SiGe时，在一些实施例中，Ge的量小于约20％原子，并且在其它实施例中为约1％原子至约18％原子。
在至少一个实施例中，外延层62、64和66通过LPCVD工艺、分子束外延、原子层沉积或任何其它合适的方法外延生长。使用诸如SiH4、Si2H6或Si3H8的硅源气体；诸如GeH4或G2H6的锗源气体；诸如CH4或SiH3CH的碳源气体和诸如PH3的磷源气体，在约400至800℃的温度下和约1至200托的压力下实施LPCVD工艺。
之后，如图7所示，在S/D外延层60和牺牲栅极结构40上方形成层间介电(ILD)层70。用于ILD层70的材料包括含Si、O、C和/或H的化合物，诸如氧化硅、SiCOH和SiOC。诸如聚合物的有机材料可以用于ILD层70。
在形成ILD层70之后，实施诸如CMP的平坦化操作，使得牺牲栅电极层45的顶部暴露，如图8所示。在一些实施例中，在形成ILD层70之前，形成接触蚀刻停止层，诸如氮化硅层或氮氧化硅层。
之后，去除牺牲栅电极层45和牺牲栅极介电层35，从而形成如图9所示的栅极间隔47。可以使用等离子体干蚀刻和/或湿蚀刻来去除牺牲栅极结构。当牺牲栅电极层45是多晶硅并且ILD层70是氧化硅时，可以使用诸如TMAH溶液的湿蚀刻剂来选择性地去除牺牲栅电极层45。之后使用等离子体干蚀刻和/或湿蚀刻去除牺牲栅极介电层35，如图9所示。
在去除牺牲栅电极层45和牺牲栅极介电层35之后，在栅极间隔47中形成栅极介电层90和栅电极95，如图10所示。在一些实施例中，栅极介电层90包括一层或多层介电材料，诸如氧化硅、氮化硅或高k介电材料、其它合适的介电材料，和/或它们的组合。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其它合适的高k介电材料和/或它们的组合。在一些实施例中，栅极介电层90包括通过使用化学氧化在沟道层和介电材料之间形成的界面层。栅极介电层90可以通过CVD、ALD或任何合适的方法形成。在一个实施例中，使用诸如ALD的高度共形沉积工艺形成栅极介电层90，以确保在每个沟道层周围形成具有均匀厚度的栅极介电层。在一个实施例中，栅极介电层90的厚度在从约1nm至约10nm的范围内。
随后，在栅极介电层90上形成栅电极层95。栅电极层95包括一层或多层导电材料，诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其它合适的材料和/或它们的组合。栅电极层95可以通过CVD、ALD、电镀或其它合适的方法形成。用于栅极介电层90和栅电极层95的金属也沉积在第一ILD层70的上表面上方。之后，通过使用例如CMP平坦化形成在ILD层70上方的用于栅电极层的材料，直到露出ILD层70的顶面。
在本发明的某些实施例中，一个或多个功函调整层(未示出)插入在栅极介电层90和栅电极层95之间。功函调整层由导电材料制成，诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层，或这些材料中的两种或多种的多层。对于n沟道FET，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种用作功函调整层，并且对于p沟道FET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一种或多种用作功函调整层。功函调整层可以通过ALD、PVD、CVD、电子束蒸发或其它合适的工艺形成。此外，功函调整层可以分别形成为用于n沟道FET和p沟道FET，n沟道FET和p沟道FET可以使用不同的金属层。
在一些实施例中，在平坦化操作之后，使金属栅电极层95凹进，并且在凹进的栅电极层上方形成覆盖绝缘层(未示出)。覆盖绝缘层包括一层或多层基于氮化硅的材料，诸如SiN。可以通过沉积绝缘材料之后进行平坦化操作来形成覆盖绝缘层。
应当理解，FET经历进一步的CMOS工艺以形成各个部件，诸如接触件/通孔、互连金属层、介电层、钝化层等。
图11A至图11G示出了根据本发明的半导体器件的顺序制造操作的各个阶段的视图。应当理解，可以在图11A至图11G所示的工艺之前、期间和之后提供附加操作，并且对于该方法的其它实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以是可互换的。在图11A至图11G的实施例中可以采用与参照图1至图10描述的前述实施例相同或相似的材料、配置、尺寸和/或工艺，并且可以省略其详细说明。
如图11A所示，在半导体衬底110的表面区域中形成隔离绝缘层130(例如，STI)。在一些实施例中，衬底110是具有(100)取向的硅衬底。
之后，如图11B所示，通过一个或多个蚀刻操作使由隔离绝缘层130围绕的有源区域凹进。
下一步，如图11C所示，在凹进部分中外延形成沟道半导体层120。在一些实施例中，沟道半导体层120包括Si、SiGe和/或Ge。在某些实施例中，缓冲层插入在衬底110和沟道半导体层120之间。在一些实施例中，阱层115形成在沟道半导体层120的底部。
之后，如图11D所示，形成每个都具有栅极介电层135和栅电极层145的栅极结构，并且在栅极结构的相对侧面上进一步形成侧壁间隔件155，类似于图2A至图3B。在一些实施例中，侧壁间隔件155包括一层或多层。
随后，如图11E所示，半导体层120的未由栅极结构覆盖的源极/漏极区域被蚀刻掉(凹进)以形成源极/漏极凹槽124，类似于图4A和图4B。
之后，如图11F所示，处理源极/漏极凹槽124以形成八边形凹槽125，类似于图5A和图5B。处理的凹槽125具有七个表面的八边形形状。在一些实施例中，源极/漏极凹槽125的底部是硅(或SiGe或Ge)的(100)表面，并且源极/漏极凹槽125的侧面是硅的(110)表面。
此外，如图11G所示，在八边形凹槽125中形成一个或多个源极/漏极外延层160，类似于图6A和图6B。
图12A示出了在第三外延层66上方形成层间介电(ILD)层170和源极/漏极接触件180之后的截面图。源极/漏极外延层60具有八边形形状，该八边形形状具有底面610、两个下倾斜面620和630、两个中间面640和650以及两个上倾斜面660和670。
图12B示出了根据本发明的实施例的半导体器件的各种尺寸或参数。在一些实施例中，金属栅电极95的宽度203在从约5nm至约45nm的范围内。在一些实施例中，侧壁间隔件55和栅电极95的总宽度201在从约15nm至约95nm的范围内。在一些实施例中，宽度201大于源极/漏极外延层60的开口的宽度202。在一些实施例中，宽度202在从约25nm至约35nm的范围内。在一些实施例中，鳍结构20的宽度在从约15nm至约25nm的范围内。源极/漏极接触件180在其底部的宽度204在从约10nm至约25nm的范围内。在一些实施例中，侧壁间隔件55的厚度(一侧)与栅电极在X方向上的宽度的比率在从约1至约9的范围内。
在一些实施例中，源极/漏极凹槽25的深度205在从约30nm至约100nm的范围内，并且在其它实施例中在从约46nm至约56nm的范围内。在一些实施例中，从鳍结构的顶部至隔离绝缘层30的上表面的水平面测量的鳍结构20的深度206(对应于沟道区域20A的长度)与深度205的比率在从约0.6到约1.0的范围内。
在一些实施例中，八边形源极/漏极外延层上的(110)面(中间面640和650)的长度207在从约5nm至约25nm的范围内，这可以改善DIBL、泄漏和电控制场。在其它实施例中，长度207在从约18nm至约22nm的范围内。在一些实施例中，源极/漏极外延层60的底面610的宽度208在从约15nm至约25nm的范围内，并且在其它实施例中在从约18nm至约22nm的范围内。在一些实施例中，源极/漏极外延层60的中间面640与鳍结构的沟道区域之间的距离209在从约0.2nm至约4nm的范围内，并且在其它实施例中在从约2.5nm至约3.5nm的范围内。
在一些实施例中，中间面640((110)表面)与下倾斜面620((111)表面)之间的角度210在从约110)至约130)的范围内。在一些实施例中，鳍结构的表面与上倾斜面660之间的角度212在从约302至约702的范围内。
在一些实施例中，第二外延层64底部的第一外延层62的厚度213在从约15nm至约30nm的范围内，并且在其它实施例中在从约16nm至约25nm的范围内。在一些实施例中，厚度213与源极/漏极外延层60的总厚度211的比率在从约0.25至约0.45的范围内。在一些实施例中，厚度211大于深度205。在一些实施例中，第二外延层64与中间面650之间的距离214在从10nm至约20nm的范围内，并且在其它实施例中等于或小于16nm。在一些实施例中，侧壁间隔件55的厚度与源极/漏极外延层和沟道区域之间的距离209之间的差在从约2nm至约25nm的范围内。
应当理解，不是所有的优势都已经在此处讨论，没有特定的优势对所有实施例或实例都是需要的，并且其它是实施例或实例可以提供不同的优势。
根据本发明的实施例，通过采用八边形源极/漏极结构，可以减小沟道与八边形的<110>侧壁之间的距离，并且可以减小<110>侧壁表面粗糙度。此外，可以改善器件性能。
根据本发明的一个方面，半导体器件包括设置在衬底上方的鳍结构，其中，鳍结构包括沟道层并且沿第一方向延伸；栅极结构，包括栅电极层和栅极介电层；侧壁间隔件，设置在栅极结构的相对侧面上，侧壁间隔件设置在栅极结构的相对侧上；以及源极/漏极结构，包括外延层，该外延层在沿第一方向的截面中具有至少七个面。在以上或以下的一个或多个实施例中，七个面中的一个是(110)面。在以上或以下的一个或多个实施例中，(110)面平行于栅电极的侧面。在以上或以下的一个或多个实施例中，七个面中的两个是(110)面。在以上或以下的一个或多个实施例中，七个面中的一个是(100)面。在以上或以下的一个或多个实施例中，(100)面是底面。在以上或以下的一个或多个实施例中，(110)面的长度为至少5nm。在以上或以下的一个或多个实施例中，外延层包括第一外延层和设置在第一外延层上的第二外延层。在以上或以下的一个或多个实施例中，第一外延层包括SiP，第二外延层包括SiP，并且第一外延层中的P浓度大于第二外延层中的P浓度。在以上或以下的一个或多个实施例中，第一外延层包括SiGe，第二外延层包括SiGe，并且第一外延层中的Ge的量小于第二外延层中的Ge的量。
根据本发明的另一方面，在用于制造半导体器件的方法中，在衬底上方形成鳍结构。鳍结构包括从隔离绝缘层暴露的沟道层。在鳍结构的一部分上方形成包括栅电极层和栅极介电层的栅极结构。侧壁间隔件形成在栅极结构的相对侧面上方。通过去除未由栅极结构覆盖的鳍结构的一部分来形成凹槽。处理凹槽以形成八边形凹槽。在八边形凹槽中形成源极和漏极，每个均包括外延层。凹槽由鳍结构的七个面限定。在以上或以下的一个或多个实施例中，处理凹槽包括施加选自由氢化硅、卤化硅和氢化硅卤化物组成的组中的至少一种，以及选自HCl、NH3、NF3、NH2Cl、CF4、CH3F、CHF3和HF中的至少一种的混合物。在以上或以下的一个或多个实施例中，混合物包括SiH4、HCl和H2。在以上或以下的一个或多个实施例中，处理在从300℃至900℃的温度下实施。在以上或以下的一个或多个实施例中，处理在从1托至500托的压力下实施。在以上或以下的一个或多个实施例中，处理实施的持续时间在从60秒至120秒的范围内。在以上或以下的一个或多个实施例中，凹槽通过各向同性蚀刻形成。在以上或以下的一个或多个实施例中，七个面中的一个是(110)面。在以上或以下的一个或多个实施例中，(110)面平行于栅电极的侧面。在以上或以下的一个或多个实施例中，七个面中的一个是(100)面。在以上或以下的一个或多个实施例中，(100)面是底面。在以上或以下的一个或多个实施例中，(110)面的长度为至少5nm。在以上或以下的一个或多个实施例中，在处理凹槽中，(110)面的蚀刻速率与(100)面的蚀刻速率的比率在从5至10的范围内。
根据本发明的另一方面，在用于制造半导体器件的方法中，在衬底上方形成鳍结构。鳍结构包括由SiGe制成并且从隔离绝缘层暴露的沟道层。在鳍结构的一部分上方形成包括栅电极层和栅极介电层的栅极结构。在栅极结构的相对侧面上方形成侧壁间隔件。通过去除未由栅极结构覆盖的鳍结构的一部分来形成凹槽。重塑凹槽以形成八边形凹槽。在八边形凹槽中形成源极和漏极，每个均包括外延层。凹槽由鳍结构的至少七个面限定。在以上或以下的一个或多个实施例中，通过使用含SiH4和HCl的气体的化学蚀刻来实施重塑凹槽。
上面概述了若干实施例的特征，从而使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种半导体器件，包括：
鳍结构，设置在衬底上方，所述鳍结构包括沟道层并且沿第一方向延伸；
栅极结构，设置在所述鳍结构上方并且包括栅电极层和栅极介电层；
侧壁间隔件，设置在所述栅极结构的相对侧上；以及
源极/漏极结构，包括在沿所述第一方向的截面中具有至少七个面的外延层，
其中，所述至少七个面包括：两个或更多个(110)面、一个(100)面和两个(111)面作为所述外延层与所述鳍结构之间的界面，
所述外延层包括第一外延层和设置在所述第一外延层上的第二外延层，以及
所述第二外延层的底部部分设置在其中所述两个(110)面连接至相应的两个(111)面的水平面之上。
2.根据权利要求1所述的半导体器件，其中，所述鳍结构的沟道层由SiGe或Ge制成。
3.根据权利要求1所述的半导体器件，其中，所述(110)面平行于所述栅电极层的侧面。
4.根据权利要求1所述的半导体器件，其中，所述第二外延层的底部的所述第一外延层的厚度在从15nm至30nm的范围内。
5.根据权利要求2所述的半导体器件，其中，所述第二外延层的厚度在20nm至40nm的范围内。
6.根据权利要求1所述的半导体器件，其中，所述(100)面是底面。
7.根据权利要求1所述的半导体器件，其中，所述(110)面的长度为至少5nm。
8.根据权利要求1所述的半导体器件，还包括：第三外延层，设置在所述第二外延层上。
9.根据权利要求1所述的半导体器件，其中：
所述第一外延层包括SiP，
所述第二外延层包括SiP，以及
所述第一外延层中的P浓度大于所述第二外延层中的P浓度。
10.根据权利要求1所述的半导体器件，其中：
所述第一外延层包括SiGe，
所述第二外延层包括SiGe，以及
所述第一外延层中的Ge的量小于所述第二外延层中的Ge的量。
11.一种用于制造半导体器件的方法，包括：
在衬底上方形成鳍结构，所述鳍结构包括从隔离绝缘层暴露的沟道层；
在所述鳍结构的沟道层上方形成栅极结构；
通过去除所述鳍结构的未由所述栅极结构覆盖的一部分形成凹槽；
处理凹槽以形成具有七个小平面的八边形凹槽；以及
在所述八边形凹槽中形成源极/漏极结构，所述源极/漏极结构包括外延层，
其中，所述七个小平面包括：两个或更多个(110)面、一个(100)面和两个(111)面作为所述外延层与所述鳍结构之间的界面，
所述外延层包括第一外延层和设置在所述第一外延层上的第二外延层，以及
所述第二外延层的底部部分设置在其中所述两个(110)面连接至相应的两个(111)面的水平面之上。
12.根据权利要求11所述的方法，其中，处理所述凹槽包括施加选自由氢化硅、卤化硅和氢化硅卤化物组成的组中的至少一种，以及选自HCl、NH3、NF3、NH2Cl、CF4、CH3F、CHF3和HF组成的组中的至少一种的混合物。
13.根据权利要求12所述的方法，其中，所述混合物包括SiH4、HCl和H2。
14.根据权利要求12所述的方法，其中，所述处理在从300℃至900℃的范围内的温度下实施。
15.根据权利要求12所述的方法，其中，所述处理在从1托至500托的范围内的压力下实施。
16.根据权利要求12所述的方法，其中，所述处理实施的持续时间在从60秒至120秒的范围内。
17.根据权利要求11所述的方法，其中，通过各向同性蚀刻形成所述凹槽。
18.根据权利要求12所述的方法，其中，在处理所述凹槽中，(110)面的蚀刻速率与(100)面的蚀刻速率的比率在从5至10的范围内。
19.一种半导体器件，包括：
鳍结构，设置在衬底上方，所述鳍结构包括沟道层和由与所述沟道层不同的材料制成的阱层，并且沿第一方向延伸；
栅极结构，设置在所述鳍结构上方并且包括栅电极层和栅极介电层；
侧壁间隔件，设置在所述栅极结构的相对侧上；以及
源极/漏极外延层，嵌入在所述鳍结构的源极/漏极区域内并且在沿所述第一方向的截面中具有至少七个面，
其中，所述至少七个面包括：两个或更多个(110)面、一个(100)面和两个(111)面作为所述源极/漏极外延层与所述鳍结构之间的界面，
所述源极/漏极外延层包括第一外延层和设置在所述第一外延层上的第二外延层，以及
所述第二外延层的底部部分设置在其中所述两个(110)面连接至相应的两个(111)面的水平面之上。
20.根据权利要求19所述的半导体器件，其中，所述鳍结构的所述沟道层和所述源极/漏极区域由SiGe或Ge制成。
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