KR102313850B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

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Abstract

반도체 디바이스는, 기판 위에 배치된 핀 구조체 - 핀 구조체는 채널층을 포함하고 제1 방향으로 연장됨 - , 게이트 전극층 및 게이트 유전체층을 포함하는 게이트 구조체, 게이트 구조체의 대향 측들 상에 배치된 측벽 스페이서, 및 제1 방향을 따르는 단면에서 적어도 일곱 개의 패싯을 구비하는 에피택셜층을 포함하는 소스/드레인 구조체를 포함한다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 출원은 2018년 9월 28일자로 출원된 미국 가출원 제62/738,666호의 우선권을 주장하는데, 그 전체 내용은 참조에 의해 본원에 통합된다.
반도체 산업이, 더 높은 디바이스 밀도, 더 높은 성능, 및 더 낮은 비용을 추구하여 나노미터 기술 프로세스 노드로 진행함에 따라, 제조 및 설계 둘 모두로부터의 도전 과제는 핀 전계 효과 트랜지스터(fin field effect transistor; Fin FET)와 같은 삼차원 설계의 개발로 나타나게 되었다. Fin FET 디바이스는 통상적으로 높은 종횡비를 가지며 반도체 트랜지스터 디바이스의 채널 및 소스/드레인 영역이 형성되는 반도체 핀(semiconductor fin)을 포함한다. 채널 및 소스/드레인 영역의 증가된 표면적의 이점을 활용하여 핀 구조체(fin structure) 위에 그리고 핀 구조체의 측면을 따라 게이트가 형성되어(예를 들면, 랩핑(wrapping)), 더 빠르고, 신뢰성이 더 높으며, 제어가 더 잘 되는 반도체 트랜지스터 디바이스를 생산한다. 몇몇 디바이스에서, 캐리어 이동성을 향상시키기 위해, 예를 들면, 실리콘 게르마늄(silicon germanium; SiGe), 실리콘 탄화물(silicon carbide; SiC), 및/또는 실리콘 인화물(silicon phosphide; SiP)을 활용하는 변형 재료가 Fin FET의 소스/드레인(source/drain; S/D) 부분에서 사용될 수도 있다.
본 개시는 첨부하는 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피쳐는 일정한 축척으로 묘사되지 않으며 예시적 목적만을 위해 사용된다는 것이 강조된다. 실제, 다양한 피쳐의 치수는 논의의 명확화를 위해 임의적으로 증가 또는 감소될 수도 있다.
도 1은, 본 개시의 실시형태에 따른, 반도체 FET 디바이스의 순차적인 제조 동작의 다양한 단계 중 하나를 도시한다.
도 2a, 도 2b, 도 2c 및 도 2d는, 본 개시의 실시형태에 따른, 반도체 FET 디바이스의 순차적인 제조 동작의 다양한 단계 중 하나를 도시한다.
도 3a 및 도 3b는, 본 개시의 실시형태에 따른, 반도체 FET 디바이스의 순차적인 제조 동작의 다양한 단계 중 하나를 도시한다.
도 4a 및 도 4b는, 본 개시의 실시형태에 따른, 반도체 FET 디바이스의 순차적인 제조 동작의 다양한 단계 중 하나를 도시한다.
도 5a 및 도 5b는, 본 개시의 실시형태에 따른, 반도체 FET 디바이스의 순차적인 제조 동작의 다양한 단계 중 하나를 도시한다.
도 6a 및 도 6b는, 본 개시의 실시형태에 따른, 반도체 FET 디바이스의 순차적인 제조 동작의 다양한 단계 중 하나를 도시한다.
도 7은, 본 개시의 실시형태에 따른, 반도체 FET 디바이스의 순차적인 제조 동작의 다양한 단계 중 하나를 도시한다.
도 8은, 본 개시의 실시형태에 따른, 반도체 FET 디바이스의 순차적인 제조 동작의 다양한 단계 중 하나를 도시한다.
도 9는, 본 개시의 실시형태에 따른, 반도체 FET 디바이스의 순차적인 제조 동작의 다양한 단계 중 하나를 도시한다.
도 10은, 본 개시의 실시형태에 따른, 반도체 FET 디바이스의 순차적 제조 동작의 다양한 단계 중 하나를 도시한다.
도 11a, 도 11b, 도 11c, 도 11d, 도 11e, 도 11f 및 도 11g는, 본 개시의 다른 실시형태에 따른, 반도체 FET 디바이스의 순차적 제조 동작의 다양한 단계를 도시한다.
도 12a는, 본 개시의 실시형태에 따른, 반도체 FET의 단면도를 도시한다.
도 12b는, 본 개시의 실시형태에 따른, 반도체 FET의 다양한 치수 및 파라미터를 도시한다.
다음의 개시는 본 개시의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다는 것이 이해되어야 한다. 본 개시를 단순화하기 위해, 컴포넌트 및 배열의 특정한 실시형태 또는 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 예를 들면, 엘리먼트의 치수는 개시된 범위 또는 값으로 제한되는 것이 아니라, 프로세스 조건 및/또는 디바이스의 소망되는 속성(property)에 의존할 수도 있다. 또한, 후속하는 설명에서 제2 피쳐 위에서의 또는 상에서의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피쳐가 직접 접촉하지 않을 수도 있도록, 제1 피쳐와 제2 피쳐 사이에 끼이는 추가적인 피쳐가 형성될 수도 있는 실시형태도 또한 포함할 수도 있다. 다양한 피쳐는 간략화 및 명료성을 위해 상이한 스케일로 임의적으로 묘화될 수도 있다.
게다가, 도면에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하는 설명의 용이성을 위해, "밑(beneath)", "아래(below)", "하부(lower)", "위(above)", "상부(upper)" 및 등등과 같은 공간적으로 상대적인 용어가 본원에서 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에 묘사된 방위 외에, 사용 또는 동작에서 디바이스의 상이한 방위를 포괄하도록 의도된다. 장치는 다르게 배향될 수도 있고(90 도 회전되거나 또는 다른 방위에 있을 수도 있고), 본원에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수도 있다. 또한, 용어 "로 제조되는(made of)"은 "포함하는(comprising)" 또는 "구성되는(consisting of)"을 의미할 수도 있다. 본 개시에서, 어구 "A, B 및 C"는 "A, B 및/또는 C"(A, B, C, A 및 B, A 및 C, B 및 C, 또는 A, B 및 C)를 의미하며, 달리 설명되지 않는 한, A로부터의 하나의 엘리먼트, B로부터의 하나의 엘리먼트 및 C로부터의 하나의 엘리먼트를 의미하지는 않는다.
전계 효과 트랜지스터(field effect transistor; FET), 예컨대 핀(fin) FET(FinFET)의 디바이스 성능을 결정하는 요인 중 하나는, 에피택셜 소스/드레인 구조체의 형상이다. 특히, FinFET의 소스/드레인 영역에 리세스가 형성되고(recessed) 그 다음 그 안에 에피택셜 소스/드레인층이 형성되는 경우, 에칭은 실질적으로 에피택셜 소스/드레인 구조체의 형상을 정의한다. 예를 들면, 등방성 에칭(isotropic etching)이 사용되는 경우, 이온 범핑 손상은 둥근 소스/드레인 형상으로 이어지는데, 이것은 불충분한 디바이스 성능을 야기할 수도 있다. 둥근 소스/드레인 형상은 이온 손상에 기인하는 바람직하지 않은 표면 상태(surface condition)를 가질 수도 있고, 채널 영역과 소스/드레인 영역 사이에서 상대적으로 긴 거리를 갖는다(폴리 공간(poly space)에 의한 그림자 효과). 에칭 조건을 조정하는 것에 의해, 더 얇은 게이트 측벽 스페이서의 사용과 함께, 소스/드레인 영역을 더 깊게 에칭하는 것이 가능하고, FinFET 전류 밀도를 향상시키는 것이 가능할 수도 있다. 그러나, 더 깊은 형상의 소스/드레인 구조체는 누설 전류의 증가를 야기할 수도 있고, 얇은 측벽 스페이서는 더 높은 커패시턴스를 가질 수도 있다(AC 성능에 영향을 미침).
본 개시에서는, 이들 문제를 해결하기 위해 소스/드레인 에피택셜 구조체에 대해 팔각형 형상이 활용된다. 팔각형 형상을 사용하는 것에 의해, 소스/드레인과 채널 사이의 거리(S/D 근접도)를 감소시키는 것이 가능하고, 그에 의해, FinFET의 전류 밀도를 향상시킨다. 게다가, 핀 채널에 평행한 평탄한 <110> 측벽은 드레인 유도 장벽 저하(drain-induced barrier lowering; DIBL) 효과를 감소시킬 수 있어서, 더 양호한 전기장 제어를 실현할 수 있다. 최적의 핀 깊이/소스/드레인 형상 깊이 비율은 FinFET의 Ion/Ioff 전류 비율을 향상시킬 수 있고, 향상된 표면 상태는 Si/에피택셜층 인터페이스 결함을 감소시킬 수 있다.
더 구체적으로, 팔각형 소스/드레인 구조체에서, 채널과 팔각형의 <110> 측벽 사이의 거리는 감소될 수 있고, <110> 측벽 표면 거칠기가 감소될 수 있다. 몇몇 실시형태에서, 팔각형 소스/드레인 구조체는, 게이트 전극의 측면에 평행한 적어도 5 nm <110> 방위면(orientation face)을 갖는다.
도 1 내지 도 10은, 본 개시에 따른, 반도체 디바이스의 순차적인 제조 동작의 다양한 단계의 도면을 도시한다. 도 1 내지 도 10에 의해 도시되는 프로세스 이전, 동안, 및 이후에 추가적인 동작이 제공될 수도 있다는 것, 및 하기에 설명되는 동작 중 일부는 방법의 추가적인 실시형태를 위해 교체 또는 제거될 수 있다는 것이 이해된다. 동작/프로세스의 순서는 상호 교환 가능할 수도 있다.
도 1에서 도시되는 바와 같이, 하나 이상의 핀 구조체(20)가 기판(10) 위에 제조된다. 게다가, 도 1에서 도시되는 바와 같은 격리 절연층(isolation insulating layer)(예를 들면, 얕은 트렌치 격리(shallow trench isolation): STI)이 형성된다. 핀 구조체(20)는 채널 영역(20A) 및 웰 영역(20B)을 포함한다.
기판(10)은, 예를 들면, 대략 1 × 1015 cm-3 내지 대략 1 × 1018 cm-3의 범위 내의 불순물 농도를 갖는 p 형 실리콘 기판이다. 다른 실시형태에서, 기판(10)은 대략 1 × 1015 cm-3 내지 대략 1 × 1018 cm-3의 범위 내의 불순물 농도를 갖는 n 형 실리콘 기판이다. 대안적으로, 기판(10)은 게르마늄과 같은 다른 기본 반도체; SiC 및 SiGe와 같은 IV-IV족 화합물 반도체, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP와 같은 III-V족 화합물 반도체를 포함하는 화합물 반도체; 또는 이들의 조합을 포함할 수도 있다. 하나의 실시형태에서, 기판(10)은 SOI(silicon-on insulator; 실리콘 온 인슐레이터) 기판의 실리콘층이다. 비정질(amorphous) Si 또는 비정질 SiC와 같은 비정질 기판, 또는 실리콘 산화물(silicon oxide)과 같은 절연성 재료가 또한 기판(10)으로서 또한 사용될 수도 있다. 기판(10)은 불순물(예를 들면, p 형 또는 n 형 전도성)로 적절하게 도핑된 다양한 영역을 포함할 수도 있다.
핀 구조체(20)는 임의의 적절한 방법에 의해 패턴화될 수도 있다. 예를 들면, 핀 구조체(20)는, 이중 패턴화 또는 다중 패턴화 프로세스를 비롯한, 하나 이상의 포토리소그래피 프로세스를 사용하여 패턴화될 수도 있다. 일반적으로, 이중 패턴화 또는 다중 패턴화 프로세스는 포토리소그래피 및 자기 정렬 프로세스(self-aligned process)를 결합하여, 예를 들면, 다르게는, 단일의 직접 포토리소그래피 프로세스를 사용하여 획득 가능한 것보다 더 작은 피치를 갖는 패턴이 생성되는 것을 허용한다. 예를 들면, 하나의 실시형태에서, 희생층(sacrificial layer)이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패턴화된다. 스페이서는 자기 정렬 프로세스를 사용하여 패턴화된 희생층과 나란히 형성될 수도 있다. 그 다음, 희생층이 제거되고, 그 다음, 나머지 스페이서가 핀 구조체(20)를 패턴화하는 데 사용될 수도 있다.
도 1에서 도시되는 바와 같이, X 방향으로 연장되는 세 개의 핀 구조체(20)가 Y 방향에서 서로 인접하여 배치된다. 그러나, 핀 구조체의 수는 세 개로 제한되지 않는다. 개수는 한 개, 두 개, 네 개 또는 다섯 개 이상일 수도 있다. 또한, 하나 이상의 더미 핀 구조체가 핀 구조체(20)의 양 측에 인접하게 배치되어, 패턴화 프로세스에서 패턴 충실도를 향상시킬 수도 있다. 핀 구조체(20)의 폭은, 몇몇 실시형태에서는, 대략 5 nm 내지 대략 40 nm의 범위 내에 있고, 소정의 실시형태에서는, 대략 7 nm 내지 대략 15 nm의 범위 내에 있을 수도 있다. 핀 구조체(20)의 높이는, 몇몇 실시형태에서는, 대략 100 nm 내지 대략 300 nm의 범위 내에 있고, 다른 실시형태에서는, 대략 50 nm 내지 100 nm의 범위 내에 있을 수도 있다. 핀 구조체(20) 사이의 공간은, 몇몇 실시형태에서는, 대략 5 nm 내지 대략 80 nm의 범위 내에 있고, 다른 실시형태에서는, 대략 7 nm 내지 15 nm의 범위 내에 있을 수도 있다. 그러나, 기술 분야에서 숙련된 자는, 설명 전반에 걸쳐 언급되는 치수 및 값이 예에 불과하며, 집적 회로의 상이한 스케일에 적합하도록 변경될 수도 있다는 것을 인식할 것이다. 몇몇 실시형태에서, Fin FET 디바이스는 n 형 Fin FET이다. 다른 실시형태에서, Fin FET 디바이스는 p 형 Fin FET이다.
핀 구조체(20)가 형성된 이후, 핀 구조체(20) 위에 격리 절연층(isolation insulating layer)(30)이 형성된다.
격리 절연층(30)은 LPCVD(low pressure chemical vapor deposition; 저압 화학 기상 증착), 플라즈마 CVD 또는 유동 가능 CVD에 의해 형성되는 실리콘 산화물, 실리콘 산질화물(silicon oxynitride) 또는 실리콘 질화물(silicon nitride)과 같은 절연성 재료의 하나 이상의층을 포함한다. 유동 가능 CVD에서, 실리콘 산화물 대신에 유동 가능 유전체 재료(flowable dielectric material)가 퇴적된다. 유동 가능 유전체 재료는, 그들이 이름이 암시하는 바와 같이, 높은 종횡비를 갖는 갭 또는 공간을 채우기 위해 퇴적 동안 "흐를" 수 있다. 일반적으로, 퇴적된 막이 흐르는 것을 허용하기 위해서는 다양한 화학 재료(chemistry)가 실리콘 함유 프리커서에 첨가된다. 몇몇 실시형태에서, 질소 수소화물 결합제(nitrogen hydride bond)가 첨가된다. 유동 가능 유전체 프리커서, 특히 유동 가능 실리콘 산화물 프리커서의 예는, 실리케이트(silicate), 실록산(siloxane), 메틸 실세스퀴옥산(methyl silsesquioxane; MSQ), 수소 실세스퀴옥산(hydrogen silsesquioxane; HSQ), MSQ/HSQ, 퍼하이드로실라잔(perhydrosilazane)(TCPS), 퍼하이드로-폴리실라잔(perhydro-polysilazane; PSZ), 테트라 에틸 오르쏘실리케이트(tetraethyl orthosilicate; TEOS), 또는 실릴 아민, 예컨대 트리실릴아민(trisilylamine; TSA)을 포함한다. 이들 유동 가능 실리콘 산화물 재료는 다수의 동작 프로세스에서 형성된다. 유동 가능 막이 퇴적된 이후, 그것은 경화되고, 그 다음, 소망되지 않은 원소(들)를 제거하여 실리콘 산화물을 형성하도록 어닐링된다. 유동 가능 막은 붕소 및/또는 인으로 도핑될 수도 있다. 격리 절연층(30)은, 몇몇 실시형태에서, SOG, SiO, SiON, SiOCN 및/또는 불소 도핑된 실리케이트 유리(fluoride-doped silicate glass; FSG)의 하나 이상의층에 의해 형성될 수도 있다.
핀 구조체(20) 위에 격리 절연층(30)을 형성한 이후, 격리 절연층(30) 및 마스크층(패드 산화물층 및 실리콘 질화물 마스크층)의 일부를 제거하기 위해 평탄화 동작이 수행된다. 평탄화 동작은 화학적 기계적 연마(chemical mechanical polishing; CMP) 및/또는 에치 백 프로세스를 포함할 수도 있다. 그 다음, 도 1에서 도시되는 바와 같이, 채널층이 될 핀 구조체(20)의 상부 부분이 노출되도록, 격리 절연층(30)은 추가로 제거된다.
소정의 실시형태에서, 격리 절연층(30)의 부분적 제거는, 예를 들면, 기판을 플루오르화수소산(hydrofluoric acid; HF)에 침지하는 것에 의해, 습식 에칭 프로세스(wet etching process)를 사용하여 수행될 수도 있다. 다른 실시형태에서, 격리 절연층(30)의 부분적 제거는 건식 에칭 프로세스(dry etching process)를 사용하여 수행될 수도 있다. 예를 들면, 에칭 가스로서 CHF3 또는 BF3을 사용하는 건식 에칭 프로세스가 사용될 수도 있다.
격리 절연층(30)을 형성한 이후, 격리 절연층(30)의 품질을 향상시키기 위해 열 프로세스, 예를 들면, 어닐 프로세스가 수행될 수도 있다. 소정의 실시형태에서, 열 프로세스는, N2, Ar 또는 He 분위기(ambient)와 같은 불활성 가스 분위기에서 대략 1.5 초 내지 대략 10 초 동안 대략 900 ℃ 내지 대략 1050 ℃의 범위 내의 온도에서 급속 열 어닐링(rapid thermal annealing; RTA)을 사용하는 것에 의해 수행된다.
그 다음, 게이트 구조체(40)가 도 2a 내지 도 2d에서 도시되는 바와 같이 핀 구조체(20)의 일부 위에 형성된다. 도 2a는 평면도(상면도)이고, 도 2b는 도 2a의 X1-X1에 대응하는 단면도이고, 도 2c는 도 2a의 Y1-Y1에 대응하는 단면도이고, 도 2d는 예시적인 사시도이다.
격리 절연층(30) 및 노출된 핀 구조체(20) 위에 게이트 유전체층 및 폴리 실리콘층이 형성되고, 그 다음, 예를 들면, 폴리 실리콘으로 제조되는 게이트 전극층(45) 및 게이트 유전체층(35)을 포함하는 게이트 구조체를 획득하도록, 패턴화 동작이 수행된다. 폴리 실리콘층의 패턴화는, 몇몇 실시형태에서, 실리콘 질화물층(43) 및 산화물층(44)을 포함하는 하드 마스크(42)를 사용하는 것에 의해 수행된다. 다른 실시형태에서,층(43)은 실리콘 산화물일 수도 있고,층(44)은 실리콘 질화물일 수도 있다. 게이트 유전체층(35)은, CVD, PVD, ALD, 전자빔 증착, 또는 다른 적절한 프로세스에 의해 형성되는 실리콘 산화물일 수도 있다. 몇몇 실시형태에서, 게이트 유전체층(35)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 고유전율(high-k) 유전체의 하나 이상의층을 포함할 수도 있다. 몇몇 실시형태에서, 게이트 유전체층의 두께는 대략 1 nm 내지 대략 5 nm의 범위 내에 있다. 몇몇 실시형태에서, 게이트 유전체층(35)은 실리콘 이산화물로 제조되는 계면층을 포함할 수도 있다.
몇몇 실시형태에서, 게이트 전극층(45)은 단일의층 또는 다층 구조체를 포함할 수도 있다. 게이트 전극층(45)은 균일한 또는 불균일한 도핑을 갖는 도핑된 폴리 실리콘일 수도 있다. 본 실시형태에서, 게이트 전극층(45)의 폭은 대략 30 nm 내지 대략 60 nm의 범위 내에 있다. 몇몇 실시형태에서, 게이트 전극층의 두께는 대략 30 nm 내지 대략 50 nm의 범위 내에 있다.
도 2a에서 도시되는 바와 같이, Y 방향으로 연장되는 두 개의 게이트 구조체(40)는 X 방향에서 서로 인접하게 배치된다. 그러나, 게이트 구조체의 수는 두 개로 제한되지는 않는다. 개수는 한 개, 세 개, 네 개 또는 다섯 개 이상일 수도 있다. 또한, 하나 이상의 더미 게이트 구조체가 게이트 구조체(40)의 양 측에 인접하게 배치되어 패턴화 프로세스에서 패턴 충실도를 향상시킬 수도 있다. 게이트 구조체(40)의 폭은, 몇몇 실시형태에서는, 대략 5 nm 내지 대략 40 nm의 범위 내에 있고, 소정의 실시형태에서는, 대략 7 nm 내지 대략 15 nm의 범위 내에 있을 수도 있다. 몇몇 실시형태에서, 게이트 구조체(40)는 게이트 대체 기술(gate replacement technology)에서 희생 게이트 구조체이다.
게다가, 도 3a 및 도 3b에서 도시되는 바와 같이, 게이트 구조체(40)의 대향 측들 상에 측벽 스페이서(55)가 형성된다. 도 3b는 도 3a의 소스/드레인 영역의 확대도이다. 측벽 스페이서(55)를 위한 절연성 재료층이 게이트 구조체(40) 위에 형성된다. 절연성 재료층은, 그것이 게이트 구조체(40)의 수직 표면, 예컨대 측벽, 수평 표면, 및 최상부 상에서, 각각, 실질적으로 동일한 두께를 가지게끔 형성되도록, 컨포멀한(conformal) 방식으로 퇴적된다. 몇몇 실시형태에서, 절연성 재료층은 대략 5 nm에서부터 대략 20 nm까지의 범위 내의 두께를 갖는다. 절연성 재료층은, SiN, SiON 및 SiCN 또는 임의의 다른 적절한 유전체 재료 중 하나 이상을 포함한다. 절연성 재료층은, ALD 또는 CVD, 또는 임의의 다른 적절한 방법에 의해 형성될 수 있다. 다음으로, 도 3a 및 도 3b에서 도시되는 바와 같이, 절연성 재료층의 바닥(bottom) 부분이 이방성 에칭에 의해 제거되고, 그에 의해, 측벽 스페이서(55)를 형성한다. 몇몇 실시형태에서, 측벽 스페이서(55)는 상이한 절연성 재료의 두 개 내지 네 개의층을 포함한다.
후속하여, 도 4a 및 도 4b에서 도시되는 바와 같이, 게이트 구조체(40)에 의해 덮혀있지 않은 핀 구조체(20)의 소스/드레인 영역이 아래로 에칭되어(소스/드레인 영역에 리세스가 형성되어) 소스/드레인 리세스(24)를 형성한다. 도 4b는 도 4a의 소스/드레인 영역의 확대도이다. 도 4a 및 도 4b에서 도시되는 바와 같이, 몇몇 실시형태에서, 소스/드레인 리세스(24)의 Z-X 평면에서의 단면 형상은 둥근 형상을 갖는다. 몇몇 실시형태에서, 핀 구조체(20A)의 상부로부터 측정되는 리세스(24)의 깊이(D1)는, 몇몇 실시형태에서는, 대략 25 nm로부터 대략 90 nm까지의 범위 내에 있고, 다른 실시형태에서는, 대략 40 nm에서부터 대략 50 nm까지의 범위 내에 있다.
"팔각형" 소스/드레인 리세스(25)를 형성하기 위한 에칭 동작은 다음과 같다. 몇몇 실시형태에서, "팔각형"은 도 5b에서 도시되는 바와 같이 일곱 개의 연결된 라인에 의해 정의되는 형상을 가리킨다. 몇몇 실시형태에서, 인접한 라인은 대략 135도(예를 들면, 130 내지 140도)의 각도를 형성한다. 먼저, 핀 구조체(20)의 소스/드레인 영역에 플라즈마 건식 에칭에 의해 리세스가 형성된다. 몇몇 실시형태에서, 플라즈마 건식 에칭은 등방성 에칭이다. 리세스 에칭 프로세스에서의 에칭 조건은, 소망되는 에칭 프로파일을 달성하도록 조정된다. 몇몇 실시형태에서, CH4, CHF3, O2, HBr, He, Cl2, NF3, 및/또는 N2를 포함하는 프로세스 가스를 갖는 RF 플라즈마, 트랜스포머 결합 플라즈마(transformer coupled plasma; TCP) 또는 유도 결합 플라즈마(inductively coupled plasma; ICP)가, 변화하는 전력 및/또는 바이어스 조건을 가지고 사용된다. 그 다음, 몇몇 실시형태에서, 핀 구조체(20)의 소스/드레인 영역의 표면 본래의 산화물을 제거하기 위해 세정 동작이 수행된다. 몇몇 실시형태에서, NH3, NF3, He 및 H2의 혼합 가스를 사용한 RF 플라즈마가 활용된다. 세정 동작은 다른 실시형태에서는 생략된다. 다른 실시형태에서, 소스/드레인 리세스(25)는 핀 구조체에 매립되는(embedded) 적어도 하나의 직선형 측벽을 가지며, 소정의 실시형태에서, 소스/드레인 리세스(25)는 핀 구조체에 매립되는 두 개의 직선형 측벽을 갖는다.
그 다음, 핀 구조체(20)의 소스/드레인 리세스(24)는, 도 5a 및 도 5b에서 도시되는 바와 같이, 팔각형 형상을 형성하도록 처리된다(treated). 처리된 리세스는(25)은 일곱 개의 표면을 갖는 팔각형 형상을 갖는다. 몇몇 실시형태에서, 소스/드레인 리세스(25)의 바닥부는 실리콘(또는 SiGe 또는 Ge)의 (100) 표면이며, 소스/드레인 리세스(25)의 측면은 실리콘의 (110) 표면이다.
몇몇 실시형태에서, 처리는 화학적 에칭이다. 몇몇 실시형태에서, 처리는 SiH4, HCl 및 H2의 혼합 가스를 사용하여 수행된다. 몇몇 실시형태에서, 어떠한 플라즈마 지원도 사용되지 않는다. 몇몇 실시형태에서는, SiH4가 표면 보수 및 성형 가스(surface repairing and shaping gas)로서 사용되고 HCl이 오염 제거 가스로서 사용된다. 몇몇 실시형태에서, H2가 캐리어 가스이다. 몇몇 실시형태에서, 기판은 대략 300 ℃에서부터 대략 900 ℃까지의 범위 내의 온도에서 가열된다. 소정의 실시형태에서, 온도는 대략 600 도씨에서부터 대략 800 ℃까지의 범위 내에 있다. 처리는, 몇몇 실시형태에서는, 대략 1 Torr에서부터 대략 500 Torr까지의 범위 내의 압력 하에서, 그리고 다른 실시형태에서는, 대략 5 Torr에서부터 대략 50 Torr까지의 범위 내의 압력 하에서 수행된다. 몇몇 실시형태에서, 처리 시간은 대략 60 초 내지 대략 120 초이다.
팔각형 형상을 획득하기 위해, 에칭 비율 (110)/(100)은, 온도, 압력 및, 가스 유량과 같은 처리 파라미터를 조정하는 것에 의해 제어된다. 몇몇 실시형태에서, 에칭 비율(110)/(100)은 대략 5에서부터 대략 10까지의 범위 내에 있고, 다른 실시형태에서는, 대략 6에서부터 8까지의 범위 내에 있다. 또한, 처리 파라미터를 조정하는 것에 의해, 소스/드레인 리세스(24)에서의 (110) 및 (100) 표면의 표면 거칠기(RMS)를 제어하는 것이 가능하다.
다른 실시형태에서, 표면 보수 및 성형 가스는, 실리콘 수소화물(silicon hydride)(SixHy), 실리콘-탄화물-수소화물(silicon-carbide-hydride)(SixCyHz), 및 또는 실리콘 수소화물-할로겐화물(silicon hydride-halide)(SixHyClz 또는 SixHyFz)과 같은 Si 기반 가스를 포함한다. 예를 들면, 몇몇 실시형태에서, 표면 보수 및 성형 가스는 SiH4, Si2H6, SiCH6, SiHyClz(y+z=4), Si2HyClz(y+z=6), SiHyFz(y+z=4), 및/또는 Si2HyFz(y+z=6)를 포함한다. 다른 실시형태에서, Ge 기반 가스, 예컨대 게르마늄 수소화물(GH4, GH2H6), 게르마늄 수소화물-할로겐화물이 사용된다. 핀 구조체(20)가 SiGe로 제조되는 경우, Si 기반 가스와 Ge 기반 가스의 혼합물이 사용된다. 오염 제거 가스는 HxCly, NHx, NFx, NHxCly, CFx, CHxFy, 및/또는 HxFy를 포함한다. 예를 들면, 오염 제거 가스는 HCl, NH3, NF3, NH2Cl, CF4, CH3F, CHF3 및/또는 HF를 포함한다. 캐리어 가스는 N2, H2, Ar ,및/또는 He를 포함한다.
몇몇 실시형태에서, (110) 표면은 측벽 스페이서(55) 바로 아래에 위치된다. 몇몇 실시형태에서, (110) 표면은 측벽 스페이서(55)의 중심보다 (게이트 바로 아래의) 채널에 더 가깝게 위치된다.
팔각형 소스/드레인 리세스(25)가 형성된 이후, 도 6a 및 도 6b에서 도시되는 바와 같이, 하나 이상의 소스/드레인 에피택셜층(60)이 소스/드레인 리세스(25)에 형성된다. 몇몇 실시형태에서, 제1 에피택셜층(62), 제2 에피택셜층(64) 및 제3 에피택셜층(66)이 형성된다. 다른 실시형태에서, 제3 에피택셜층은 형성되지 않는다.
제1 에피택셜층(62)은 소스/드레인 리세스(25)의 바닥부 위에 형성된다. 제1 에피택셜층(62)은 채널층(20A)에 인장 응력을 인가하기 위한 채널 스트레서(channel stressor)로서 기능한다. 제1 에피택셜층(62)은, 몇몇 실시형태에서, n 형 FinFET에 대한 SiP 또는 SiCP, 및 p 형 FinFET에 대한 B로 도핑된 SiGe를 포함한다. 몇몇 실시형태에서, 제1 에피택셜층 내의 P(인)의 양은, 대략 1 × 1018 원자/cm3에서부터 대략 1 × 1020 원자/cm3까지의 범위 내에 있다. 제1 에피택셜층(62)의 두께는, 몇몇 실시형태에서는, 대략 5 nm 내지 20 nm의 범위 내에 있고, 다른 실시형태에서는, 대략 5 nm 내지 대략 15 nm의 범위 내에 있다.
제1 에피택셜층(62)이 SiGe인 경우, 몇몇 실시형태에서, Ge의 양은 대략 25 원자% 내지 대략 32 원자%이고, 다른 실시형태에서는, 대략 28 원자% 내지 대략 30 원자%이다.
제1 에피택셜층(62)을 형성한 이후, 제2 에피택셜층(64)이 제1 에피택셜층(62) 위에 형성된다. 제2 에피택셜층(64)은 채널층(20A)에 인장 응력을 인가하기 위한 메인 채널 스트레서로서 기능한다. 제2 에피택셜층(64)은, 몇몇 실시형태에서, n 형 FinFET에 대한 SiP 또는 SiCP, 및 p 형 FinFET에 대한 B로 도핑된 SiGe를 포함한다. 몇몇 실시형태에서, 제2 에피택셜층(64)에서의 인의 양은 제1 에피택셜층(62)의 인의 양보다 더 많고, 대략 1 × 1020 원자/cm3 내지 대략 2 × 1020 원자/cm3의 범위 내에 있다. 제2 에피택셜층(64)의 두께는, 본 실시형태에서는, 대략 20 nm 내지 40 nm의 범위 내에 있고, 다른 실시형태에서는, 대략 25 nm 내지 대략 35 nm의 범위 내에 있다.
제2 에피택셜층(64)이 SiGe인 경우, Ge의 양은, 몇몇 실시형태에서는, 대략 40 원자% 내지 대략 50 원자%이고, 다른 실시형태에서는, 대략 41 원자% 내지 대략 46 원자%이다.
제2 에피택셜층(64)을 형성한 이후, 제3 에피택셜층(66)이 제2 에피택셜층(64) 위에 형성될 수도 있다. 제3 에피택셜층(66)은 SiP 에피택셜층을 포함할 수도 있다. 제3 에피택셜층(66)은 소스/드레인 내의 실리사이드 형성을 위한 희생층이다. 제3 에피택셜층(66)에서의 인의 양은 제2 에피택셜층(66)의 인의 양보다 더 적고, 몇몇 실시형태에서, 대략 1 × 1018 원자/cm3 내지 대략 1 × 1020 원자/cm3의 범위 내에 있다.
제3 에피택셜층(66)이 SiGe인 경우, Ge 양은, 몇몇 실시형태에서는, 대략 20 원자% 미만이고, 다른 실시형태에서는, 대략 1 원자% 내지 대략 18 원자%이다.
적어도 하나의 실시형태에서, 에피택셜층(62, 64 및 66)은 LPCVD 프로세스, 분자 빔 에피택시(molecular beam epitaxy), 원자층 퇴적(atomic layer deposition) 또는 임의의 다른 적절한 방법에 의해 에피택셜하게 성장된다. LPCVD 프로세스는, SiH4, Si2H6, 또는 Si3H8과 같은 실리콘 소스 가스; GeH4, 또는 G2H6과 같은 게르마늄 소스 가스; CH4 또는 SiH3CH와 같은 탄소 소스 가스; 및 PH3과 같은 인 소스 가스를 사용하여, 대략 400 내지 800 ℃의 온도에서 그리고 대략 1 내지 200 Torr의 압력 하에서 수행된다.
그 다음, 도 7에서 도시되는 바와 같이,층간 유전체(interlayer dielectric; ILD)층(70)이 S/D 에피택셜층(60) 및 희생 게이트 구조체(40) 위에 형성된다. ILD층(70)을 위한 재료는, Si, O, C 및/또는 H를 포함하는 화합물, 예컨대 실리콘 산화물, SiCOH 및 SiOC를 포함한다. 폴리머와 같은 유기 재료가 ILD층(70)에 대해 사용될 수도 있다.
ILD층(70)이 형성된 이후, 도 8에서 도시되는 바와 같이, 희생 게이트 전극층(45)의 최상부 부분이 노출되도록, CMP와 같은 평탄화 동작이 수행된다. 몇몇 실시형태에서, ILD층(70)이 형성되기 이전에, 실리콘 질화물층 또는 실리콘 산질화물층과 같은 콘택 에칭 정지층이 형성된다.
그 다음, 희생 게이트 전극층(45) 및 희생 게이트 유전체층(35)이 제거되고, 그에 의해, 도 9에서 도시되는 바와 같이, 게이트 공간(47)을 형성한다. 희생 게이트 구조체는, 플라즈마 건식 에칭 및/또는 습식 에칭을 사용하여 제거될 수 있다. 희생 게이트 전극층(45)이 폴리실리콘이고 ILD층(70)이 실리콘 산화물인 경우, 희생 게이트 전극층(45)을 선택적으로 제거하기 위해 TMAH 용액과 같은 습식 에천트가 사용될 수 있다. 그 후, 희생 게이트 유전체층(35)은 도 9에서 도시되는 바와 같이 플라즈마 건식 에칭 및/또는 습식 에칭을 사용하여 제거된다.
희생 게이트 전극층(45) 및 희생 게이트 유전체층(35)이 제거된 이후, 도 10에서 도시되는 바와 같이, 게이트 공간(47) 내에 게이트 유전체층(90) 및 게이트 전극(95)이 형성된다. 몇몇 실시형태에서, 게이트 유전체층(90)은, 실리콘 산화물, 실리콘 질화물, 또는 고유전율 유전체 재료, 다른 적절한 유전체 재료, 및/또는 이들의 조합과 같은 유전체 재료의 하나 이상의층을 포함한다. 고유전율 유전체 재료의 예는, HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물(zirconium oxide), 알루미늄 산화물(aluminum oxide), 티타늄 산화물(titanium oxide), 하프늄 이산화물-알루미나(hafnium dioxide-alumina)(HfO2-Al2O3) 합금, 다른 적절한 고유전율 유전체 재료, 및/또는 이들의 조합을 포함한다. 몇몇 실시형태에서, 게이트 유전체층(90)은, 화학적 산화를 사용하는 것에 의해, 채널층과 유전체 재료 사이에 형성되는 계면층(interfacial layer)을 포함한다. 게이트 유전체층(90)은 CVD, ALD 또는 임의의 적절한 방법에 의해 형성될 수도 있다. 하나의 실시형태에서, 게이트 유전체층(90)은, 각각의 채널층 주위에 균일한 두께를 갖는 게이트 유전체층의 형성을 보장하기 위해, ALD와 같은 고도로 컨포멀한 퇴적 프로세스를 사용하여 형성된다. 게이트 유전체층(90)의 두께는, 하나의 실시형태에서, 대략 1 nm에서부터 대략 10 nm까지의 범위 내에 있다.
후속하여, 게이트 전극층(95)이 게이트 유전체층(90) 상에 형성된다. 게이트 전극층(95)은, 폴리실리콘, 알루미늄, 구리, 티타늄, 탄탈룸, 텅스텐, 코발트, 몰리브덴, 탄탈룸 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 다른 적절한 재료, 및/또는 이들의 조합과 같은 전도성 재료의 하나 이상의층을 포함한다. 게이트 전극층(95)은, CVD, ALD, 전기 도금, 또는 다른 적절한 방법에 의해 형성될 수도 있다. 게이트 유전체층(90) 및 게이트 전극층(95)을 위한 금속은 또한, 제1 ILD층(70)의 상부 표면 위에 퇴적된다. 그 다음, ILD층(70) 위에 형성되는 게이트 전극층에 대한 재료는, ILD층(70)의 최상부 표면이 드러날 때까지, 예를 들면, CMP를 사용하는 것에 의해 평탄화된다.
본 개시의 소정의 실시형태에서, 게이트 유전체층(90)과 게이트 전극층(95) 사이에 하나 이상의 일 함수 조정층(work function adjustment layer)(도시되지 않음)이 삽입된다. 일 함수 조정층은, TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC의 단일의층, 또는 이들 재료의 둘 이상의 다층과 같은 전도성 재료로 제조된다. n 채널 FET의 경우, 일 함수 조정층으로서, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중 하나 이상이 사용되고, p 채널 FET의 경우, 일 함수 조정층으로서, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중 하나 이상이 사용된다. 일 함수 조정층은, ALD, PVD, CVD, 전자빔 증착, 또는 다른 적절한 프로세스에 의해 형성될 수도 있다. 게다가, 일 함수 조정층은, 상이한 금속층을 사용할 수도 있는 n 채널 FET 및 p 채널 FET에 대해 별개로 형성될 수도 있다.
몇몇 실시형태에서, 평탄화 동작 이후에, 금속 게이트 전극층(95)에는 리세스가 형성되고, 캡 절연층(cap insulating layer)(도시되지 않음)이 리세스가 형성된 게이트 전극층 위에 형성된다. 캡 절연층은, SiN과 같은 실리콘 질화물 기반 재료, 예컨대 SiN의 하나 이상의층을 포함한다. 캡 절연층은 절연성 재료의 퇴적 및 후속하는 평탄화 동작에 의해 형성될 수 있다.
FET는, 콘택/비아, 인터커넥트 금속층, 유전체층, 패시베이션층, 등등과 같은 다양한 피쳐를 형성하기 위해 추가적인 CMOS 프로세스를 거친다는 것이 이해된다.
도 11a 내지 도 11g는, 본 개시에 따른 반도체 디바이스의 순차적인 제조 동작의 다양한 단계의 도면을 도시한다. 도 11a 내지 도 11g에 의해 도시되는 프로세스 이전, 동안, 및 이후에 추가적인 동작이 제공될 수도 있다는 것, 및 하기에 설명되는 동작 중 일부는 방법의 추가적인 실시형태를 위해 교체 또는 제거될 수 있다는 것이 이해된다. 동작/프로세스의 순서는 상호 교환 가능할 수도 있다. 도 1 내지 도 10과 관련하여 설명되는 전술한 실시형태와 동일한 또는 유사한 재료, 구성, 치수 및/또는 프로세스가 도 11a 내지 도 11g의 실시형태에서 활용될 수도 있으며, 그 상세한 설명은 생략될 수도 있다.
도 11a에서 도시되는 바와 같이, 반도체 기판(110)의 표면 영역에는 격리 절연층(130)(예를 들면, STI)이 형성된다. 몇몇 실시형태에서, 기판(110)은 (100) 방위를 갖는 실리콘 기판이다.
그 다음, 도 11b에서 도시되는 바와 같이, 격리 절연층(130)에 의해 둘러싸이는 활성 영역에는 하나 이상의 에칭 동작에 의해 리세스가 형성된다.
다음으로, 도 11c에서 도시되는 바와 같이, 채널 반도체층(120)이 리세스가 형성된 부분 내에서 에피택셜하게 형성된다. 몇몇 실시형태에서, 채널 반도체층(120)은 Si, SiGe 및/또는 Ge를 포함한다. 소정의 실시형태에서, 버퍼층은 기판(110)과 채널 반도체층(120) 사이에 삽입된다. 몇몇 실시형태에서, 채널 반도체층(120)의 바닥부에는 웰(well)층(115)이 형성된다.
그 다음, 도 11d에서 도시되는 바와 같이, 게이트 유전체층(135) 및 게이트 전극층(145)을 각각 갖는 게이트 구조체가 형성되고 게이트 구조체의 대향 측들 상에 측벽 스페이서(155)가 추가로 형성되는데, 도 2a 내지 도 3b와 유사하다. 몇몇 실시형태에서, 측벽 스페이서(155)는 하나 이상의층을 포함한다.
후속하여, 도 11e에서 도시되는 바와 같이, 게이트 구조체에 의해 덮혀있지 않은 반도체층(120)의 소스/드레인 영역이 아래로 에칭되어(반도체층(120)의 소스/드레인 영역에 리세스가 형성되어) 소스/드레인 리세스(124)를 형성하는데, 도 4a 및 4b와 유사하다.
그 다음, 도 11f에서 도시되는 바와 같이, 소스/드레인 리세스(124)는 팔각형 형상의 리세스(125)를 형성하도록 처리되는데, 도 5a 및 도 5b와 유사하다. 처리된 리세스는(25)은 일곱 개의 표면을 갖는 팔각형 형상을 갖는다. 몇몇 실시형태에서, 소스/드레인 리세스(25)의 바닥부는 실리콘(또는 SiGe 또는 Ge)의 (100) 표면이며, 소스/드레인 리세스(25)의 측면은 실리콘의 (110) 표면이다.
게다가, 도 11g에서 도시되는 바와 같이, 하나 이상의 소스/드레인 에피택셜층(160)이 팔각형 리세스(125) 내에 형성되는데, 도 6a 및 도 6b와 유사하다.
도 12a는,층간 유전체(ILD)층(170) 및 소스/드레인 콘택(180)이 제3 에피택셜층(66) 위에 형성된 이후의 단면도를 도시한다. 소스/드레인 에피택셜층(60)은, 바닥면(bottom face)(610), 두 개의 하부 경사 면(620 및 630), 두 개의 중간 면(640 및 650) 및 두 개의 상부 경사 면(660 및 670)을 갖는 팔각형 형상을 갖는다.
도 12b는, 본 개시의 실시형태에 따른, 반도체 디바이스의 다양한 치수 또는 파라미터를 도시한다. 몇몇 실시형태에서, 금속 게이트 전극(95)의 폭(203)은 대략 5 nm에서부터 대략 45 nm까지의 범위 내에 있다. 몇몇 실시형태에서, 측벽 스페이서(55) 및 게이트 전극(95)의 전체 폭(201)은 대략 15 nm에서부터 대략 95 nm까지의 범위 내에 있다. 몇몇 실시형태에서, 폭(201)은 소스/드레인 에피택셜층(60)의 개구의 폭(202)보다 더 크다. 폭(202)은, 몇몇 실시형태에서, 대략 25 nm에서부터 대략 35 nm까지의 범위 내에 있다. 몇몇 실시형태에서, 핀 구조체(20)의 폭은 대략 15 nm에서부터 대략 25 nm까지의 범위 내에 있다. 소스/드레인 콘택(180)의 바닥부에서의 폭(204)은 대략 10 nm에서부터 대략 25 nm까지의 범위 내에 있다. 몇몇 실시형태에서, X 방향에서의 게이트 전극의 폭에 대한 측벽 스페이서(55)(한 쪽)의 두께의 비율은 대략 1에서부터 대략 9까지의 범위 내에 있다.
소스/드레인 리세스(25)의 깊이(205)는, 몇몇 실시형태에서는, 대략 30 nm에서부터 대략 100 nm까지의 범위 내에 있고, 다른 실시형태에서는, 대략 46 nm에서부터 대략 56 nm까지의 범위 내에 있다. 깊이(205)에 대한, 핀 구조체의 최상부로부터 (채널 영역(20A)의 길이에 대응하는) 격리 절연층(30)의 상부 표면의 레벨까지 측정되는 핀 구조체(20)의 깊이(206)의 비율은, 몇몇 실시형태에서, 대략 0.6에서부터 대략 1.0까지의 범위 내에 있다.
몇몇 실시형태에서, 팔각형 소스/드레인 에피택셜층 상의(110) 면(중간 면(640 및 650))의 길이(207)는 대략 5 nm에서부터 대략 25 nm까지의 범위 내에 있는데, 이것은 DIBL, 누설 및 전기 제어 필드를 향상시킬 수 있다. 다른 실시형태에서, 길이(207)는 대략 18 nm에서부터 대략 22 nm까지의 범위 내에 있다. 소스/드레인 에피택셜층(60)의 바닥면(610)의 폭(208)은, 몇몇 실시형태에서는, 대략 15 nm에서부터 대략 25 nm까지의 범위 내에 있고, 다른 실시형태에서는, 대략 18 nm에서부터 대략 22 nm까지의 범위 내에 있다. 몇몇 실시형태에서, 소스/드레인 에피택셜층(60)의 중간 면(640)과 핀 구조체의 채널 영역 사이의 거리(209)는 대략 0.2 nm에서부터 대략 4 nm까지의 범위 내에 있고, 다른 실시형태에서는, 대략 2.5 nm에서부터 대략 3.5 nm까지의 범위 내에 있다.
몇몇 실시형태에서, 중간 면(640)((110) 면)과 하부 경사 면(620)((111) 면) 사이의 각도(210)는 대략 110°에서부터 대략 130°까지의 범위 내에 있다. 몇몇 실시형태에서, 핀 구조체의 표면과 상부 경사 면(660) 사이의 각도(212)는 대략 30°에서부터 대략 70°까지의 범위 내에 있다.
제2 에피택셜층(64)의 바닥부에서의 제1 에피택셜층(62)의 두께(213)는, 몇몇 실시형태에서는, 대략 15 nm에서부터 대략 30 nm까지의 범위 내에 있고, 다른 실시형태에서는, 대략 16 nm에서부터 대략 25 nm까지의 범위 내에 있다. 소스/드레인 에피택셜층(60)의 총 두께(211)에 대한 두께(213)의 비율은, 몇몇 실시형태에서, 대략 0.25에서부터 대략 0.45까지의 범위 내에 있다. 두께(211)는, 몇몇 실시형태에서, 깊이(205)보다 더 깊다. 제2 에피택셜층(64)과 중간 면(650) 사이의 거리(214)는, 몇몇 실시형태에서는, 10 nm에서부터 대략 20 nm까지의 범위 내에 있고, 다른 실시형태에서는, 16 nm 이하이다. 몇몇 실시형태에서, 소스/드레인 에피택셜층과 채널 영역 사이의 거리(209)와 측벽 스페이서(55)의 두께 사이의 차이는, 대략 2 nm에서부터 대략 25 nm까지의 범위 내에 있다.
모든 이점이 본원에서 반드시 논의되지는 않았으며, 모든 실시형태 또는 예에 대해 어떠한 특별한 이점도 요구되지 않으며, 다른 실시형태 또는 예는 상이한 이점을 제공할 수도 있다는 것이 이해될 것이다.
본 개시의 실시형태에 따르면, 팔각형 소스/드레인 구조체를 활용하는 것에 의해, 채널과 팔각형의 <110> 측벽 사이의 거리가 감소될 수 있고, <110> 측벽 표면 거칠기가 감소될 수 있다. 게다가, 디바이스 성능이 향상될 수 있다.
본 개시의 하나의 양태에 따르면, 반도체 디바이스는, 기판 위에 배치된 핀 구조체 - 핀 구조체는 채널층을 포함하고 제1 방향으로 연장됨 - , 게이트 전극층 및 게이트 유전체층을 포함하는 게이트 구조체, 게이트 구조체의 대향 측들 상에 배치된 측벽 스페이서 - 측벽 스페이서는 게이트 구조체의 대향 측들 상에 배치됨 - , 및 제1 방향을 따르는 단면에서 적어도 일곱 개의 패싯(facet)을 구비하는 에피택셜층을 포함하는 소스/드레인 구조체를 포함한다. 전술한 또는 이하의 실시형태 중 하나 이상에서, 일곱 개의 면 중 하나는 (110) 면이다. 전술한 또는 이하의 실시형태 중 하나 이상에서, (110) 면은 게이트 전극의 측면에 평행하다. 전술한 또는 이하의 실시형태 중 하나 이상에서, 일곱 개의 면 중 두 개는 (110) 면이다. 전술한 또는 이하의 실시형태 중 하나 이상에서, 일곱 개의 면 중 하나는 (100) 면이다. 전술한 또는 이하의 실시형태 중 하나 이상에서, (100) 면은 바닥면이다. 전술한 또는 이하의 실시형태 중 하나 이상에서, (110) 면의 길이는 적어도 5 nm이다. 전술한 또는 이하의 실시형태 중 하나 이상에서, 에피택셜층은 제1 에피택셜층 및 제1 에피택셜층 상에 배치된 제2 에피택셜층을 포함한다. 전술한 또는 이하의 실시형태 중 하나 이상에서, 상기 제1 에피택셜층은 SiP를 포함하고, 제2 에피택셜층은 SiP를 포함하고, 제1 에피택셜층에서의 P의 농도는, 제2 에피택셜층에서의 P의 농도보다 더 높다. 전술한 또는 이하의 실시형태 중 하나 이상에서, 제1 에피택셜층은 SiGe를 포함하고, 제2 에피택셜층은 SiGe를 포함하고, 제1 에피택셜층에서의 Ge의 양은 제2 에피택셜층에서의 Ge의 양보다 더 적다.
본 개시의 다른 양태에 따르면, 반도체 디바이스를 제조하기 위한 방법에서, 핀 구조체가 기판 위에 형성된다. 핀 구조체는 격리 절연층으로부터 노출된 채널층을 포함한다. 게이트 전극층 및 게이트 유전체층을 포함하는 게이트 구조체가 핀 구조체의 부분 위에 형성된다. 측벽 스페이서가 게이트 구조체의 대향 측들 위에 형성된다. 게이트 구조체에 의해 덮혀있지 않은 핀 구조체의 부분을 제거하는 것에 의해 리세스가 형성된다. 리세스는 팔각형의 리세스를 형성하도록 처리된다. 소스 및 드레인이 팔각형 리세스 내에 형성되는데, 각각은 에피택셜층을 포함한다. 리세스는 핀 구조체의 일곱 개의 면에 의해 정의된다. 전술한 또는 이하의 실시형태 중 하나 이상에서, 리세스를 처리하는 것은, 실리콘 수소화물, 실리콘 할로겐화물(silicon halide) 및 실리콘 수소화물-할로겐화물(silicon hydride-halide)로 이루어지는 그룹으로부터 선택된 적어도 하나, 및 HCl, NH3, NF3, NH2Cl, CF4, CH3F, CHF3 및 HF로 이루어지는 그룹으로부터 선택된 적어도 하나의 혼합물을 적용하는 것을 포함한다. 전술한 또는 이하의 실시형태 중 하나 이상에서, 혼합물은 SiH4, HCl 및 H2를 포함한다. 전술한 또는 이하의 실시형태 중 하나 이상에서, 처리는 300 ℃에서부터 900 ℃까지의 범위 내의 온도에서 수행된다. 전술한 또는 이하의 실시형태 중 하나 이상에서, 처리는 1 Torr에서부터 500 Torr까지의 범위 내의 압력 하에서 수행된다. 전술한 또는 이하의 실시형태 중 하나 이상에서, 처리는 60 초에서부터 120 초까지의 범위 내의 시간 지속기간 동안 수행된다. 전술한 또는 이하의 실시형태 중 하나 이상에서, 리세스는 등방성 에칭에 의해 형성된다. 전술한 또는 이하의 실시형태 중 하나 이상에서, 일곱 개의 면 중 하나는 (110) 면이다. 전술한 또는 이하의 실시형태 중 하나 이상에서, (110) 면은 게이트 전극의 측면에 평행하다. 전술한 또는 이하의 실시형태 중 하나 이상에서, 일곱 개의 면 중 하나는 (100) 면이다. 전술한 또는 이하의 실시형태 중 하나 이상에서, (100) 면은 바닥면이다. 전술한 또는 이하의 실시형태 중 하나 이상에서, (110) 면의 길이는 적어도 5 nm이다. 전술한 또는 이하의 실시형태 중 하나 이상에서, 리세스를 처리함에 있어서, (100) 면의 에칭률에 대한 (110) 면의 에칭률의 비율은 5에서부터 10까지의 범위 내에 있다.
본 개시의 다른 양태에 따르면, 반도체 디바이스를 제조하기 위한 방법에서, 핀 구조체가 기판 위에 형성된다. 핀 구조체는 SiGe로 제조되며 격리 절연층으로부터 노출된 채널층을 포함한다. 게이트 전극층 및 게이트 유전체층을 포함하는 게이트 구조체가 핀 구조체의 부분 위에 형성된다. 측벽 스페이서가 게이트 구조체의 대향 측들 위에 형성된다. 게이트 구조체에 의해 덮혀있지 않은 핀 구조체의 부분을 제거하는 것에 의해 리세스가 형성된다. 리세스는 팔각형의 리세스를 형성하도록 재성형된다. 소스 및 드레인이 팔각형 리세스 내에 형성되는데, 각각은 에피택셜층을 포함한다. 리세스는 핀 구조체의 적어도 일곱 개의 면에 의해 정의된다. 전술한 또는 이하의 실시형태 중 하나 이상에서, 리세스의 재성형은 SiH4 및 HCl을 함유하는 가스를 사용하는 화학적 에칭에 의해 수행된다.
전술한 내용은 기술 분야의 숙련된 자가 본 개시의 양태를 더 잘 이해할 수도 있도록 하는 몇몇 실시형태 또는 예의 피쳐를 개략적으로 개설한다. 기술 분야의 숙련된 자는, 그들이 동일한 목적을 수행하기 위해 및/또는 본원에서 소개되는 실시형태 또는 예의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수도 있다는 것을 인식해야 한다. 기술 분야의 숙련된 자는 또한, 그러한 등가적 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것, 및 그들이 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 및 수정을 가할 수도 있다는 것을 인식해야 한다.
실시예들
실시예 1. 반도체 디바이스로서,
기판 위에 배치된 핀 구조체(fin structure) - 상기 핀 구조체는 채널층을 포함하고 제1 방향으로 연장됨 -;
상기 핀 구조체 위에 배치되며, 게이트 전극층 및 게이트 유전체층을 포함하는 게이트 구조체;
상기 게이트 구조체의 대향 측들 상에 배치된 측벽 스페이서들; 및
상기 제1 방향을 따른 단면에서 적어도 일곱 개의 패싯(facet)들을 구비하는 에피택셜층을 포함하는 소스/드레인 구조체
를 포함하는, 반도체 디바이스.
실시예 2. 실시예 1에 있어서,
상기 일곱 개의 패싯들 중 하나는 (110) 패싯인 것인, 반도체 디바이스.
실시예 3. 실시예 2에 있어서,
상기 (110) 패싯은 상기 게이트 전극의 측면에 평행한 것인, 반도체 디바이스.
실시예 4. 실시예 2에 있어서,
상기 일곱 개의 패싯들 중 두 개는 (110) 패싯들인 것인, 반도체 디바이스.
실시예 5. 실시예 2에 있어서,
상기 일곱 개의 패싯들 중 하나는 (100) 패싯인 것인, 반도체 디바이스.
실시예 6. 실시예 5에 있어서,
상기 (100) 패싯은 바닥면(bottom face)인 것인, 반도체 디바이스.
실시예 7. 실시예 2에 있어서,
상기 (110) 패싯의 길이는 적어도 5 nm인 것인, 반도체 디바이스.
실시예 8. 실시예 1에 있어서,
상기 에피택셜층은 제1 에피택셜층 및 상기 제1 에피택셜층 상에 배치된 제2 에피택셜층을 포함한 것인, 반도체 디바이스.
실시예 9. 실시예 8에 있어서,
상기 제1 에피택셜층은 SiP를 포함하고,
상기 제2 에피택셜층은 SiP를 포함하며,
상기 제1 에피택셜층에서의 P의 농도는 상기 제2 에피택셜층에서의 P의 농도보다 더 큰 것인, 반도체 디바이스.
실시예 10. 실시예 8에 있어서,
상기 제1 에피택셜층은 SiGe를 포함하고,
상기 제2 에피택셜층은 SiGe를 포함하며,
상기 제1 에피택셜층에서의 Ge의 양은 상기 제2 에피택셜층에서의 Ge의 양보다 더 적은 것인, 반도체 디바이스.
실시예 11. 반도체 디바이스를 제조하기 위한 방법으로서,
기판 위에 핀 구조체 - 상기 핀 구조체는 격리 절연층(isolation insulating layer)으로부터 노출된 채널층을 포함함 - 를 형성하는 단계;
상기 핀 구조체의 상기 채널층 위에 게이트 구조체를 형성하는 단계;
상기 게이트 구조체에 의해 덮혀있지 않은 상기 핀 구조체의 부분을 제거함으로써 리세스를 형성하는 단계;
일곱 개의 패싯들을 갖는 팔각형 리세스를 형성하도록 상기 리세스를 처리하는 단계; 및
상기 팔각형 리세스 내에 소스/드레인 구조체 - 상기 소스/드레인 구조체는 에피택셜층을 포함함 - 를 형성하는 단계
를 포함하는, 반도체 디바이스를 제조하기 위한 방법.
실시예 12. 실시예 11에 있어서,
상기 리세스를 처리하는 단계는, 실리콘 수소화물(silicon hydride), 실리콘 할로겐화물(silicon halide) 및 실리콘 수소화물-할로겐화물(silicon hydride-halide)로 이루어지는 그룹으로부터 선택된 적어도 하나, 및 HCl, NH3, NF3, NH2Cl, CF4, CH3F, CHF3 및 HF로 이루어지는 그룹으로부터 선택된 적어도 하나의 혼합물을 적용하는 단계를 포함한 것인, 반도체 디바이스를 제조하기 위한 방법.
실시예 13. 실시예 12에 있어서,
상기 혼합물은 SiH4, HCl 및 H2를 포함한 것인, 반도체 디바이스를 제조하기 위한 방법.
실시예 14. 실시예 12에 있어서,
상기 처리는 300 ℃에서부터 900 ℃까지의 범위 내의 온도에서 수행되는 것인, 반도체 디바이스를 제조하기 위한 방법.
실시예 15. 실시예 12에 있어서,
상기 처리는 1 Torr에서부터 500 Torr까지의 범위 내의 압력 하에서 수행되는 것인, 반도체 디바이스를 제조하기 위한 방법.
실시예 16. 실시예 12에 있어서,
상기 처리는 60 초에서부터 120 초까지의 범위 내의 시간 지속기간 동안 수행되는 것인, 반도체 디바이스를 제조하기 위한 방법.
실시예 17. 실시예 11에 있어서,
상기 리세스는 등방성 에칭에 의해 형성된 것인, 반도체 디바이스를 제조하기 위한 방법.
실시예 18. 실시예 12에 있어서,
상기 리세스를 처리하는 단계에서, (100) 면의 에칭률에 대한 (110) 면의 에칭률의 비율이 5에서부터 10까지의 범위 내에 있는 것인, 반도체 디바이스를 제조하기 위한 방법.
실시예 19. 반도체 디바이스로서,
기판 위에 배치된 핀 구조체 - 상기 핀 구조체는 채널층 및 상기 채널층과는 상이한 재료로 제조된 웰(well)층을 포함하며, 제1 방향으로 연장됨 - ;
상기 핀 구조체 위에 배치되며, 게이트 전극층 및 게이트 유전체층을 포함하는 게이트 구조체;
상기 게이트 구조체의 대향 측들 상에 배치된 측벽 스페이서들; 및
상기 핀 구조체의 소스/드레인 영역에 매립되며(embedded), 상기 제1 방향을 따른 단면에서 적어도 일곱 개의 패싯들을 갖는 소스/드레인 에피택셜층
을 포함하는, 반도체 디바이스.
실시예 20, 실시예 19에 있어서,
상기 핀 구조체의 상기 채널층 및 상기 소스/드레인 영역은 SiGe 또는 Ge로 제조된 것인, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스로서,
    기판 위에 배치된 핀 구조체(fin structure) - 상기 핀 구조체는 채널층을 포함하고 제1 방향으로 연장됨 -;
    상기 핀 구조체 위에 배치되며, 게이트 전극층 및 게이트 유전체층을 포함하는 게이트 구조체;
    상기 게이트 구조체의 대향 측들 상에 배치된 측벽 스페이서들; 및
    상기 제1 방향을 따른 단면에서 적어도 일곱 개의 패싯(facet)들을 구비하는 에피택셜층을 포함하는 소스/드레인 구조체
    를 포함하고,
    상기 적어도 일곱 개의 패싯들은, 상기 에피택셜층 및 핀 구조체 사이의 계면으로서, 적어도 두 개의 (110) 패싯들, 하나의 (100) 패싯 및 두 개의 (111) 패싯들을 갖고,
    상기 에피택셜층은 제1 에피택셜층 및 상기 제1 에피택셜층 상에 배치된 제2 에피택셜층을 포함하고,
    상기 제2 에피택셜층의 바닥부는 상기 두 개의 (110) 패싯들이 각각 상기 두 개의 (111) 패싯들에 연결되는 레벨 위에 위치하는 것인, 반도체 디바이스.
  2. 삭제
  3. 제1항에 있어서,
    상기 (110) 패싯은 상기 게이트 전극의 측면에 평행한 것인, 반도체 디바이스.
  4. 제1항에 있어서,
    상기 일곱 개의 패싯들 중 하나는 (100) 패싯인 것인, 반도체 디바이스.
  5. 제4항에 있어서,
    상기 (100) 패싯은 바닥면(bottom face)인 것인, 반도체 디바이스.
  6. 삭제
  7. 제1항에 있어서,
    상기 제1 에피택셜층은 SiP를 포함하고,
    상기 제2 에피택셜층은 SiP를 포함하며,
    상기 제1 에피택셜층에서의 P의 농도는 상기 제2 에피택셜층에서의 P의 농도보다 더 큰 것인, 반도체 디바이스.
  8. 제1항에 있어서,
    상기 제1 에피택셜층은 SiGe를 포함하고,
    상기 제2 에피택셜층은 SiGe를 포함하며,
    상기 제1 에피택셜층에서의 Ge의 양은 상기 제2 에피택셜층에서의 Ge의 양보다 더 적은 것인, 반도체 디바이스.
  9. 반도체 디바이스를 제조하기 위한 방법으로서,
    기판 위에 핀 구조체 - 상기 핀 구조체는 격리 절연층(isolation insulating layer)으로부터 노출된 채널층을 포함함 - 를 형성하는 단계;
    상기 핀 구조체의 상기 채널층 위에 게이트 구조체를 형성하는 단계;
    상기 게이트 구조체에 의해 덮혀있지 않은 상기 핀 구조체의 부분을 제거함으로써 리세스를 형성하는 단계;
    일곱 개의 패싯들을 갖는 팔각형 리세스를 형성하도록 상기 리세스를 처리하는 단계; 및
    상기 팔각형 리세스 내에 소스/드레인 구조체 - 상기 소스/드레인 구조체는 에피택셜층을 포함함 - 를 형성하는 단계
    를 포함하고,
    상기 일곱 개의 패싯들은, 상기 에피택셜층 및 핀 구조체 사이의 계면으로서, 적어도 두 개의 (110) 패싯들, 하나의 (100) 패싯 및 두 개의 (111) 패싯들을 갖고,
    상기 에피택셜층은 제1 에피택셜층 및 상기 제1 에피택셜층 상에 배치된 제2 에피택셜층을 포함하고,
    상기 제2 에피택셜층의 바닥부는 상기 두 개의 (110) 패싯들이 각각 상기 두 개의 (111) 패싯들에 연결되는 레벨 위에 위치하는 것인, 반도체 디바이스를 제조하기 위한 방법.
  10. 반도체 디바이스로서,
    기판 위에 배치된 핀 구조체 - 상기 핀 구조체는 채널층 및 상기 채널층과는 상이한 재료로 제조된 웰(well)층을 포함하며, 제1 방향으로 연장됨 - ;
    상기 핀 구조체 위에 배치되며, 게이트 전극층 및 게이트 유전체층을 포함하는 게이트 구조체;
    상기 게이트 구조체의 대향 측들 상에 배치된 측벽 스페이서들; 및
    상기 핀 구조체의 소스/드레인 영역에 매립되며(embedded), 상기 제1 방향을 따른 단면에서 적어도 일곱 개의 패싯들을 갖는 소스/드레인 에피택셜층
    을 포함하고,
    상기 적어도 일곱 개의 패싯들은, 상기 소스/드레인 에피택셜층 및 핀 구조체 사이의 계면으로서, 적어도 두 개의 (110) 패싯들, 하나의 (100) 패싯 및 두 개의 (111) 패싯들을 갖고,
    상기 소스/드레인 에피택셜층은 제1 에피택셜층 및 상기 제1 에피택셜층 상에 배치된 제2 에피택셜층을 포함하고,
    상기 제2 에피택셜층의 바닥부는 상기 두 개의 (110) 패싯들이 각각 상기 두 개의 (111) 패싯들에 연결되는 레벨 위에 위치하는 것인, 반도체 디바이스.
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