KR20180036543A - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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쿠안-팅 리우
다-유안 리
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Abstract

전계 효과 트랜지스터는, 반도체로 제조되는 채널 층 및 메탈 게이트 구조물을 포함한다. 메탈 게이트 구조물은, 게이트 유전체 층, 게이트 유전체 층 상에 형성되는 장벽 층, 장벽 층 상에 형성되며 그리고 Al 및 TiAl 중 하나로 제조되는 일 함수 조절 층, 일 함수 조절 층 상에 형성되며 그리고 TiN으로 제조되는 차단 층, 및 차단 층 상에 형성되며 그리고 W로 제조되는 몸체 금속 층을 포함한다. 채널 층 위의 게이트 길이가, 5 nm 내지 15 nm의 범위에 놓이며, 제1 도전 층의 두께가, 0.2 nm 내지 3.0 nm의 범위에 놓인다. 제1 도전 층의 최대 두께와 최소 두께 사이의 범위가, 제1 도전 층의 평균 두께의 0% 초과이자 10 % 미만이다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 개시는 반도체 집적 회로에 관한 것으로, 더욱 구체적으로 메탈 게이트 구조물을 구비하는 반도체 소자 및 그의 제조 공정에 관한 것이다.
반도체 산업이, 더 높은 소자 밀도, 더 높은 성능, 및 더 낮은 비용을 쫓아서, 나노미터 기술 처리 노드들(nodes)로 진전됨에 따라, 제조 및 설계 문제 모두로부터의 도전들이, 하이-k(유전 상수) 재료를 갖는 메탈 게이트 구조물의 사용을 야기해 왔다. 메탈 게이트 구조물은 흔히, 게이트 교체 기술들을 사용함에 의해 제조된다.
본 발명은, 게이트 구조물을 형성하는 방법으로서: 반도체 재료로 제조된 채널 층 위에 게이트 유전체 층을 형성하는 단계; 게이트 유전체 층 위에 제1 도전 층을 형성하는 단계; 제1 도전 층 위에 제2 도전 층을 형성하는 단계; 및 제2 도전 층 위에 제3 도전 층을 형성하는 단계를 포함하고, 제1 도전 층을 형성하는 단계는: 도전성 재료를 성막하는 것; 및 성막된 도전성 재료의 두께를 감소시키기 위해 성막된 도전성 재료를 에칭하는 것을 포함하며, 그리고 제1 도전 층의 두께가, 게이트 구조물이 형성된 이후에, 0.2 nm 내지 3.0 nm의 범위에 놓이는 것인, 게이트 구조물 형성 방법을 제공한다.
본 개시는, 첨부되는 도면들과 함께 읽을 때 뒤따르는 상세한 설명으로부터 최상으로 이해된다. 본 산업의 표준 관행에 따라, 다양한 특징부들이 축적대로 도시되지 않으며 그리고 단지 예시의 목적으로 사용된다는 것이 강조된다. 실제로, 다양한 특징부들의 치수들은 논의의 명료함을 위해 임의로 증가되거나 감소될 수 있다.
도 1은, 본 개시의 일 실시예에 따른 반도체 FET 소자를 제조하기 위한 예시적인 흐름도이다.
도 2a 내지 도 12는, 본 개시의 일 실시예에 따른 반도체 FET 소자를 제조하기 위한 여러 단계들에 대한 예시적 도면들을 도시한다.
뒤따르는 개시는 본 발명의 상이한 특징들을 구현하기 위한 상이한 실시예들 또는 예들을 제공한다는 것이 이해되어야 한다. 구성요소들 및 배열들에 대한 구체적인 실시예들 또는 예들이 본 개시를 단순화하기 위해 이하에 설명된다. 물론, 이들은 단지 예들이며 제한할 의도가 아니다. 예를 들어, 요소들의 치수들은 개시된 범위들 또는 값들로 제한되지 않는 대신, 공정 조건들 및/또는 소자의 요구되는 특성들에 의존할 수 있을 것이다. 더불어 뒤따르는 설명에서 제2 특징부 위의 또는 상의 제1 특징부의 형성은, 제1 특징부 및 제2 특징부가 직접적인 접촉 상태로 형성되는 실시예들을 포함할 수 있으며, 그리고 또한 부가적인 특징부들이, 제1 특징부 및 제2 특징부가 직접적인 접촉 상태에 놓이지 않도록, 제1 특징부 및 제2 특징부 사이에 형성될 수도 있는 실시예들을 포함할 수 있다. 다양한 특징부들이 임의로 단순함 및 명료함을 위해 상이한 축적으로 작도될 수 있을 것이다.
또한, "밑에", "아래에", "아래쪽", "위에", "위쪽" 및 이와 유사한 것과 같은, 공간적으로 상대적인 용어들은, 본 명세서에서, 도면에 예시된 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관련성을 설명하기 위한, 설명의 용이함을 위해 사용될 수 있을 것이다. 공간적으로 상대적인 용어들은, 도면에 도시된 방향성에 부가하여, 사용 또는 작동 중인 디바이스의 상이한 방향성을 포괄하도록 의도된다. 소자는 달리 배향될 될 수 있으며(90°회전하게 되거나 또는 다른 방향으로) 그리고 본 명세서에서 사용되는 공간적으로 상대적인 기술어들은 마찬가지로 그에 따라 해석될 것이다. 부가적으로, 용어 "이루어지는"은, "포함하는" 또는 "구성되는"을 의미할 수 있을 것이다.
도 1은, 핀 구조물(Fin FET)을 구비하는 반도체 FET 소자를 제조하기 위한 예시적인 흐름도이다. 흐름도는, 단지 Fin FET 소자를 위한 전체 제조 공정의 관련 부분 만을 예시한다. 부가적인 공정들이, 도 1에 의해 도시되는 공정들 이전에, 도중에 그리고 이후에 제공될 수 있으며, 그리고 이하에 설명되는 공정들 중 일부는, 방법의 부가적인 실시예들을 위해 교체되거나 또는 제거될 수 있다는 것이 이해된다. 공정들/프로세스들의 순서는 상호 교체 가능할 수 있을 것이다.
도 2a 내지 도 2c는, 일 실시예에 따른 제조 공정의 여러 단계들 중 하나에서의 Fin FET 소자의 예시적인 단면도들이다. 도 2d는 평면도이고, 도 2a는 도 2d의 A-A' 선을 따르는 단면도이며, 도 2b는 도 2d의 B-B' 선을 따르는 단면도이며, 그리고 도 2c는 도 2d의 C-C' 선을 따르는 단면도이다.
도 1의 S101에서, 핀 구조물(20)이 기판(10) 위에 제작된다. 핀 구조물(20)은, 기판(10) 위에 형성되며 그리고 격리 절연 층(50)으로부터 돌출한다. 격리 절연 층(50)으로부터 돌출하는 핀 구조물(20)의 부분은 채널 층으로서 기능한다.
일 실시예에 따른 핀 구조물을 제작하기 위해, 마스크 층이 기판(10) 위에 형성된다. 마스크 층은, 예를 들어, 열적 산화 공정 및/또는 화학적 기상 증착(CVD) 공정에 의해 형성된다. 기판(10)은, 예를 들어, 대략 1 × 1015 cm-3 내지 대략 2 × 1015 cm- 3 의 범위의 불순물 농도를 갖는, p-형 실리콘 기판이다. 다른 실시예에서, 기판(10)은, 대략 1 × 1015 cm-3 내지 대략 2 × 1015 cm- 3 의 범위의 불순물 농도를 갖는, n-형 실리콘 기판이다. 일부 실시예에서, 마스크 층은, 예를 들어, 패드 산화물(예를 들어, 실리콘 산화물) 층 및 실리콘 질화물 마스크 층을 포함한다.
대안적으로, 기판(10)은, 게르마늄과 같은 다른 단원소 반도체; SiC 및 SiGe와 같은 IV-IV족 화합물 반도체들, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP와 같은 III-V족 화합물 반도체들을 포함하는 화합물 반도체; 또는 이들의 조합을 포함할 수 있을 것이다. 일 실시예에서, 기판(10)은, 하나의 실리콘 층의 실리콘-온-절연체(silicon-on-insulator: SOI) 기판이다. 비정질 Si 또는 비정질 SiC와 같은 비정질 기판들, 또는 실리콘 산화물과 같은 절연 재료가, 기판(10)으로서 또한 사용될 수 있을 것이다. 기판(10)은, 불순물들(예를 들어, p-형 또는 n-형 도전성)로 적당하게 도핑된, 여러 영역들을 포함할 수 있을 것이다.
패드 산화물 층은, 열적 산화 또는 CVD 공정을 사용함에 의해 형성될 수 있을 것이다. 실리콘 질화물 마스크 층은, 스퍼터링법과 같은 물리적 기상 증착(PVD), CVD, 플라즈마 강화 화학적 기상 증착(PECVD), 대기압 화학적 기상 증착(APCVD), 저압 CVD(LPCVD), 고밀도 플라즈마 CVD(HDPCVD), 원자층 증착(ALD), 및/또는 다른 공정들에 의해 형성될 수 있을 것이다.
일부 실시예에서, 패드 산화물 층의 두께는, 대략 2 nm 내지 대략 15 nm의 범위에 놓이며, 그리고 실리콘 질화물 마스크 층의 두께는 대략 2 nm 내지 대략 50 nm의 범위에 놓인다. 마스크 패턴이, 마스크 층 위에 추가로 형성된다. 마스크 패턴은 예를 들어, 리소그래피 공정에 의해 형성되는 레지스트 패턴이다.
에칭 마스크와 같은 마스크 패턴을 사용함에 의해, 패드 산화물 층 및 실리콘 질화물 마스크 층의 하드 마스크 패턴이 형성된다. 하드 마스크 패턴의 폭은, 일부 실시예에서, 대략 5 nm 내지 대략 40 nm의 범위에 놓인다. 특정 실시예에서, 하드 마스크 패턴의 폭은, 대략 7 nm 내지 대략 12 nm의 범위에 놓인다.
에칭 마스크와 같은 하드 마스크 패턴을 사용함에 의해, 기판은, 건식 에칭법 및/또는 습식 에칭법을 사용하는 트렌치 에칭(trench etching)에 의해, 핀 구조물(20)로 패턴화된다. 핀 구조물(20)의 높이가, 대략 20 nm 내지 대략 30 nm의 범위에 놓인다. 특정 실시예에서, 높이는, 대략 30 nm 내지 대략 60 nm의 범위에 놓인다. 핀 구조물들의 높이들이 균일하지 않을 때, 기판으로부터의 높이는, 핀 구조물들의 평균 높이에 대응하는 평면으로부터 측정될 수 있을 것이다. 핀 구조물(20)의 폭은, 대략 7 nm 내지 대략 15 nm의 범위에 놓인다.
이러한 실시예에서, 벌크 실리콘 웨이퍼(bulk silicon wafer)가 기판(10)으로서 사용된다. 그러나, 일부 실시예에서, 다른 유형의 기판이, 기판(10)으로서 사용될 수 있을 것이다. 예를 들어, 실리콘-온-절연체(SOI) 웨이퍼가 출발 재료로서 사용될 수 있을 것이며, 그리고 SOI 웨이퍼의 절연체 층이 기판(10)을 구성하며, 그리고 SOI 웨이퍼의 실리콘 층이 핀 구조물(20)을 위해 사용된다.
도 2a 내지 도 2d에 도시된 바와 같이, X 방향으로 연장되는 하나의 핀 구조물(20)이 기판(10) 위해 배치된다. 그러나, 핀 구조물의 개수는 1개로 제한되지 않는다. 개수는, 2개, 3개, 4개, 또는 5개 이상일 수 있을 것이다. 부가적으로, 하나 이상의 더미 핀 구조물이, 패턴화 공정에서 패턴 충실도를 개선하기 위해, 핀 구조물(20)의 양 측면에 인접하게 배치될 수 있을 것이다. 핀 구조물(20)의 폭은, 일부 실시예에서 대략 5 nm 내지 대략 40 nm의 범위에 놓이며, 그리고 특정 실시예에서 대략 7 nm 내지 대략 15 nm의 범위에 놓인다. 복수의 핀 구조물이 배치될 때, 핀 구조물들 사이의 공간은, 일부 실시예에서 대략 5 nm 내지 대략 80 nm의 범위에 놓이며, 그리고 다른 실시예에서 대략 7 nm 내지 대략 15 nm의 범위에 놓인다. 당업자는, 그러나, 설명 전체에 걸쳐 언급되는 치수들 및 값들이 단지 예시들이며, 그리고 집적 회로들의 상이한 규모에 맞도록 변경될 수 있다는 것을 인지할 것이다.
이러한 실시예에서, Fin FET 소자는, p-형 Fin FET이다. 그러나, 본 명세서에 개시되는 기술들은 또한, n-형 Fin FET에도 적용 가능하다.
핀 구조물(20)을 형성한 이후에, 격리 절연 층(50)이 핀 구조물(20) 위에 형성된다.
격리 절연 층(20)은, LPCVD(저압 화학적 기상 증착), 플라즈마-CVD 또는 유동 가능형 CVD에 의해 형성되는, 실리콘 산화물, 실리콘 산화질화물 또는 실리콘 질화물과 같은, 절연 재료들의 하나 이상의 층을 포함한다. 유동형 CVD에서, 실리콘 산화물 대신에 유동 가능한 유전체 재료들이 증착된다. 유동 가능한 유전체 재료들은, 그들의 명칭이 제안하는 바와 같이, 높은 형상비를 갖는 틈새들 또는 공간들을 충진하기 위해, 증착 도중에 "유동"할 수 있다. 통상적으로, 다양한 화학적 성질이, 증착된 막이 유동하는 것을 허용하기 위해, 실리콘 함유 전구체에 부가된다. 일부 실시예에서, 질소 수소화물 접합제가 부가된다. 예를 들어, 유동형 유전체 전구체들, 특히 유동형 실리콘 산화물 전구체들은, 실리케이트, 실록산, 메틸 실스퀴옥산(MSQ), 수소 실스퀴옥산(HSQ), MSQ/HSQ, 퍼하이드로실라잔(TCPS), 퍼하이드로-폴리실라잔(PSZ), 테트라에틸 오소실리케이트(TEOS), 또는 트리실릴아민 (TSA)과 같은 실릴-아민을 포함한다. 이러한 유동형 실리콘 산화물 재료들은, 일부 실시예에서, 복수 공정 프로세스에서 형성된다. 유동형 막이 성막된 이후에, 실리콘 산화물을 형성하기 위한 요구되지 않은 요소(들)를 제거하기 위해, 유동형 막이, 경화된 다음 어닐링된다. 요구되지 않은 요소(들)가 제거될 때, 유동형 막은, 치밀해지고 수축한다. 일부 실시예에서, 복수의 어닐링 프로세스가 실행된다. 유동형 막은, 경화되며 그리고 1번을 초과하여 어닐링된다. 유동형 막은, 붕소 및/또는 인으로 도핑될 수 있을 것이다. 격리 절연 층(50)은, 일부 실시예에서, SOG, SiO, SiON, SiOCN 및/또는 불소-도핑된 규산염 유리(FSG)의 하나 이상의 층에 의해 형성될 수 있을 것이다.
핀 구조물(20) 위에 격리 절연 층(50)을 형성한 이후에, 평탄화 공정이, 격리 절연 층(50) 및 마스크 층(패드 산화물 층 및 실리콘 질화물 마스크 층)의 일부를 제거하기 위해 실행된다. 평탄화 작업은, 화학적 기계적 폴리싱(CMP) 및/또는 에치-백 공정을 포함할 수 있을 것이다. 이어서, 격리 절연 층(50)은 추가로 제거되며, 따라서 핀 구조물(20)의 채널 층(위쪽 층)이 노출된다.
특정 실시예에서, 격리 절연 층(50)을 부분적으로 제거하는 것은, 예를 들어 플루오르화 수소산(HF) 내에 기판을 침지함으로써, 습식 에칭 공정을 사용하여 실행될 수 있을 것이다. 다른 실시예에서, 격리 절연 층(50)을 부분적으로 제거하는 것은, 건식 에칭 공정을 사용하여 실행될 수 있을 것이다. 예를 들어, 에칭 가스로서 CHF3 또는 BF3를 사용하는 건식 에칭 공정이 사용될 수 있을 것이다.
격리 절연 층(50)을 형성한 이후에, 열적 공정이, 예를 들어 어닐링이, 격리 절연 층(50)의 품질을 개선하기 위해, 실행될 수 있을 것이다. 특정 실시예에서, 열적 공정은, 대략 900 ℃ 내지 대략 1050 ℃의 범위 내의 온도에서, 대략 1.5 초 내지 대략 10 초 동안, N2, Ar 또는 He 분위기와 같은 불활성 가스 분위기에서, 급속 열적 어닐링(RTA)을 사용함에 의해 실행된다.
도 1의 S102에서, 더미 게이트 구조물(40)이, 도 2a 내지 도 2d에 도시된 바와 같이, 핀 구조물(20)의 부분 위에 형성된다.
유전체 층 및 폴리실리콘 층이, 격리 절연 층(50) 및 노출된 핀 구조물 위해 형성되며, 그리고 이어서 패턴화 공정이, 폴리실리콘으로 제조되는 더미 게이트 전극 층(45) 및 더미 게이트 유전체 층(30)을 포함하는 더미 게이트 구조물(40)을 획득하기 위해 실행된다. 폴리실리콘 층의 패턴화는, 일부 실시예에서, 실리콘 산화물 층 위에 형성되는 실리콘 질화물 층을 포함하는, 하드 마스크(35)를 사용함에 의해 실행된다. 다른 실시예에서, 하드 마스크는, 실리콘 질화물 층 위에 형성되는 실리콘 산화물 층을 포함한다. 더미 게이트 유전체 층(30)은, CVD, PVD, ALD, 전자-빔(e-beam) 증착, 또는 다른 적당한 공정에 의해 형성되는, 실리콘 산화물일 수 있을 것이다. 일부 실시예에서, 더미 게이트 유전체 층(30)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 하이-k 유전체들의 하나 이상의 층을 포함한다. 일부 실시예에서, 게이트 유전체 층의 두께가, 대략 0.5 nm 내지 대략 2 nm의 범위에 놓이며, 그리고 다른 실시예에서 대략 0.5 nm 내지 대략 1 nm의 범위에 놓인다.
일부 실시예에서, 더미 게이트 전극 층(45)은, 단일 층 또는 복수 층 구조물을 포함한다. 더미 게이트 전극 층(45)은, 균일한 또는 불-균일한 도핑을 동반하는, 도핑된 폴리실리콘일 수 있을 것이다. 더미 게이트 전극 층(45)은, ALD, CVD, PVD, 도금, 또는 이들의 조합과 같은, 적당한 공정을 사용하여 형성될 수 있을 것이다. 본 실시예에서, 더미 게이트 전극 층(45)의 폭은, 대략 30 nm 내지 대략 60 nm의 범위에 놓인다. 일부 실시예에서, 게이트 전극 층의 두께가, 대략 20 nm 내지 대략 400의 범위에 놓이며, 그리고 다른 실시예에서 대략 50 nm 내지 대략 150 nm의 범위에 놓인다.
도 3a에 도시된 바와 같이, 측벽 절연 층들(47)이, 더미 게이트 전극(45)의 양 메인 측면 위에 형성된다. 도 3a는, 일 실시예에 따른 제조 공정의 여러 단계들 중 하나에서의, 도 2d의 C-C' 선에 대응하는 예시적인 단면도이다.
측벽 절연 층들(47)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 다른 적당한 재료를 포함할 수 있을 것이다. 측벽 절연 층들(47)은, 단일 층 또는 복수 층 구조물을 포함할 수 있을 것이다. 측벽 절연 재료의 블랭킷 층이, CVD, PVD, ALD, 또는 다른 적당한 기법에 의해 형성될 수 있을 것이다. 이어서, 게이트 구조물의 2개의 메인 측면 상에 한 쌍의 측벽 절연 층(스페이서)(47)을 형성하기 위해, 이방성 에칭이 측벽 절연 재료 상에서 실행된다. 측벽 절연 층들(47)의 두께는, 일부 실시예에서 대략 5 nm 내지 대략 30 nm의 범위에 놓이며, 그리고 다른 실시예에서 대략 10 nm 내지 대략 20 nm의 범위에 놓인다.
도 1의 S103에서, 소스 및 드레인(60)이, 도 3b에 도시된 바와 같이 형성된다. 도 3b는, 일 실시예에 따른 제조 공정의 여러 단계들 중 하나에서의, 도 2d의 B-B' 선에 대응하는 예시적인 단면도이다. 소스 및 드레인(60)은, 채널 층에 응력을 가하기 위해 변형 층(변형 층)을 포함할 수 있을 것이다. 일부 실시예에서, 더미 게이트 구조물(40)에 의해 덮이지 않는 핀 구조물(20)의 위쪽 층의 부분들은, 만입된 부분들을 형성하기 위해 아래로 에칭된다. 이어서, 적절한 변형 층이, 만입된 부분들 내에 형성된다. 일부 실시예에서, 변형 층은, p-형 FET을 위한 SiGe 및 n-형 FET을 위한 SiP, SiC 또는 SiCP를 포함하는, 단일 층 또는 복수 층을 포함한다. 변형 층은 만입된 부분들 내에 에피택셜 방식으로 형성된다.
도 2d의 C-C' 선에 대응하는 도 4에 도시된 바와 같이, 층간 유전체(ILD) 층(70)이, 측벽 절연 층들(47)을 갖는 더미 게이트 구조물(40) 위에 형성된다.
유전체 재료가, 더미 게이트 구조물 및 격리 절연 층(50) 위해 형성되며, 그리고 에치 백 공정 및/또는 화학적 기계적 폴리싱(CMP) 공정과 같은 평탄화 공정들이, 도 4에 도시된 구조물을 획득하기 위해, 실행된다. 층간 유전체 층(70)을 위한 유전체 재료는, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물(SiON), SiOCN, 불소 도핑된 규산염 유리(FSG), 또는 로우-K 유전체 재료의 하나 이상의 층을 포함할 수 있을 것이다. 층간 유전체 층(70)을 위한 절연 재료는, 격리 절연 층(50)을 위한 절연 재료와 동일한 것이거나 또는 그와 상이할 수 있을 것이다.
도 1의 S104에서, 층간 유전체 층(70)이 형성된 이후에, 도 5에 도시된 바와 같이, 더미 게이트 구조물(40)은, 건식 에칭 및/또는 습식 에칭에 의해 제거되며, 따라서 공간(80)이 형성된다. 공간(80)의 깊이는, 대략 50 nm 내지 대략 400 nm의 범위에 놓이며, 그리고 대략 100 nm 내지 대략 200 nm의 범위에 놓일 수 있을 것이다. 공간(80)의 형상비가, 일부 실시예에서, 0.5 내지 대략 20의 범위에 놓일 수 있을 것이다. 도 5에 도시된 바와 같이, 측벽 절연 층들(47)은 공간(80) 내에 잔류한다. 일부 실시예에서, 측벽 절연 층들(47)은, 더미 게이트 구조물(40)을 제거할 때, 제거된다.
도 1의 S105에서, 게이트 유전체 층(90)이, 도 6에 도시된 바와 같이, 공간(80) 내에 형성된다. 게이트 유전체 층(90)이, 핀 구조물(20)의 채널 층 위에 배치되는 계면 층(미도시) 위에 형성된다. 계면 층은, 일부 실시예에서, 0.2 nm 내지 1.5 nm의 두께를 갖는 실리콘 산화물을 포함한다. 실리콘 산화물 계면 층은, Si 채널 층을 산화함에 의해 형성될 수 있을 것이다. 다른 실시예에서, 계면 층의 두께는, 대략 0.5 nm 내지 대략 1.0 nm의 범위에 놓인다. 특정 실시예에서, 계면 층은 형성되지 않는다.
게이트 유전체 층(90)은, 실리콘 산화물, 실리콘 질화물, 또는 하이-k 유전체 재료, 다른 적당한 유전체 재료, 및/또는 이들의 조합과 같은, 유전체 재료들의 하나 이상의 층을 포함한다. 하이-k 유전체 재료의 예들이, HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 이산화하프늄-알루미나(HfO2-Al2O3) 합금, 다른 적당한 하이-k 유전체 재료들, 및/또는 이들의 조합을 포함한다. 게이트 유전체 층(90)은, 예를 들어, 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자 층 증착(ALD), 고 밀도 플라즈마 CVD(HDPCVD), 또는 다른 적당한 방법들, 및/또는 이들의 조합들에 의해 형성된다. 게이트 유전체 층(90)의 두께는, 일부 실시예에서 대략 0.5 nm 내지 대략 5 nm의 범위에 놓이며, 그리고 다른 실시예에서 대략 1.0 nm 내지 대략 3.0 nm의 범위에 놓인다. 일부 실시예에서, 게이트 유전체 층(90)은, 이산화규소로 제조되는 계면 층을 포함할 수 있을 것이다. 게이트 유전체 층(90)은 또한 층간 유전체 층(70)의 상측 표면 상에도 형성된다.
도 1의 S106에서, 제1 도전 층이, 장벽 층(100)으로서, 도 7에 도시된 바와 같이, 공간(80) 내에서 게이트 유전체 층 위에 형성된다. 후속적으로, 도 1의 S107에서, 일 함수 조절 금속(WFM) 층(110)이, 도 9에 도시된 바와 같이, 장벽 층(100) 위에 형성된다.
WFM 층(110)은, TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC와 같은, 금속 재료들의 하나 이상의 층을 포함한다. 하나의 실시예에서, WFM 층(110)은, Al 또는 TiAl를 포함하며, 그리고 대략 3.0 nm 내지 대략 10 nm의 범위의 두께를 구비한다.
채널 층 위의 게이트 길이(X 방향으로의 게이트 전극의 폭)가 대략 15 nm 미만이 됨에 따라, WFM 층의 효과가, 장벽 층 때문에, 불충분하게 된다(즉, WFM의 불충분한 관통). 따라서, 장벽 층의 두께가 감소되지 않으면, n-채널 FET의 임계 전압(Vt)이, 게이트 길이가 감소함에 따라, 증가한다. 특히, 게이트 길이가 대략 5 nm 내지 대략 15 nm의 범위에 놓이며 그리고 장벽 층의 두께가 대략 3.0 nm를 초과할 때, n-채널 FET의 임계 전압(Vt)은, 게이트 길이가 감소함에 따라, 증가한다.
본 개시의 발명자들은, 게이트 길이가 대략 5 nm 내지 대략 15 nm의 범위에 놓이며 그리고 장벽 층의 두께가 대략 3.0 nm이거나 또는 그 미만일 때, 임계 전압(Vt)은, 게이트 길이가 감소함에 따라, 감소한다는 것을 확인했다. 더욱 구체적으로, 장벽 층의 두께가 대략 0.2 nm 내지 대략 3.0 nm의 범위에 놓일 때, 임계 전압은, 게이트 길이가 변화함에 따라, 요구되는 값으로 제어될 수 있다.
그러나, 장벽 층이 CVD, PVD 또는 ALD에 의해 형성될 때, 발명자들은, 장벽 층의 두께를, 특히 3.0 nm 또는 그 미만의 두께로, 제어하는 것이 어렵다는 것을 확인했다. 장벽 층 두께의 제어 가능성을 개선하기 위해, 도 8a 내지 도 8c에 도시된 바와 같은 공정들이, 두께에 관해 높은 균일성을 갖는 장벽 층을 형성하기 위해 본 실시예에서 사용된다.
도 8a에 도시된 바와 같이, TiN 층(102)이, 하측 장벽 층으로서, 게이트 유전체 층(90) 상에 형성된다. TiN 층(102)은, CVD, PVD 또는 ALD에 의해 형성될 수 있으며, 그리고 TiN 층의 두께는, 일부 실시예에서, 대략 0.3 nm 내지 대략 1.5 nm의 범위에 놓인다.
이어서, 도 8b에 도시된 바와 같이, TaN 층(104)이, 상측 장벽 층으로서, TiN 층(102) 상에 형성된다. TaN 층(104)은, CVD, PVD 또는 ALD에 의해 형성될 수 있으며, 그리고 TaN 층의 두께는, 일부 실시예에서, 대략 1.0 nm 내지 대략 4.0 nm의 범위에 놓인다. 다른 실시예에서, Si로 도핑된 WN 또는 TiN이, 상측 장벽 층으로서 사용된다.
다음으로, 도 8c에 도시된 바와 같이, TaN 층(104)은, 자체의 두께를 감소시키기 위해 에칭된다. 일 실시예에서, WCl5 가스를 사용하는 화학적 에칭 공정이, TaN 층(104)의 위쪽 부분을 제거하기 위해 사용된다. 일부 실시예에서, 플라즈마 에칭이 사용된다. 에칭 이후의 TaN 층의 두께는, 일부 실시예에서, 대략 0.1 nm 내지 대략 2.0 nm의 범위에 놓인다. TaN 층을 형성하는 것 및 TaN 층을 에칭하는 것(성막 및 에칭 공정)은, 요구되는 두께를 달성하기 위해 반복될 수 있을 것이다.
더불어, 특정 실시예에서, TiN 층(102)이, 성막 및 에칭 공정에 종속된다. TiN 층(102)이, CVD, PVD 또는 ALD에 의해, 대략 1.0 nm 내지 대략 4.0 nm의 두께로 형성된 이후에, 그리고 TaN 층(104)이 형성되기 이전에, TiN 층(102)은, 일부 실시예에서, 대략 0.1 nm 내지 대략 2.0 nm의 범위로 자체의 두께를 감소시키기 위해 에칭된다. 일부 실시예에서, HCl 및 H2O2 용액을 사용하는 화학적 에칭 공정이, TiN 층(102)의 위쪽 부분을 제거하기 위해 사용된다. TiN 층(102) 및 TaN 층(104) 양자 모두 또는 이들 중 하나는, 성막 및 에칭 공정에 종속될 수 있을 것이다.
이러한 공정들에 의해, 대략 0.2 nm 내지 대략 3.0 nm의 두께를 구비하는 장벽 층(100)(TiN 층 및 TaN 층)을 균일하게 형성하는 것이 가능하다. 일부 실시예에서, 장벽 층의 두께의 변화, 즉 장벽 층의 최대 두께(TH)와 최소 두께(TL) 사이의 범위가, 장벽 층의 평균 두께(Av)의 0% 초과이자 10 % 미만이다(0 < (TH - TL)/Av < 0.1 × Av). 특정 실시예에서, 장벽 층의 두께의 변화는, 5 % 미만이다.
더불어, 특정 실시예에서, 하측 장벽 층(TiN 층(102))은 형성되지 않는다. 그러한 경우에, 장벽 층(100)은, TaN, TiN, WN 또는 Si로 도핑된 TiN으로 제조된다.
장벽 층(100)이 형성된 이후에, 도 1의 S107에서, 일 함수 조절 금속(WFM) 층(110)이, 제2 도전 층으로서, 도 9에 도시된 바와 같이, 장벽 층(100) 위에 형성된다.
또한, 도 1의 S108에서, 몸체 금속 층(120)이, 제3 도전 층으로서, 도 10에 도시된 바와 같이, WFM 층(110) 위에 형성된다. 특정 실시예에서, 차단 층(115)이, 예를 들어 TiN으로 제조되는 제4 도전 층으로서, 몸체 금속 층(120)을 형성하기 이전에, WFM 층(110) 상에 형성된다.
몸체 금속 층(120)은, 알루미늄, 구리, 티타늄, 탄탈륨, 코발트, 몰리브덴, 탄탈륨 질화물, 니켈 규화물, 코발트 규화물, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금들, 다른 적당한 재료들, 및/또는 이들의 조합들과 같은, 임의의 적당한 금속 재료들의 하나 이상의 층을 포함한다. 이러한 실시예에서, 텅스텐(W)이, 몸체 금속 층(120)으로서 사용된다. 텅스텐 층(120)은, 소스 가스로서 WCl5 및 H2를 사용하는 CVD 및/또는 ALD에 의해 형성될 수 있을 것이다. 텅스텐 층(120)의 두께는, 일부 실시예에서, 대략 5 nm 내지 대략 20 nm의 범위에 놓인다.
도 1의 S109에서, 텅스텐 층(120)이 형성된 이후에, CMP와 같은 평탄화 공정이, 도 11에 도시된 바와 같이, ILD 층(70)의 상측 표면 위에 형성되는 금속 층들이 제거되도록, 실행된다. 일부 실시예에서, ILD 층(70)의 상측 표면 위에 형성되는 게이트 유전체 층(90) 또한, 제거된다. 더불어, 일부 실시예에서, 도 12에 도시된 바와 같이, 공간(80) 내에 형성되는 금속 게이트 층들이 부분적으로 제거(만입)되며, 그리고 절연 캡 층(140)이 형성된다. 절연 캡 층(140)은, 예를 들어, CVD 또는 ALD에 의해 형성되는 실리콘 질화물 층으로 제조된다. CMP와 같은 평탄화 공정이, 실리콘 질화물의 성막 이후에 실행될 수 있을 것이다.
도 12에 도시된 구조물은, 컨택부들/비아들, 상호연결 금속 층들, 유전체 층들, 패시베이션 층들, 등과 같은 다양한 특징부들을 형성하기 위해, 추가적인 CMOS 공정들을 겪을 수 있다는 것이 이해된다.
상이한 실시예들에서, Fin FET 소자가, FET로서, 제작된다. 다른 실시예에서, 상기한 메탈 게이트 구조물 및 그의 제조 방법이, 평면형 FET에 적용될 수 있다.
본 개시에서, WFM 층 아래의 장벽 층의 두께는, 대략 0.2 nm 내지 대략 3.0 nm의 범위에 놓이도록 제어된다. n-채널 FET의 임계 전압은, 게이트 길이가 대략 5 nm 내지 대략 15 nm의 범위에서 변화함에 따라, 요구되는 값으로 제어될 수 있다.
모든 이점들이 여기에서 반드시 논의되지 않았고, 특정 이점이 모든 실시예 또는 예를 위해 요구되지 않으며, 그리고 다른 실시예들 또는 예들이 상이한 이점들을 제공할 수 있다는 것을, 이해하게 될 것이다.
본 개시의 일 양태에 따르면, 게이트 구조물을 형성하는 방법에서, 게이트 유전체 층이, 반도체 재료로 제조되는 채널 층 위해 형성된다.
제1 도전 층이, 게이트 유전체 층 위에 형성된다. 제2 도전 층이, 제1 도전 층 위에 형성된다. 제3 도전 층이, 제2 도전 층 위에 형성된다. 제1 도전 층을 형성하는 것은, 도전성 재료를 성막하는 것, 및 성막된 도전성 재료의 두께를 감소시키기 위해 성막된 도전성 재료를 에칭하는 것을 포함한다. 제1 도전 층의 두께는, 게이트 구조물이 형성된 이후에, 0.2 nm 내지 3.0 nm의 범위에 놓인다.
본 개시의 다른 일 양태에 따르면, 반도체 소자를 제조하는 방법에서, 더미 게이트 구조물이, 기판 위에 형성된다. 층간 절연 층이, 더미 게이트 구조물 및 기판 위에 형성된다. 더미 게이트 구조물은 제거되며, 따라서 더미 게이트 구조물에 대응하는 공간이 형성되도록 한다. 게이트 유전체 층이, 공간 내에 형성된다. 제1 도전 층이, 공간 내에서 게이트 유전체 층 위에 형성된다. 제2 도전 층이, 제1 도전 층 위에 형성된다. 제3 도전 층이, 제2 도전 층 위에 형성된다. 제1 도전 층은, 하나 이상의 도전 층을 포함한다. 제1 도전 층을 형성하는 것은, 도전성 재료를 성막하는 것, 및 성막된 도전성 재료의 두께를 감소시키기 위해 성막된 도전성 재료를 에칭하는 것을 포함한다. 제1 도전 층의 두께는, 게이트 구조물이 형성된 이후에, 0.2 nm 내지 3.0 nm의 범위에 놓인다.
본 개시의 또 다른 양태에 따르면, 반도체 소자가, 반도체로 제조되는 채널 층 및 메탈 게이트 구조물을 포함하는, 전계 효과 트랜지스터(FET)를 포함한다. 메탈 게이트 구조물은, 게이트 유전체 층, 게이트 유전체 층 상에 형성되는 장벽 층, 장벽 층 상에 형성되며 그리고 Al 및 TiAl 중 하나로 제조되는 일 함수 조절 층, 일 함수 조절 층 상에 형성되며 그리고 TiN으로 제조되는 차단 층, 및 차단 층 상에 형성되며 그리고 W로 제조되는 몸체 금속 층을 포함한다. 채널 층 위의 게이트 길이가, 5 nm 내지 15 nm의 범위에 놓이며, 제1 도전 층의 두께가, 0.2 nm 내지 3.0 nm의 범위에 놓인다. 제1 도전 층의 최대 두께와 최소 두께 사이의 범위가, 제1 도전 층의 평균 두께의 0% 초과이자 10 % 미만이다.
이상의 설명은 여러 실시예들 또는 예들에 대한 특징들을 개략적으로 개시하여 당업자가 본 개시의 양태들을 더욱 잘 이해할 수 있도록 한다. 당업자는, 그들이 본 명세서에서 소개되는 실시예들 또는 예들과 동일한 목적을 수행하고 및/또는 동일한 장점들을 달성하기 위해 다른 프로세스들 및 구조들을 설계하거나 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 할 것이다. 당업자는 또한, 그러한 균등한 구성들이 본 개시의 사상 및 범위로부터 벗어남이 없다는 것 및, 그들이 본 개시의 사상 및 범위로부터 벗어남 없이 본 명세서에 다양한 변화, 치환 및 변경을 이룰 수 있다는 것을 인식해야 할 것이다.
(항목 1)
게이트 구조물을 형성하는 방법으로서:
반도체 재료로 제조된 채널 층 위에 게이트 유전체 층을 형성하는 단계;
게이트 유전체 층 위에 제1 도전 층을 형성하는 단계;
제1 도전 층 위에 제2 도전 층을 형성하는 단계; 및
제2 도전 층 위에 제3 도전 층을 형성하는 단계
를 포함하고,
제1 도전 층을 형성하는 단계는:
도전성 재료를 성막하는 것; 및
성막된 도전성 재료의 두께를 감소시키기 위해 성막된 도전성 재료를 에칭하는 것
을 포함하며, 그리고
제1 도전 층의 두께가, 게이트 구조물이 형성된 이후에, 0.2 nm 내지 3.0 nm의 범위에 놓이는 것인, 게이트 구조물 형성 방법.
(항목 2)
항목 1에 있어서,
제1 도전 층은, 하나 이상의 도전 층을 포함하며, 그리고
제1 도전 층을 형성하는 단계는:
TaN 층을 형성하는 것; 및
TaN 층의 두께를 감소시키기 위해 TaN 층을 에칭하는 것
을 포함하는 것인, 게이트 구조물 형성 방법.
(항목 3)
항목 2에 있어서,
제1 도전 층을 형성하는 단계는, TaN 층을 형성하는 것 이전에, TiN 층을 형성하는 것을 더 포함하는 것인, 게이트 구조물 형성 방법.
(항목 4)
항목 3에 있어서,
TiN 층의 두께가, 게이트 구조물이 형성된 이후에, 0.3 nm 내지 1.5 nm의 범위에 놓이는 것인, 게이트 구조물 형성 방법.
(항목 5)
항목 2에 있어서,
TaN 층은, WCl5 가스를 사용하여 플라즈마에 의해 에칭되는 것인, 게이트 구조물 형성 방법.
(항목 6)
항목 2에 있어서,
에칭 이후의 TaN 층의 두께는, 0.2 nm 내지 2.0 nm인 것인, 게이트 구조물 형성 방법.
(항목 7)
항목 2에 있어서,
제2 도전 층은, Al 및 TiAl 중의 하나 이상을 포함하며, 그리고
제3 도전 층은, W을 포함하는 것인, 게이트 구조물 형성 방법.
(항목 8)
항목 7에 있어서,
제2 도전 층과 제3 도전 층 사이에 제4 도전 층을 형성하는 단계를 더 포함하는 것인, 게이트 구조물 형성 방법.
(항목 9)
항목 8에 있어서,
제4 도전 층은 TiN인 것인, 게이트 구조물 형성 방법.
(항목 10)
항목 1에 있어서,
제1 도전 층은, Si로 도핑된 TiN을 포함하는 것인, 게이트 구조물 형성 방법.
(항목 11)
반도체 소자를 제조하는 방법으로서:
기판 위에 더미 게이트 구조물을 형성하는 단계;
더미 게이트 구조물 및 기판 위에 층간 절연 층을 형성하는 단계;
더미 게이트 구조물에 대응하는 공간이 형성되도록 더미 게이트 구조물을 제거하는 단계;
공간 내에 게이트 유전체 층을 형성하는 단계;
공간 내의 게이트 유전체 층 위에 제1 도전 층을 형성하는 단계;
제1 도전 층 위에 제2 도전 층을 형성하는 단계; 및
제2 도전 층 위에 제3 도전 층을 형성하는 단계
를 포함하고,
제1 도전 층은, 하나 이상의 도전 층을 포함하며, 그리고
제1 도전 층을 형성하는 단계는:
도전성 재료를 성막하는 것; 및
성막된 도전성 재료의 두께를 감소시키기 위해 성막된 도전성 재료를 에칭하는 것
을 포함하며, 그리고
제1 도전 층의 두께가, 게이트 구조물이 형성된 이후에, 0.2 nm 내지 3.0 nm의 범위에 놓이는 것인, 반도체 소자 제조 방법.
(항목 12)
항목 11에 있어서,
제1 도전 층을 형성하는 단계는:
TaN 층을 형성하는 것; 및
TaN 층의 두께를 감소시키기 위해 TaN 층을 에칭하는 것
을 포함하는 것인, 반도체 소자 제조 방법.
(항목 13)
항목 12에 있어서,
제1 도전 층을 형성하는 단계는, TaN 층을 형성하는 것 이전에, 게이트 유전체 층 위에 TiN 층을 형성하는 것을 더 포함하는 것인, 반도체 소자 제조 방법.
(항목 14)
항목 13에 있어서,
TiN 층의 두께가, 게이트 구조물이 형성된 이후에, 0.3 nm 내지 1.5 nm의 범위에 놓이는 것인, 반도체 소자 제조 방법.
(항목 15)
항목 12에 있어서,
TaN 층은, WCl5 가스를 사용하여 플라즈마에 의해 에칭되는 것인, 반도체 소자 제조 방법.
(항목 16)
항목 12에 있어서,
에칭 이후의 TaN 층의 두께는, 0.2 nm 내지 2.0 nm의 범위에 놓이는 것인, 반도체 소자 제조 방법.
(항목 17)
항목 12에 있어서,
제2 도전 층은, Al 및 TiAl 중의 하나 이상을 포함하며, 그리고
제3 도전 층은, W을 포함하는 것인, 반도체 소자 제조 방법.
(항목 18)
항목 17에 있어서,
제2 도전 층과 제3 도전 층 사이에 TiN 층을 형성하는 단계를 더 포함하는 것인, 반도체 소자 제조 방법.
(항목 19)
전계 효과 트랜지스터를 포함하는 반도체 소자로서:
전계 효과 트랜지스터는, 반도체로 제조되는 채널 층 및 메탈 게이트 구조물을 포함하고,
메탈 게이트 구조물은:
게이트 유전체 층;
게이트 유전체 층 상에 형성되는 장벽 층;
장벽 층 상에 형성되며 그리고 Al 및 TiAl 중의 하나로 제조되는 일 함수 조절 층;
일 함수 조절 층 상에 형성되며 그리고 TiN으로 제조되는 차단 층;
차단 층 상에 형성되며 그리고 W로 제조되는 몸체 금속 층
을 포함하고,
채널 층 위의 게이트 길이가, 5 nm 내지 15 nm의 범위에 놓이고,
제1 도전 층의 두께가, 0.2 nm 내지 3.0 nm의 범위에 놓이며, 그리고
제1 도전 층의 최대 두께와 최소 두께 사이의 범위가, 제1 도전 층의 평균 두께의 0% 초과이자 10 % 미만인 것인, 반도체 소자.
(항목 20)
항목 19에 있어서,
제1 도전 층은, Si로 도핑된 TiN을 포함하는 것인, 반도체 소자.

Claims (10)

  1. 게이트 구조물을 형성하는 방법으로서:
    반도체 재료로 제조된 채널 층 위에 게이트 유전체 층을 형성하는 단계;
    게이트 유전체 층 위에 제1 도전 층을 형성하는 단계;
    제1 도전 층 위에 제2 도전 층을 형성하는 단계; 및
    제2 도전 층 위에 제3 도전 층을 형성하는 단계
    를 포함하고,
    제1 도전 층을 형성하는 단계는:
    도전성 재료를 성막하는 것; 및
    성막된 도전성 재료의 두께를 감소시키기 위해 성막된 도전성 재료를 에칭하는 것
    을 포함하며, 그리고
    제1 도전 층의 두께가, 게이트 구조물이 형성된 이후에, 0.2 nm 내지 3.0 nm의 범위에 놓이는 것인, 게이트 구조물 형성 방법.
  2. 제 1항에 있어서,
    제1 도전 층은, 하나 이상의 도전 층을 포함하며, 그리고
    제1 도전 층을 형성하는 단계는:
    TaN 층을 형성하는 것; 및
    TaN 층의 두께를 감소시키기 위해 TaN 층을 에칭하는 것
    을 포함하는 것인, 게이트 구조물 형성 방법.
  3. 제 2항에 있어서,
    제1 도전 층을 형성하는 단계는, TaN 층을 형성하는 것 이전에, TiN 층을 형성하는 것을 더 포함하는 것인, 게이트 구조물 형성 방법.
  4. 제 2항에 있어서,
    TaN 층은, WCl5 가스를 사용하여 플라즈마에 의해 에칭되는 것인, 게이트 구조물 형성 방법.
  5. 제 2항에 있어서,
    에칭 이후의 TaN 층의 두께는, 0.2 nm 내지 2.0 nm인 것인, 게이트 구조물 형성 방법.
  6. 제 2항에 있어서,
    제2 도전 층은, Al 및 TiAl 중의 하나 이상을 포함하며, 그리고
    제3 도전 층은, W을 포함하는 것인, 게이트 구조물 형성 방법.
  7. 제 6항에 있어서,
    제2 도전 층과 제3 도전 층 사이에 제4 도전 층을 형성하는 단계를 더 포함하는 것인, 게이트 구조물 형성 방법.
  8. 제 1항에 있어서,
    제1 도전 층은, Si로 도핑된 TiN을 포함하는 것인, 게이트 구조물 형성 방법.
  9. 반도체 소자를 제조하는 방법으로서:
    기판 위에 더미 게이트 구조물을 형성하는 단계;
    더미 게이트 구조물 및 기판 위에 층간 절연 층을 형성하는 단계;
    더미 게이트 구조물에 대응하는 공간이 형성되도록 더미 게이트 구조물을 제거하는 단계;
    공간 내에 게이트 유전체 층을 형성하는 단계;
    공간 내의 게이트 유전체 층 위에 제1 도전 층을 형성하는 단계;
    제1 도전 층 위에 제2 도전 층을 형성하는 단계; 및
    제2 도전 층 위에 제3 도전 층을 형성하는 단계
    를 포함하고,
    제1 도전 층은, 하나 이상의 도전 층을 포함하며, 그리고
    제1 도전 층을 형성하는 단계는:
    도전성 재료를 성막하는 것; 및
    성막된 도전성 재료의 두께를 감소시키기 위해 성막된 도전성 재료를 에칭하는 것
    을 포함하며, 그리고
    제1 도전 층의 두께가, 게이트 구조물이 형성된 이후에, 0.2 nm 내지 3.0 nm의 범위에 놓이는 것인, 반도체 소자 제조 방법.
  10. 전계 효과 트랜지스터를 포함하는 반도체 소자로서:
    전계 효과 트랜지스터는, 반도체로 제조되는 채널 층 및 메탈 게이트 구조물을 포함하고,
    메탈 게이트 구조물은:
    게이트 유전체 층;
    게이트 유전체 층 상에 형성되는 장벽 층;
    장벽 층 상에 형성되며 그리고 Al 및 TiAl 중의 하나로 제조되는 일 함수 조절 층;
    일 함수 조절 층 상에 형성되며 그리고 TiN으로 제조되는 차단 층;
    차단 층 상에 형성되며 그리고 W로 제조되는 몸체 금속 층
    을 포함하고,
    채널 층 위의 게이트 길이가, 5 nm 내지 15 nm의 범위에 놓이고,
    제1 도전 층의 두께가, 0.2 nm 내지 3.0 nm의 범위에 놓이며, 그리고
    제1 도전 층의 최대 두께와 최소 두께 사이의 범위가, 제1 도전 층의 평균 두께의 0% 초과이자 10 % 미만인 것인, 반도체 소자.
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