JP2016096222A - 半導体装置 - Google Patents

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Abstract

【課題】ゲート容量を低減しつつ十分な耐圧を確保できる半導体装置を提供することを目的とする。
【解決手段】第１トレンチゲートとエミッタ層が基板の表面側に形成されコレクタ層が該基板の裏面側に形成されたＩＧＢＴと、該第１トレンチゲートと絶縁された第２トレンチゲートとアノード層が該基板の表面側に形成されカソード層が該基板の裏面側に形成されたダイオードとを備え、該第１トレンチゲートは複数の第１ストライプ部と該ダイオードを囲む第１環状部を備え、該第２トレンチゲートは複数の第２ストライプ部と該第１環状部と対向し該複数の第２ストライプ部を囲む第２環状部を備え、該第１環状部と該第２環状部の距離は一定であり該第１環状部と該第２環状部の距離は該複数の第１ストライプ部のストライプ間距離と該複数の第２ストライプ部のストライプ間距離のうち大きい方の距離以下である。
【選択図】図２

Description

本発明は、例えば大電流の制御などに用いられる半導体装置に関する。
特許文献１には、基板にＩＧＢＴとダイオードが形成された半導体装置が開示されている。この半導体装置は、一般にＲＣ−ＩＧＢＴ（Reverse Conducting Insulated Gate Bipolar Transistor）と呼ばれている。
特開２０１３−１５２９９６号公報
ＲＣ−ＩＧＢＴのＩＧＢＴとダイオードの両方にトレンチゲートを形成することがある。ダイオードのトレンチゲートはＶｃｅ電圧（エミッタ−コレクタ間電圧）に対する耐圧を高めるために設けられる。ダイオードのトレンチゲートをＩＧＢＴのトレンチゲートと電気的に絶縁することで、ゲート容量を低減できる。このような構造の場合、ＩＧＢＴのトレンチゲートとダイオードのトレンチゲートの間で空乏層が基板深さ方向に伸びづらく、十分な耐圧を確保できない問題があった。
本発明は、上述のような課題を解決するためになされたもので、ゲート容量を低減しつつ十分な耐圧を確保できる半導体装置を提供することを目的とする。
本願の発明に係る半導体装置は、第１トレンチゲートとエミッタ層が基板の表面側に形成され、コレクタ層が該基板の裏面側に形成されたＩＧＢＴと、第２トレンチゲートとアノード層が該基板の表面側に形成され、カソード層が該基板の裏面側に形成されたダイオードと、を備え、該第２トレンチゲートは該第１トレンチゲートと絶縁され、該第１トレンチゲートは、複数の第１ストライプ部と、平面視で該ダイオードを囲む第１環状部を備え、該第２トレンチゲートは、複数の第２ストライプ部と、平面視で該第１環状部と対向し該複数の第２ストライプ部を囲む第２環状部を備え、該第１環状部と該第２環状部の距離は一定であり、該第１環状部と該第２環状部の距離は、該複数の第１ストライプ部のストライプ間距離と該複数の第２ストライプ部のストライプ間距離のうち大きい方の距離以下であることを特徴とする。
本願の発明に係る他の半導体装置は、第１トレンチゲートとエミッタ層が基板の表面側に形成され、コレクタ層が該基板の裏面側に形成されたＩＧＢＴと、第２トレンチゲートとアノード層が該基板の表面側に形成され、カソード層が該基板の裏面側に形成されたダイオードと、を備え、該第２トレンチゲートは該第１トレンチゲートと絶縁され、該第１トレンチゲートは複数の第１ストライプ部を備え、該第２トレンチゲートは複数の第２ストライプ部を備え、該第２トレンチゲートは、該第１トレンチゲートの伸長方向に、該第１トレンチゲートとギャップを設けて配置され、該ギャップは平面視で千鳥形となることを特徴とする。
本願の発明に係る他の半導体装置は、第１トレンチゲートとエミッタ層がｎ型のドリフト層を有する基板の表面側に形成され、コレクタ層が該基板の裏面側に形成されたＩＧＢＴと、第２トレンチゲートとアノード層が該基板の表面側に形成され、カソード層が該基板の裏面側に形成されたダイオードと、を備え、該第２トレンチゲートは、該第１トレンチゲートと離れて設けられることで、該第１トレンチゲートと絶縁され、該第１トレンチゲートの端部を覆い、該第２トレンチゲートの端部を覆い、該第１トレンチゲートの端部と該第２トレンチゲートの端部の間の領域を覆う、該第１トレンチゲートと該第２トレンチゲートよりも深く形成された、該ドリフト層と接するｐウェル層を備えたことを特徴とする。
本発明によれば、ＩＧＢＴのトレンチゲートとダイオードのトレンチゲートの間の距離を短くしたり、ＩＧＢＴのトレンチゲートとダイオードのトレンチゲートの間にｐウェル層を設けたりすることで、ゲート容量を低減しつつ十分な耐圧を確保できる。
実施の形態１に係る半導体装置の平面図である。 図１の破線部分の拡大図である。 図２のＡ−Ａ´破線における断面図である。 図２のＢ−Ｂ´破線における断面図である。 変形例に係る半導体装置の断面図である。 別の変形例に係る半導体装置の断面図である。 実施の形態２に係る半導体装置の平面図である。 図７の破線部分の拡大図である。 実施の形態３に係る半導体装置の一部平面図である。 図９の半導体装置のＸ−Ｘ´破線における断面図である。 図９の半導体装置のＸＩ−ＸＩ´破線における断面図である。 実施の形態４に係る半導体装置の平面図である。 図１２の破線部分の拡大図である。
本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置１０の平面図である。半導体装置１０はＩＧＢＴ１２とダイオード１４を備えたＲＣ−ＩＧＢＴで構成されている。ダイオード１４は島状に４つ形成されている。ダイオード１４を囲むようにＩＧＢＴ１２が形成されている。ＩＧＢＴ１２の一部にはゲートパッド１２ａが設けられている。半導体装置１０の最外周にはｎ＋型のエミッタ層１６がある。
図２は、図１の破線部分１８の拡大図である。ＩＧＢＴ１２は第１トレンチゲート２０を備える。第１トレンチゲート２０は、複数の第１ストライプ部２０ａと、平面視でダイオード１４を囲む第１環状部２０ｂを備えている。複数の第１ストライプ部２０ａは平行に設けられている。第１ストライプ部２０ａの端部が第１環状部２０ｂに接している。複数の第１ストライプ部２０ａのストライプ間隔（距離）はＤＩである。第１トレンチゲート２０はゲート酸化膜２０ｃに接している。ＩＧＢＴ１２のうち、第１トレンチゲート２０に囲まれた領域には、ｎ＋型のエミッタ層１６とｐ＋型の拡散層２４が形成されている。
ダイオード１４は第２トレンチゲート３０を備える。第２トレンチゲート３０は、複数の第２ストライプ部３０ａと、第２環状部３０ｂを備えている。複数の第２ストライプ部３０ａは平行に設けられている。複数の第２ストライプ部３０ａのストライプ間隔（距離）はＤＤである。この距離ＤＤと前述の距離ＤＩは等しい。第２環状部３０ｂは、平面視で第１環状部２０ｂと対向し複数の第２ストライプ部３０ａを囲む。第２環状部３０ｂは第２ストライプ部３０ａの端部に接する。第２トレンチゲート３０はゲート酸化膜３０ｃに接している。ダイオード１４の第２トレンチゲート３０が形成されていない部分には、ｐ型のアノード層３２が形成されている。
図２から明らかなように、第２トレンチゲート３０は第１トレンチゲート２０と絶縁されている。また、第１環状部２０ｂと第２環状部３０ｂの距離は一定である。つまり、図２において４つのＷ１で示すように、どの部分をとっても第１環状部２０ｂと第２環状部３０ｂの距離は一定である。第１環状部２０ｂと第２環状部３０ｂの距離Ｗ１は、複数の第１ストライプ部２０ａのストライプ間距離ＤＩと複数の第２ストライプ部３０ａのストライプ間距離ＤＤのうち大きい方の距離以下である。
図３は、図２のＡ−Ａ´線における断面図である。ＩＧＢＴ１２とダイオード１４は基板４０に形成されている。基板４０はｎ−型のドリフト層である。まず、ＩＧＢＴ１２について説明する。基板４０の表面側には第１トレンチゲート２０とエミッタ層１６が形成されている。エミッタ層１６の下にはｐ型のベース層４２が形成されている。ベース層４２の下にはｎ型のキャリアストア層４４が形成されている。エミッタ層１６の上にはエミッタ層１６と接するエミッタ電極４６が設けられている。エミッタ電極４６は図２では省略されている。エミッタ電極４６と第１トレンチゲート２０（第１ストライプ部２０ａと第１環状部２０ｂ）の間には、第１トレンチゲート２０をエミッタ電極４６から絶縁する層間絶縁膜４８が設けられている。基板４０の裏面側には順に、ｎ型のバッファ層６０、ｐ＋型のコレクタ層６２、コレクタ電極６４が形成されている。
次に、ダイオード１４について説明する。基板４０の表面側には第２トレンチゲート３０（第２ストライプ部３０ａと第２環状部３０ｂ）とアノード層３２が形成されている。第２トレンチゲート３０はエミッタ電極４６と接し、エミッタ電位となっている。基板４０の裏面側にはｎ＋型のカソード層７０が形成されている。図４は、図２のＢ−Ｂ´線における断面図である。ＩＧＢＴ１２は、基板４０の表面側にｐ＋型の拡散層２４を備えている。
ＩＧＢＴ１２の動作時は、図３に示されるキャリアストア層４４、ベース層４２、エミッタ層１６、ゲート酸化膜２０ｃ及び第１トレンチゲート２０で構成されるｎチャネルＭＯＳＦＥＴがターンオンされる。電子は、エミッタ電極４６から基板４０に流入され、主としてコレクタ層６２を通じてコレクタ電極６４に流れ込む。そして、コレクタ層６２からバッファ層６０を通じて基板４０に正孔が流れ込み、伝導度変調が起こる。そして、コレクタ層６２、基板４０、キャリアストア層４４、ベース層４２を経由してエミッタ層１６へ電流が流れる。ＩＧＢＴ１２のターンオフの際には、内部の過剰キャリアがベース層４２から拡散層２４へ、アノード層３２からエミッタ電極４６へ排出される。
還流動作時にはフリーホイールダイオードとして機能するダイオード１４に還流電流が流れる。具体的には、アノード層３２、キャリアストア層４４、基板４０、カソード層７０の経路で還流電流が流れる。エミッタ電極４６の電位がコレクタ電極６４の電位より高くなった状態で、この還流電流が流れ始める。還流電流が流れ始めるオン状態となるまでの動作はゲート電位によって異なる。しかし、基本的にはアノード層３２から基板４０へ正孔が注入され、カソード層７０から基板４０へ電子が注入されることで導電率変調が起こり、ダイオード１４がオン状態となる。
ダイオード１４のオフ動作は、エミッタ電極４６の電位がコレクタ電極６４の電位より低くなることで始まる。このオフ動作では、ベース層４２と、拡散層２４又はアノード層３２とをｐ層とし、キャリアストア層４４をｎ層とするｐｎ接合が順バイアスされている間は電流が減少する。その後、極性が逆転して電流が増加し、このｐｎ接合の順バイアスが解除されて電流の増加が止まり、基板４０の内部の過剰キャリアが徐々に排出される(リカバリ動作)。
本発明の実施の形態１に係る半導体装置１０によれば、第２トレンチゲート３０は第１トレンチゲート２０と絶縁されているので、第２トレンチゲートが第１トレンチゲートにつながる場合と比べてゲート容量を低減できる。これによりゲート駆動回路を簡素化することができる。
しかしながら、第１トレンチゲート２０と第２トレンチゲート３０を離すことで両者を絶縁するので、第１トレンチゲート２０と第２トレンチゲート３０の間にはトレンチゲートがない。トレンチゲートがない部分では、ＶＣＥ電圧印加時に空乏層が基板４０の表面側から裏面側に伸びづらく、耐圧を確保できないおそれがある。トレンチゲートがない部分とは、図２で言えば、第１環状部２０ｂと第２環状部３０ｂの間の距離Ｗ１で示される部分である。
本発明の実施の形態１では、第１環状部２０ｂと第２環状部３０ｂの距離Ｗ１は、複数の第１ストライプ部２０ａのストライプ間距離ＤＩと複数の第２ストライプ部３０ａのストライプ間距離ＤＤのうち大きい方の距離以下である。距離ＤＩとＤＤは、当然ながら、耐圧を確保できる程度に短い距離となっている。そのため、距離Ｗ１を距離ＤＩとＤＤのうち大きい方の距離以下とすることで、トレンチゲートがない部分で空乏層の伸びが短くなり電界集中することを回避できる。よって、十分な耐圧を確保できる。
図２に示されるとおり、第１ストライプ部２０ａの端部は第１環状部２０ｂに接し、第２ストライプ部３０ａの端部は第２環状部３０ｂに接している。したがって、第１ストライプ部２０ａと第２ストライプ部３０ａの端部へ電界が集中してゲート酸化膜２０ｃ、３０ｃが劣化するなどの問題を回避できる。なお、トレンチゲートの端部への電界集中を緩和するために当該端部を拡散層で覆う場合はダイオードのリカバリ損失が増大してしまうが、上記の構成とすることでリカバリ損失の増大を回避できる。
本発明の実施の形態１に係る半導体装置１００はその特徴を失わない範囲で様々な変形が可能である。例えば、第１環状部２０ｂと第２環状部３０ｂの距離Ｗ１と、複数の第１ストライプ部２０ａのストライプ間距離ＤＩと、複数の第２ストライプ部３０ａのストライプ間距離ＤＤを等しくしてもよい。こうすると、半導体装置１０の全体にわたってトレンチゲートの間隔が一定となるので、耐圧を安定させることができる。なお、ここでは、第１トレンチゲート２０と第２トレンチゲート３０の深さは等しいことを想定している。
図２のストライプ間距離ＤＩを小さくすると、ＩＧＢＴ１２に設けられるＭＯＳＦＥＴのチャネル密度を高めることができるので好ましい。他方、図２のストライプ間距離ＤＤは、耐圧を確保できる程度に小さければよく、ＤＩほど小さくしなくてもよい。そのため、ストライプ間距離ＤＩをストライプ間距離ＤＤより小さくし、距離Ｗ１をストライプ間距離ＤＤ以下にすることが好ましい。例えば、６００〜１７００Ｖ程度の耐圧のＩＧＢＴにおけるトレンチゲートの深さを３〜８μｍとすると、ストライプ間距離ＤＩは２〜１０μｍとすることで十分な耐圧を確保できる。この場合、ストライプ間距離ＤＤは２〜１０μｍよりも大きくしてもよいが、そうすると耐圧の低下を招くため２〜１０μｍとすることが好ましい。
本発明の実施の形態１では、第２トレンチゲート３０をエミッタ電極４６と電気的に接続した。しかし、第２トレンチゲートをフローティングとしてもよい。図５は、第２トレンチゲート３０をフローティングとした半導体装置の断面図である。第２トレンチゲート３０とエミッタ電極４６の間に層間絶縁膜８０を設けることで第２トレンチゲート３０はフローティングとなっている。第２トレンチゲート３０の電位は、エミッタ電極４６と層間絶縁膜８０を通じた容量結合の強さで決まる。第２トレンチゲートをフローティングとした場合においても、上記のとおり距離Ｗ１を設定することで十分な耐圧を確保できる。また、層間絶縁膜８０が加わる分コレクタ−エミッタ間の容量が減少するので、低電流でのリカバリ電流を減少させることができる。
第２トレンチゲートは、埋め込み酸化膜で形成してもよい。図６は、第２トレンチゲートを埋め込み酸化膜９０で形成した半導体装置の断面図である。第２トレンチゲートを埋め込み酸化膜９０で形成すると、第２トレンチゲートによるコレクタ−エミッタ間容量への影響はほとんどなくなるので、低電流でのリカバリ電流を減少させることができる。
第２トレンチゲートをフローティングとする場合も、第２トレンチゲートを埋め込み酸化膜で形成する場合も、第２トレンチゲートをゲートに接続しないのでゲート容量を低減できる。
これらの変形は、以下の実施の形態に係る半導体装置にも適宜応用できる。なお、以下に実施の形態に係る半導体装置は、実施の形態１との共通点が多いので、実施の形態１との相違点を中心に説明する。
実施の形態２．
図７は、本発明の実施の形態２に係る半導体装置の平面図である。図８は、図７の破線部分１０２の拡大図である。第１トレンチゲート２０は平行に設けられた第１ストライプ部２０ｄ、２０ｅ、２０ｆ、２０ｇを備えている。第２トレンチゲート３０は平行に設けられた第２ストライプ部３０ｄ、３０ｅ、３０ｆ、３０ｇを備えている。第２トレンチゲート３０は、第１トレンチゲート２０と離れることで第１トレンチゲート２０と絶縁されている。なお、第２トレンチゲート３０はエミッタ電極に接続されている。
第２トレンチゲート３０は、第１トレンチゲート２０（第１ストライプ部２０ｄ、２０ｅ、２０ｆ、２０ｇ）の伸長方向に、第１トレンチゲート２０とギャップを設けて配置されている。具体的には、第１ストライプ部２０ｄの伸長方向にギャップＷａを設けて第２ストライプ部３０ｄが配置されている。第１ストライプ部２０ｅ、２０ｆ、２０ｇの伸長方向に、それぞれギャップＷｂ、Ｗｃ、Ｗｄを設けて第２ストライプ部３０ｅ、３０ｆ、３０ｇが配置されている。これらのギャップＷａ、Ｗｂ、Ｗｃ、Ｗｄは平面視で千鳥形となっている。つまり、ギャップＷａが紙面右側にあり、ギャップＷｂが紙面左側にあり、ギャップＷｃが紙面右側にあり、ギャップＷｄが紙面左側にあることで、これらのギャップがジグザグになっている。
複数のギャップが平面視で一列に並んでいると、空乏層の伸びが短く電界強度が大きい領域が一か所に集まるため、耐圧低下が起こりやすい。しかしながら、本発明の実施の形態２では、第１ストライプ部２０ｄ、２０ｅ、２０ｆ、２０ｇと第２ストライプ部３０ｄ、３０ｅ、３０ｆ、３０ｇのギャップＷａ、Ｗｂ、Ｗｃ、Ｗｄを平面視で千鳥形に設けたので、ギャップ間の間隔を大きくして耐圧を高めることができる。
ところで、図８の第１ストライプ部（６本ある）のストライプ間距離ＤＩは耐圧を維持できる程度に短い距離となっている。第２ストライプ部のストライプ間距離ＤＤも耐圧を維持できる程度に短い距離となっている。そこで、ギャップＷａ、Ｗｂ、Ｗｃ、Ｗｄの長さは、複数の第１ストライプ部のストライプ間距離ＤＩと複数の第２ストライプ部のストライプ間距離ＤＤのうち大きい方の距離以下とすることが好ましい。これにより、十分な耐圧を確保することができる。
また、耐圧を高めるためには、ギャップ間の最短距離を大きくするべきである。ギャップ間の最短距離は図８においてＤｍで示されている。ギャップＷａ、Ｗｂ、Ｗｃ、Ｗｄを千鳥形に形成することで、ギャップ間の最短距離Ｄｍを大きくすることができる。ギャップ間の最短距離Ｄｍを複数の第１ストライプ部のストライプ間距離ＤＩと複数の第２ストライプ部のストライプ間距離ＤＤのうち大きい方の距離以上とすると十分な耐圧を確保することができる。この最短距離Ｄｍは、例えば２μｍ以上である。
実施の形態３．
図９は、本発明の実施の形態３に係る半導体装置のＩＧＢＴとダイオードの境界部分の平面図である。実施の形態３に係る半導体装置は、ＩＧＢＴとダイオードの境界構造に特徴がある。第２トレンチゲート３０は、第１トレンチゲート２０と離れて設けられることで、第１トレンチゲート２０と絶縁されている。第２トレンチゲート３０はエミッタ電極に接続されている。第１ストライプ部２０ｈ、２０ｉ、２０ｊ、２０ｋの伸長方向にそれぞれ第２ストライプ部３０ｈ、３０ｉ、３０ｊ、３０ｋがある。
ＩＧＢＴ１２とダイオード１４の境界部分にはｐウェル層２００が形成されている。ｐウェル層２００は、第１トレンチゲート２０の端部を覆い、第２トレンチゲート３０の端部を覆い、第１トレンチゲート２０の端部と第２トレンチゲート３０の端部の間の領域を覆っている。
図１０は、図９の半導体装置のＸ−Ｘ´破線における断面図である。ｐウェル層２００は、第１トレンチゲート２０と第２トレンチゲート３０よりも深く形成されている。図１０には、ｐウェル層２００が、第１ストライプ部２０ｊより基板４０の深い位置まで形成され、第２ストライプ部３０ｊより基板４０の深い位置まで形成されたことが開示されている。ｐウェル層２００は下方でドリフト層である基板４０と接し、上方で層間絶縁膜２０２に接している。
ｐウェル層２００の不純物濃度は、ＩＧＢＴ１２のｐ型のベース層４２の不純物濃度より高くなっている。図１１は、図９のＸＩ−ＸＩ´破線における断面図である。ｐウェル層２００は、ｐ＋型の拡散層２４を通じてエミッタ電極４６につながっている。
例えば、第１ストライプ部２０ｈと第２ストライプ部３０ｈの間の領域にはトレンチゲートがないので、空乏層が基板下方に伸びづらく耐圧を低下させるおそれがある。そこで、このトレンチゲートがない部分にｐウェル層２００を設けた。ｐウェル層２００とｎ型の基板４０の界面から基板下方に空乏層を伸ばすことができるので、十分な耐圧を確保できる。また、ｐウェル層２００で、第１トレンチゲート２０の端部と第２トレンチゲート３０の端部を覆うことでトレンチゲートの端部への電界集中を回避できる。
さらに、ｐウェル層２００は拡散層２４を介してエミッタ電極４６に接するので、ｐウェル層２００を直接エミッタ電極４６に接続した場合と比べて、ダイオード１４の還流動作時にｐウェル層２００に流れる電流を制限できる。これにより、リカバリ電流が減少しリカバリ損失を低減することができる。なお、ｐウェル層２００を設ける第１の目的は耐圧を確保することなので、ｐウェル層２００は直接エミッタ電極４６に接続しても良い。
実施の形態４．
図１２は、本発明の実施の形態４に係る半導体装置３００の平面図である。半導体装置３００はストライプ状のＩＧＢＴ３０２Ａ、３０２Ｂと、ストライプ状のダイオード３０４Ａ、３０４Ｂ、３０４Ｃを備えている。ＩＧＢＴ３０２Ａはダイオード３０４Ａとダイオード３０４Ｂに挟まれている。ＩＧＢＴ３０２Ｂはダイオード３０４Ｂとダイオード３０４Ｃに挟まれている。このように、横長に形成されたＩＧＢＴとダイオードが交互に設けられている。なお、ＩＧＢＴ３０２Ａ、３０２Ｂのゲート電流はゲートパッド３０２ａから供給される。
図１３は、図１２の破線３０６内の拡大図である。第１トレンチゲート３１０は、第１ストライプ部３１０ａと第１ストライプ部３１０ａの端部に接続された外周部３１０ｂを備えている。第１ストライプ部３１０ａと外周部３１０ｂはゲート酸化膜３１０ｃに覆われている。第２トレンチゲート３１２は複数のストライプで形成されている。第２トレンチゲート３１２はゲート酸化膜３１２ｃに覆われ、エミッタ電極に接続され接地されている。第２トレンチゲート３１２の端部と、当該端部と第１トレンチゲート３１０の間にはｐウェル層３２０が形成されている。ｐウェル層３２０の機能は、実施の形態３（図９）のｐウェル層２００の機能と同じである。
ところで、本発明の重要な特徴は、ＩＧＢＴの第１トレンチゲートとダイオードの第２トレンチゲートの境界部分にトレンチゲートがない部分があり、この部分が耐圧低下の原因とならないように対策を施すことである。したがって、ＩＧＢＴとダイオードが隣接する半導体装置であれば本発明の利用価値があり、ＩＧＢＴとダイオードの形状及び配置は特に限定されない。なお、ここまでで説明した各実施の形態に係る半導体装置の特徴は適宜に組み合わせて用いてもよい。
１０ 半導体装置、 １２ ＩＧＢＴ、 １４ ダイオード、 １６ エミッタ層、 ２０ 第１トレンチゲート、 ２０ａ,２０ｄ,２０ｅ,２０ｆ,２０ｇ,２０ｈ,２０ｉ,２０ｊ,２０ｋ 第１ストライプ部、 ２０ｂ 第１環状部、 ２０ｃ ゲート酸化膜、 ２４ 拡散層、 ３０ 第２トレンチゲート、 ３０ａ,３０ｄ,３０ｅ,３０ｆ,３０ｇ,３０ｈ,３０ｉ,３０ｊ,３０ｋ 第２ストライプ部、 ３０ｂ 第２環状部、 ３２ アノード層、 ４０ 基板、 ４６ エミッタ電極、 ６２ コレクタ層、 ６４ コレクタ電極、 ７０ カソード層、 ２００ ｐウェル層、 ３０２Ａ,３０２Ｂ ＩＧＢＴ、 ３０４Ａ，３０４Ｂ,３０４Ｃ ダイオード、 ３１０ 第１トレンチゲート、 ３１２ 第２トレンチゲート、 ３２０ ｐウェル層

Claims (10)

  1. 第１トレンチゲートとエミッタ層が基板の表面側に形成され、コレクタ層が前記基板の裏面側に形成されたＩＧＢＴと、
    第２トレンチゲートとアノード層が前記基板の表面側に形成され、カソード層が前記基板の裏面側に形成されたダイオードと、を備え、
    前記第２トレンチゲートは前記第１トレンチゲートと絶縁され、
    前記第１トレンチゲートは、複数の第１ストライプ部と、平面視で前記ダイオードを囲む第１環状部を備え、
    前記第２トレンチゲートは、複数の第２ストライプ部と、平面視で前記第１環状部と対向し前記複数の第２ストライプ部を囲む第２環状部を備え、
    前記第１環状部と前記第２環状部の距離は一定であり、
    前記第１環状部と前記第２環状部の距離は、前記複数の第１ストライプ部のストライプ間距離と前記複数の第２ストライプ部のストライプ間距離のうち大きい方の距離以下であることを特徴とする半導体装置。
  2. 前記第１環状部と前記第２環状部の距離と、前記複数の第１ストライプ部のストライプ間距離と、前記複数の第２ストライプ部のストライプ間距離は等しいことを特徴とする請求項１に記載の半導体装置。
  3. 第１トレンチゲートとエミッタ層が基板の表面側に形成され、コレクタ層が前記基板の裏面側に形成されたＩＧＢＴと、
    第２トレンチゲートとアノード層が前記基板の表面側に形成され、カソード層が前記基板の裏面側に形成されたダイオードと、を備え、
    前記第２トレンチゲートは前記第１トレンチゲートと絶縁され、
    前記第１トレンチゲートは複数の第１ストライプ部を備え、
    前記第２トレンチゲートは複数の第２ストライプ部を備え、
    前記第２トレンチゲートは、前記第１トレンチゲートの伸長方向に、前記第１トレンチゲートとギャップを設けて配置され、
    前記ギャップは平面視で千鳥形となることを特徴とする半導体装置。
  4. 前記ギャップの長さは、前記複数の第１ストライプ部のストライプ間距離と前記複数の第２ストライプ部のストライプ間距離のうち大きい方の距離以下であることを特徴とする請求項３に記載の半導体装置。
  5. 前記ギャップは、ギャップ間の最短距離が、前記複数の第１ストライプ部のストライプ間距離と前記複数の第２ストライプ部のストライプ間距離のうち大きい方の距離以上となるように設けられたことを特徴とする請求項３又は４に記載の半導体装置。
  6. 第１トレンチゲートとエミッタ層がｎ型のドリフト層を有する基板の表面側に形成され、コレクタ層が前記基板の裏面側に形成されたＩＧＢＴと、
    第２トレンチゲートとアノード層が前記基板の表面側に形成され、カソード層が前記基板の裏面側に形成されたダイオードと、を備え、
    前記第２トレンチゲートは、前記第１トレンチゲートと離れて設けられることで、前記第１トレンチゲートと絶縁され、
    前記第２トレンチゲートの端部を覆い、前記第１トレンチゲートと前記第２トレンチゲートの端部の間の領域を覆う、前記第１トレンチゲートと前記第２トレンチゲートよりも深く形成された、前記ドリフト層と接するｐウェル層を備えたことを特徴とする半導体装置。
  7. 前記ｐウェル層の不純物濃度は、前記ＩＧＢＴのベース層の不純物濃度より高いことを特徴とする請求項６に記載の半導体装置。
  8. 前記エミッタ層に接続されたエミッタ電極を備え、
    前記第２トレンチゲートは前記エミッタ電極と電気的に接続されたことを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
  9. 前記第２トレンチゲートはフローティングとなっていることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
  10. 前記第２トレンチゲートは、埋め込み酸化膜で形成されたことを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
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