DE102021128450A1 - Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung - Google Patents

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Takuya Yoshida
Kenji Suzuki
Yuki Haraguchi
Hidenori Koketsu
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
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Abstract

Eine Halbleitervorrichtung weist ein Halbleitersubstrat, eine erste Halbleiterschicht eines ersten Leitfähigkeitstyps, eine zweite Halbleiterschicht eines zweiten Leitfähigkeitstyps, ein Gate eines Dioden-Grabens und eine Elektrodenschicht auf. Die erste Halbleiterschicht ist als eine Oberflächenschicht auf der Seite der oberen Oberfläche des Halbleitersubstrats angeordnet. Die zweite Halbleiterschicht ist unter der ersten Halbleiterschicht angeordnet. Das Gate eines Dioden-Grabens weist einen Isolierungsfilm eines Dioden-Grabens auf, der an der Innenwand des Grabens entlang einer unteren Seitenwand und einem Boden ausgebildet ist, die unterhalb einer oberen Seitenwand gelegen sind, die auf der Seite eines oberen Endes des Grabens gelegen ist. Das Gate eines Dioden-Grabens weist eine im Inneren des Grabens angeordnete Elektrode eines Dioden-Grabens auf. Die Elektrodenschicht bedeckt die obere Seitenwand des Grabens. Die erste Halbleiterschicht ist mit der Elektrodenschicht an der oberen Seitenwand des Grabens in Kontakt.

Description

  • HINTERGRUND DER ERFINDUNG
  • Gebiet der Erfindung
  • Die vorliegende Offenbarung bezieht sich auf eine Halbleitervorrichtung und ein Verfahren zum Herstellen einer Halbleitervorrichtung.
  • Beschreibung der Hintergrundtechnik
  • Rückwärts leitende Bipolartransistoren mit isoliertem Gate (RC-IGBTs) sind Halbleitervorrichtungen, die sowohl IGBT-Bereiche als auch Dioden-Bereiche aufweisen, die in einem einzigen Halbleitersubstrat angeordnet sind. Die Dioden-Bereiche enthalten Freilaufdioden. Die Freilaufdioden weisen jeweils einen im Halbleitersubstrat ausgebildeten Graben, einen auf der Innenwand des Grabens ausgebildeten Isolierungsfilm eines Dioden-Grabens und eine über den Isolierungsfilm eines Dioden-Grabens im Innern des Grabens angeordnete Elektrode eines Dioden-Grabens auf. In dem in der offengelegten japanischen Patentanmeldung Nr. 2016-96222 beschriebenen RC-IGBT enthält jede Diode ein Graben-Gate (Elektrode eines Dioden-Grabens) und einen Gate-Oxidfilm (Isolierungsfilm eines Dioden-Grabens), der mit dem Graben-Gate in Kontakt ist. Das Graben-Gate ist durch den Gate-Oxidfilm von der seitlichen Oberfläche einer Anodenschicht getrennt und ist somit nicht in Kontakt mit der seitlichen Oberfläche der Anodenschicht.
  • Falls die seitliche Oberfläche der Anodenschicht durch den Isolierungsfilm eines Dioden-Grabens von der Elektrode eines Dioden-Grabens getrennt ist, nimmt aufgrund des Effekts einer verstärkten Injektion (IE) die Ladungsträgerdichte in der Umgebung der Anodenschicht zu und nimmt ein Vorwärts- bzw. Durchlassspannungsabfall ab. Auf der anderen Seite nimmt ein Erholungsstrom zu und erhöht sich der Energieverlust.
  • ZUSAMMENFASSUNG
  • Um die oben beschriebenen Probleme zu lösen, stellt die vorliegende Offenbarung eine Halbleitervorrichtung bereit, die den Energieverlust reduziert,
  • Die Halbleitervorrichtung gemäß der vorliegenden Offenbarung weist ein Halbleitersubstrat, eine erste Halbleiterschicht eines ersten Leitfähigkeitstyps, eine zweite Halbleiterschicht eines zweiten Leitfähigkeitstyps, ein Gate eines Dioden-Grabens und eine Elektrodenschicht auf. Die erste Halbleiterschicht des ersten Leitfähigkeitstyps ist als Oberflächenschicht auf einer Seite einer oberen Oberfläche des Halbleitersubstrats angeordnet. Die zweite Halbleiterschicht des zweiten Leitfähigkeitstyps ist unter der ersten Halbleiterschicht angeordnet. Das Gate eines Dioden-Grabens weist einen Isolierungsfilm eines Dioden-Grabens und eine Elektrode eines Dioden-Grabens auf. Der Isolierungsfilm eines Dioden-Grabens ist auf einer Innenwand eines Grabens ausgebildet, der sich von einer oberen Oberfläche des Halbleitersubstrats durch die erste Halbleiterschicht zur zweiten Halbleiterschicht erstreckt. Die Elektrode eines Dioden-Grabens ist im Innern des Grabens angeordnet. Die Elektrodenschicht bedeckt die Oberflächenschicht des Halbleitersubstrats. Der Isolierungsfilm eines Dioden-Grabens ist an der Innenwand des Grabens entlang einem Boden und einer unteren Seitenwand ausgebildet, die unterhalb einer oberen Seitenwand gelegen ist, die auf einer Seite eines oberen Endes des Grabens gelegen ist. Die Elektrodenschicht bedeckt ferner die obere Seitenwand des Grabens. Die erste Halbleiterschicht ist mit der Elektrodenschicht auf der oberen Seitenwand des Grabens in Kontakt.
  • Die Halbleitervorrichtung gemäß der vorliegenden Offenbarung reduziert den Energieverlust.
  • Diese und andere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung der vorliegenden Erfindung ersichtlicher werden, wenn sie in Verbindung mit den beiliegenden Zeichnungen vorgenommen wird.
  • Figurenliste
    • 1 ist eine Draufsicht, die ein Beispiel einer Konfiguration einer Halbleitervorrichtung gemäß einer Ausführungsform 1 veranschaulicht;
    • 2 ist eine Draufsicht, die ein Beispiel einer Konfiguration einer Halbleitervorrichtung gemäß der Ausführungsform 1 veranschaulicht;
    • 3 ist eine partielle vergrößerte Draufsicht, die eine Konfiguration eines IGBT-Bereichs in einer Halbleitervorrichtung gemäß der Ausführungsform 1 veranschaulicht;
    • 4 ist eine Schnittansicht, die die Konfiguration des IGBT-Bereichs in der Halbleitervorrichtung gemäß der Ausführungsform 1 veranschaulicht;
    • 5 ist eine Schnittansicht, die die Konfiguration des IGBT-Bereichs in der Halbleitervorrichtung gemäß der Ausführungsform 1 veranschaulicht;
    • 6 ist eine partielle vergrößerte Draufsicht, die eine Konfiguration eines Dioden-Bereichs in einer Halbleitervorrichtung gemäß der Ausführungsform 1 veranschaulicht;
    • 7 ist eine Schnittansicht, die die Konfiguration des Dioden-Bereichs in der Halbleitervorrichtung gemäß der Ausführungsform 1 veranschaulicht;
    • 8 ist eine vergrößerte Schnittansicht eines Bereichs, der in 7 veranschaulicht ist;
    • 9 ist eine Schnittansicht, die die Konfiguration des Dioden-Bereichs in der Halbleitervorrichtung gemäß der Ausführungsform 1 veranschaulicht;
    • 10 ist eine Schnittansicht, die eine Konfiguration eines Grenzteilbereichs zwischen einem IGBT-Bereich und einem Dioden-Bereich veranschaulicht;
    • 11 ist eine Schnittansicht, die eine Konfiguration eines Grenzteilbereichs zwischen einem IGBT-Bereich und einem Abschluss-Bereich veranschaulicht;
    • 12 ist eine Schnittansicht, die eine Konfiguration eines Grenzteilbereichs zwischen einem Dioden-Bereich und einem Abschluss-Bereich veranschaulicht;
    • 13 ist eine Veranschaulichung eines Schritts zum Präparieren eines Halbleitersubstrats;
    • 14 ist eine Veranschaulichung eines Schritts zum Ausbilden einer Ladungsträgerspeicherschicht vom n-Typ, einer Basisschicht vom p-Typ und einer Anodenschicht vom p-Typ;
    • 15 ist eine Veranschaulichung eines Schritts zum Ausbilden einer Sourceschicht vom n+-Typ, einer Kontaktschicht vom p+-Typ und einer Kontaktschicht vom p+-Typ;
    • 16 ist eine Veranschaulichung eines Schritts zum Ausbilden von Gräben;
    • 17 ist eine Veranschaulichung eines Schritts zum Ausbilden eines Oxidfilms;
    • 18 ist eine Veranschaulichung eines Schritts zum Ausbilden von Elektroden von Gate-Gräben, Elektroden von Dummy-Gräben und Elektroden von Dioden-Gräben;
    • 19 ist eine Veranschaulichung eines Schritts zum Ausbilden eines Isoliermaterialfilms;
    • 20 ist eine Veranschaulichung eines Schritts zum Ausbilden von Kontaktlöchern im IGBT-Bereich;
    • 21 ist eine Veranschaulichung eines Schritts zum Ausbilden von Kontaktlöchern im Dioden-Bereich;
    • 22 ist eine Veranschaulichung eines Schritts zum Ausbilden eines Barrierenmetalls und einer Emitterelektrode;
    • 23 ist eine Veranschaulichung eines Schritts zum Reduzieren der Dicke des Halbleitersubstrats;
    • 24 ist eine Veranschaulichung eines Schritts zum Ausbilden einer Pufferschicht vom n-Typ und einer Kollektorschicht vom p-Typ;
    • 25 ist eine Veranschaulichung eines Schritts zum Ausbilden einer Kathodenschicht vom n+-Typ;
    • 26 ist eine Veranschaulichung eines Schritts zum Ausbilden einer Kollektorelektrode;
    • 27 ist eine Veranschaulichung einer Beziehung zwischen der Position des oberen Endes eines Isolierungsfilms eines Dioden-Grabens und einem Durchlassspannungsabfall in Dioden;
    • 28 ist eine Veranschaulichung einer Beziehung zwischen einem Erholungsstrom und der Position des oberen Endes des Isolierungsfilms eines Dioden-Grabens;
    • 29 ist eine Veranschaulichung einer Beziehung zwischen einem Erholungsverlust und der Position des oberen Endes des Isolierungsfilms eines Dioden-Grabens;
    • 30 ist eine Veranschaulichung eines Schritts zum Freilegen einer oberen Seitenwand eines Grabens;
    • 31 ist eine Veranschaulichung eines Schritts zum Ausbilden eines Isoliermaterialfilms;
    • 32 ist eine Veranschaulichung eines Schritts zum Ausbilden von Kontaktlöchern;
    • 33 ist eine Veranschaulichung eines Schritts zum Ausbilden eines Barrierenmetalls und einer Emitterelektrode;
    • 34 ist eine Veranschaulichung eines Schritts zum Ausbilden eines Isoliermaterialfilms;
    • 35 ist eine Veranschaulichung eines Schritts zum Ausbilden von Kontaktlöchern;
    • 36 ist eine Veranschaulichung eines Schritts zum Ausbilden eines Barrierenmetalls und einer Emitterelektrode;
    • 37 ist eine partielle vergrößerte Draufsicht, die eine Konfiguration eines Dioden-Bereichs gemäß einer Ausführungsform 2 veranschaulicht;
    • 38 ist eine Schnittansicht, die die Konfiguration des Dioden-Bereichs gemäß der Ausführungsform 2 veranschaulicht;
    • 39 ist eine Schnittansicht, die eine Konfiguration eines Dioden-Bereichs gemäß einer Ausführungsform 3 veranschaulicht; und
    • 40 ist eine Schnittansicht, die eine Konfiguration eines Dioden-Bereichs gemäß einer Ausführungsform 4 veranschaulicht.
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Ausführungsform 1
  • In der folgenden Beschreibung bezeichnen n und p Leitfähigkeitstypen von Halbleitern. Konkret gibt n- eine niedrigere Störstellenkonzentration als n an und gibt n+ eine höhere Störstellenkonzentration als n an. Ähnlich gibt p- eine niedrigere Störstellenkonzentration als p an und gibt p+ eine höhere Störstellenkonzentration als p an. Die p- und n-Typen von Schichten, die oben beschrieben werden, sind austauschbar.
  • (1) Allgemeine planare Struktur einer Halbleitervorrichtung
  • 1 ist eine Draufsicht, die ein Beispiel einer Konfiguration einer Halbleitervorrichtung 100 gemäß einer Ausführungsform 1 veranschaulicht. Die Halbleitervorrichtung 100 weist Bereiche 10 von Bipolartransistoren mit isoliertem Gate (IGBT) und Dioden-Bereiche 20 in einem einzigen Halbleitersubstrat auf. Die Dioden-Bereiche 20 sind den IGBT-Bereichen 10 benachbart. Die IGBT-Bereiche 10 weisen eine Vielzahl von IGBT-Zellenstrukturen (IGBT-Zellen) auf, und die Dioden-Bereiche 20 weisen eine Vielzahl von Freilaufdioden-Zellenstrukturen (Dioden-Zellen) auf. Die Zellenstrukturen sind Strukturen, die den kleinsten Elementeinheiten entsprechen. Auf einen Bereich, der die IGBT-Bereiche 10 und die Dioden-Bereiche 20 enthält, wird als Zellen-Bereich verwiesen. Die Halbleitervorrichtung 100 gemäß der Ausführungsform 1 ist ein rückwärts leitender IGBT (RC-IGBT). Beispielsweise ist ein Halbleitersubstrat aus einem Halbleiter wie etwa Si oder einem sogenannten Halbleiter mit breiter Bandlücke wie etwa SiC oder GaN gebildet.
  • Die IGBT-Bereiche 10 und die Dioden-Bereiche 20 haben streifenartige planare Formen. Die IGBT-Bereiche 10 und die Dioden-Bereiche 20 verlaufen in einer Richtung in einer Ebene des Halbleitersubstrats. Die IGBT-Bereiche 10 und die Dioden-Bereiche 20 sind in einer zu ihrer Verlaufsrichtung orthogonalen Richtung abwechselnd angeordnet. Auf solch eine Halbleitervorrichtung 100 wird als „Halbleitervorrichtung vom Streifen-Typ“ verwiesen.
  • 2 ist eine Draufsicht, die ein Beispiel einer Konfiguration einer Halbleitervorrichtung 101 gemäß der Ausführungsform 1 veranschaulicht. Wie die Halbleitervorrichtung 100 ist die Halbleitervorrichtung 101 ebenfalls ein RC-IGBT, der einen IGBT-Bereich 10 und Dioden-Bereiche 20 in einem einzigen Halbleitersubstrat aufweist.
  • Die Dioden-Bereiche 20 haben eine inselartige planare Form. Im vorliegenden Beispiel ist eine Vielzahl von Dioden-Bereichen 20 nebeneinander in sowohl einer longitudinalen Richtung als auch einer lateralen Richtung in einer Ebene des Halbleitersubstrats angeordnet. Der IGBT-Bereich 10 umgibt jeden der Dioden-Bereiche 20. Auf solch eine Halbleitervorrichtung 101 wird als „Halbleitervorrichtung vom Insel-Typ“ verwiesen.
  • Die Halbleitervorrichtungen 100 und 101 weisen jeweils zusätzlich zu den IGBT-Bereichen 10 und den Dioden-Bereichen 20 einen Pad-Bereich 40 und einen Abschluss-Bereich 30 auf.
  • Der Pad-Bereich 40 ist außerhalb des Zellen-Bereichs, d. h. außerhalb der IGBT-Bereiche 10 und der Dioden-Bereiche 20, angeordnet. In den vorliegenden Beispielen ist der Pad-Bereich 40 einem IGBT-Bereich 10 benachbart angeordnet. Der Pad-Bereich 40 ist ein Bereich, der Steuerungs-Pads 41 zum Steuern der Halbleitervorrichtung enthält. Die Steuerungs-Pads 41 umfassen zum Beispiel ein Stromerfassungs-Pad 41a, ein Kelvin-Emitter-Pad 41b, ein Gate-Pad 41c und Pads 41d und 41e für eine Temperaturerfassungsdiode.
  • Die Stromerfassungs-Pad 41a ist ein Steuerungs-Pad, um einen im Zellen-Bereich fließenden Strom abzufühlen bzw. zu erfassen. Das Stromerfassungs-Pad 41a ist mit einigen IGBT-Zellen oder einigen Dioden-Zellen im Zellen-Bereich elektrisch verbunden, um einen Strom, der ein Bruchteil von einigen Tausendstel oder einigen Zehntausendstel eines durch den gesamten Zellen-Bereich fließenden Stroms ist, durchzulassen.
  • Das Kelvin-Emitter-Pad 41b und das Gate-Pad 41c sind Steuerungs-Pads, an die eine Spannung zur Gateansteuerung, um das Einschalten und Ausschalten der Halbleitervorrichtung zu steuern, angelegt wird. Das Kelvin-Emitter-Pad 41b ist mit (nicht dargestellten) Basisschichten vom p-Typ und Sourceschichten vom n+-Typ von IGBT-Zellen elektrisch verbunden. Das Kelvin-Emitter-Pad 41b und die Basisschichten vom p-Typ können über eine (nicht dargestellte) Kontaktschicht vom p+-Typ miteinander elektrisch verbunden sein. Das Gate-Pad 41c ist mit (nicht dargestellten) Elektroden von Gate-Gräben von IGBT-Zellen elektrisch verbunden.
  • Die Pads 41d und 41e für eine Temperaturerfassungsdiode sind Steuerungs-Pads, die mit den Anoden und Kathoden von im Zellen-Bereich angeordneten (nicht dargestellten) Temperaturerfassungsdioden elektrisch verbunden sind. Die Pads 41d und 41e für eine Temperaturerfassungsdiode messen Spannungen zwischen den Anoden und Kathoden der Temperaturerfassungsdioden, um die Temperatur der Halbleitervorrichtung zu messen.
  • Der Abschluss-Bereich 30 ist so angeordnet, dass er einen Bereich umgibt, der sowohl den Zellen-Bereich als auch den Pad-Bereich 40 einschließt. Der Abschluss-Bereich 30 hat eine Struktur, um die Durchbruchspannung der Halbleitervorrichtung aufrechtzuerhalten. Eine beliebige von verschiedenen Strukturen wird als die eine Durchbruchspannung aufrechterhaltende Struktur geeignet ausgewählt. Beispiele der eine Durchbruchspannung aufrechterhaltenden Struktur umfassen einen feldbegrenzenden Ring (FLR) und eine Variation einer lateralen Dotierung (VLD), welche in der Oberflächenschicht auf der Seite der ersten Hauptoberfläche (Seite der oberen Oberfläche) der Halbleitervorrichtung ausgebildet werden. Der FLR enthält (nicht dargestellte) Abschluss-Wannenschichten vom p-Typ, die so angeordnet sind, dass sie den Zellen-Bereich umgeben. Die VLD enthält (nicht dargestellte) Wannenschichten vom p-Typ, die so angeordnet sind, dass sie den Zellen-Bereich umgeben, und Konzentrationsgradienten aufweisen. Die Anzahl der ringförmigen Abschluss-Wannenschichten 31 vom p-Typ, die den FLR bilden, und das Konzentrationsprofil der Wannenschichten vom p-Typ, die die VLD bilden, werden in Abhängigkeit von der Auslegung der Durchbruchspannung der Halbleitervorrichtung geeignet ausgewählt. Der Pad-Bereich 40 kann ferner eine Abschluss-Wannenschicht vom p-Typ enthalten, die nahezu über den gesamten Bereich ausgebildet ist. Alternativ dazu kann der Pad-Bereich 40 IBGT-Zellen oder Dioden-Zellen enthalten.
  • In 1 sind drei IGBT-Bereiche 10 und zwei Dioden-Bereiche 20 veranschaulicht. Jedoch sind die Anzahl der IGBT-Bereiche 10 und die Anzahl der Dioden-Bereiche 20 nicht darauf beschränkt. Die Anzahl der IGBT-Bereiche 10 kann vier oder mehr oder zwei oder weniger betragen. Die Anzahl der Dioden-Bereiche 20 kann drei oder mehr betragen oder eins sein. Je ein Dioden-Bereich 20, der in 1 veranschaulicht ist, ist zwischen zwei IGBT-Bereichen 10 sandwichartig angeordnet. Jedoch ist die Anordnung der IGBT-Bereiche 10 und der Dioden-Bereiche 20 nicht darauf beschränkt. Die Halbleitervorrichtung 100 kann eine Konfiguration aufweisen, in der die Anordnung der IGBT-Bereiche 10 und der Dioden-Bereiche 20, die in 1 veranschaulicht ist, umgekehrt ist. Das heißt, je ein IGBT-Bereich 10 kann zwischen zwei Dioden-Bereichen 20 sandwichartig angeordnet sein. Alternativ dazu können die gleiche Anzahl an IGBT-Bereichen 10 und die gleiche Anzahl an Dioden-Bereichen 20 einander benachbart vorgesehen werden.
  • In 2 ist eine Vielzahl von Dioden-Bereichen 20 in einer Matrix mit vier Spalten in der Rechts-Links-Richtung und zwei Reihen in der Aufwärts-Abwärts-Richtung angeordnet. Jedoch sind die Anzahl und Anordnung von Dioden-Bereichen 20 nicht darauf beschränkt. Die Halbleitervorrichtung 101 kann eine Konfiguration aufweisen, in der zumindest ein Dioden-Bereich 20 im IGBT-Bereich 10 verstreut ist. Die Dioden-Bereiche 20 können so angeordnet sein, dass sie vom IGBT-Bereich 10 umgeben sind.
  • (2) Struktur eines IGBT-Bereichs 10
  • 3 ist eine partielle vergrößerte Draufsicht, die eine Konfiguration eines IGBT-Bereichs 10 in der Halbleitervorrichtung gemäß der Ausführungsform 1 veranschaulicht. In 3 ist ein Bereich 82 in der in 1 veranschaulichten Halbleitervorrichtung 100 oder in der in 2 veranschaulichten Halbleitervorrichtung 101 in vergrößerten Abmessungen veranschaulicht.
  • Die Halbleitervorrichtung 100 und die Halbleitervorrichtung 101 weisen jeweils Gates 11 von Aktiv-Gräben und Gates 12 von Dummy-Gräben auf, die in den IGBT-Bereichen 10 angeordnet sind.
  • In der Halbleitervorrichtung 100 erstrecken sich die Gates 11 von Aktiv-Gräben und die Gates 12 von Dummy-Gräben in der longitudinalen Richtung des IGBT-Bereichs 10. Mit anderen Worten verläuft die Länge der Gates 11 von Aktiv-Gräben und der Gates 12 von Dummy-Gräben in der Halbleitervorrichtung 100 entlang der Verlaufsrichtung des IGBT-Bereichs 10 auf. Die longitudinale Richtung des IGBT-Bereichs 10 entspricht der Rechts-Links-Richtung in 3.
  • In der Halbleitervorrichtung 101 erstrecken sich im IGBT-Bereich 10 die Gates 11 von Aktiv-Gräben und die Gates 12 von Dummy-Gräben in einer Richtung. Beispielsweise erstrecken sich die Gates 11 von Aktiv-Gräben und die Gates 12 von Dummy-Gräben entweder in der Aufwärts-Abwärts-Richtung oder der Rechts-Links-Richtung in 2.
  • Die Gates 11 von Aktiv-Gräben weisen jeweils einen Isolierungsfilm 11b eines Gate-Grabens und eine Elektrode 11a eines Gate-Grabens auf. Wenngleich Details über die Schnittstruktur der Gates 11 von Aktiv-Gräben später beschrieben wird, sind die Isolierungsfilme 11b von Gate-Gräben entlang den Innenwänden von Gräben ausgebildet, die von der ersten Hauptoberfläche (oberen Oberfläche) des Halbleitersubstrats aus in der Tiefenrichtung ausgebildet sind. Die Elektroden 11a von Gate-Gräben sind über die Isolierungsfilme 11b von Gate-Gräben im Innern der Gräben ausgebildet. Die Elektroden 11a von Gate-Gräben sind mit dem (nicht dargestellten) Gate-Pad 41c elektrisch verbunden.
  • Die Gates 12 von Dummy-Gräben weisen jeweils einen Isolierungsfilm 12b eines Dummy-Grabens und eine Elektrode 12a eines Dummy-Grabens auf. Wenngleich Details über die Schnittstruktur der Gates 12 von Dummy-Gräben später beschrieben werden, sind die Isolierungsfilme 12b von Dummy-Gräben entlang den Innenwänden von Gräben ausgebildet, die von der ersten Hauptoberfläche des Halbleitersubstrats aus in der Tiefenrichtung ausgebildet sind. Die Elektroden 12a von Dummy-Gräben sind über die Isolierungsfilme 12b von Dummy-Gräben im Innern der Gräben ausgebildet. Die Elektroden 12a von Dummy-Gräben sind mit einer (in 3 nicht dargestellten; siehe 4) Emitterelektrode 6 elektrisch verbunden, die oberhalb der ersten Hauptoberfläche der Halbleitervorrichtung 100 oder 101 angeordnet ist.
  • In einem Bereich des IGBT-Bereichs 10, in dem die Gates 11 von Aktiv-Gräben angeordnet sind, sind eine Sourceschicht 13 vom n+-Typ und eine Kontaktschicht 14 vom p+-Typ als Oberflächenschichten auf der Seite der ersten Hauptoberfläche des Halbleitersubstrats selektiv angeordnet. In der Ausführungsform 1 sind die Sourceschicht 13 vom n+-Typ und die Kontaktschicht 14 vom p+-Typ in der Verlaufsrichtung der Gates 11 von Aktiv-Gräben (longitudinalen Richtung) abwechselnd angeordnet. Die Gates 11 von Aktiv-Gräben sind über die Sourceschicht 13 vom n+-Typ und die Kontaktschicht 14 vom p+-Typ angeordnet. Die Sourceschicht 13 vom n+-Typ ist auf beiden Seiten der Gates 11 von Aktiv-Gräben (in der zur Verlaufsrichtung senkrechten Richtung) mit den Isolierungsfilmen 11b von Gate-Gräben in Kontakt. Details über die Sourceschicht 13 vom n+-Typ und die Kontaktschicht 14 vom p+-Typ werden später beschrieben.
  • In einem Bereich des IGBT-Bereichs 10, in dem Gates 12 von Dummy-Gräben angeordnet sind, ist die Kontaktschicht 14 vom p+-Typ als Oberflächenschicht auf der Seite der ersten Hauptoberfläche des Halbleitersubstrats angeordnet. Die Kontaktschicht 14 vom p+-Typ ist zwischen einander benachbarten Gates 12 von Dummy-Gräben angeordnet.
  • In 3 sind drei Gates 12 von Dummy-Gräben drei Gates 11 von Aktiv-Gräben benachbart angeordnet. Außerdem sind andere drei Gates 11 von Aktiv-Gräben den obigen drei Gates 12 von Dummy-Gräben benachbart angeordnet. Das heißt, eine Gruppe von Gates von Aktiv-Gräben, die drei Gates 11 von Aktiv-Gräben als einen Satz umfasst, und eine Gruppe von Gates von Dummy-Gräben, die drei Gates 12 von Dummy-Gräben als Satz umfasst, sind abwechselnd angeordnet. Die Anzahl an Gates 11 von Aktiv-Gräben, die in einer Gruppe von Gates von Aktiv-Gräben enthalten sind, ist nicht auf drei beschränkt und kann eins oder mehr betragen. Die Anzahl an Gates 12 von Dummy-Gräben, die in einer Gruppe von Gates von Dummy-Gräben enthalten sind, ist nicht auf drei beschränkt und kann eins oder mehr betragen. Jedoch ist das Gate 12 eines Dummy-Grabens keine absolute Notwendigkeit für die Halbleitervorrichtung 100 und die Halbleitervorrichtung 101. Das heißt, all die im IGBT-Bereich 10 angeordneten Graben-Gates können Gates 11 von Aktiv-Gräben sein.
  • 4 ist eine Schnittansicht, die eine Konfiguration eines IGBT-Bereichs 10 in der Halbleitervorrichtung gemäß der Ausführungsform 1 veranschaulicht. 4 ist eine Veranschaulichung eines entlang einem in 3 veranschaulichten Liniensegment A-A genommenen Querschnitts.
  • In dem IGBT-Bereich 10 weisen die Halbleitervorrichtung 100 und die Halbleitervorrichtung 101 jeweils die Sourceschicht 13 vom n+-Typ, die Kontaktschicht 14 vom p+-Typ, eine Basisschicht 15 vom p-Typ, eine Ladungsträgerspeicherschicht 2 vom n-Typ, eine Driftschicht 1 vom n--Typ, eine Pufferschicht 3 vom n-Typ, eine Kollektorschicht 16 vom p-Typ, einen Zwischenschicht-Isolierungsfilm 4, ein Barrierenmetall 5, die Emitterelektrode 6 und die Kollektorelektrode 7 auf. Die IGBT-Zellen entsprechen beispielsweise Bereichen, die für jedes Gate 11 von Aktiv-Grabens in Segmente unterteilt sind. In diesem Fall weist eine IGBT-Zelle die Sourceschicht 13 vom n+-Typ, die Basisschicht 15 vom p-Typ, die Ladungsträgerspeicherschicht 2 vom n-Typ, die Driftschicht 1 vom n--Typ, die Pufferschicht 3 vom n-Typ, die Kollektorschicht 16 vom p-Typ, den Zwischenschicht-Isolierungsfilm 4, das Barrierenmetall 5, die Emitterelektrode 6 und die Kollektorelektrode 7 auf.
  • Die Driftschicht 1 vom n--Typ ist als eine innere Schicht des Halbleitersubstrats ausgebildet. Die Driftschicht 1 vom n--Typ ist zwischen den ersten und zweiten Hauptoberflächen des Halbleitersubstrats angeordnet. Die erste Hauptoberfläche ist die obere Oberfläche des Halbleitersubstrats. Die zweite Hauptoberfläche ist die Oberfläche auf der der ersten Hauptoberfläche entgegengesetzten Seite, d. h. die untere Oberfläche des Halbleitersubstrats. Die erste Hauptoberfläche im IGBT-Bereich 10 entspricht den Oberflächen (oberen Oberflächen) der Sourceschicht 13 vom n+-Typ und der Kontaktschicht 14 vom p+-Typ. Die zweite Hauptoberfläche im IGBT-Bereich 10 entspricht der Oberfläche (unteren Oberfläche) der Kollektorschicht 16 vom p-Typ. In dem in 4 veranschaulichten A-A-Schnitt entspricht das Halbleitersubstrat einem Bereich von den oberen Oberflächen der Sourceschicht 13 vom n+-Typ und der Kontaktschicht 14 vom p+-Typ bis zur unteren Oberfläche der Kollektorschicht 16 vom p-Typ. Die Driftschicht 1 vom n--Typ leitet sich von der Struktur des Substrats ab, bevor jede Struktur der Halbleitervorrichtung auf den Seiten der ersten und zweiten Hauptoberflächen des Halbleitersubstrats ausgebildet wird. Die Driftschicht 1 vom n--Typ ist eine Halbleiterschicht, die als Störstellen vom n-Typ zum Beispiel Arsen (As) oder Phosphor (P) enthält. Die Konzentration der Störstellen vom n-Typ ist vorzugsweise höher als oder gleich 1,0E+12/cm3 und niedriger als oder gleich 1,0E +15/cm3.
  • Die Ladungsträgerspeicherschicht 2 vom n-Typ in Bezug auf die Driftschicht 1 vom n--Typ auf der Seite der ersten Hauptoberfläche des Halbleitersubstrats 1 angeordnet. Die Ladungsträgerspeicherschicht 2 vom n-Typ ist eine Halbleiterschicht, die als Störstellen vom n-Typ zum Beispiel Arsen oder Phosphor enthält. Die Ladungsträgerspeicherschicht 2 vom n-Typ hat eine höhere Konzentration von Störstellen vom n-Typ als die Driftschicht 1 vom n--Typ. Die Konzentration der Störstellen vom n-Typ ist vorzugsweise höher als oder gleich 1,0E+13/cm3 und niedriger als oder gleich 1,0E+17/cm3. Die Ladungsträgerspeicherschicht 2 vom n-Typ reduziert einen Stromführungsverlust, wenn Strom durch den IGBT-Bereich 10 fließt.
  • Die Basisschicht 15 vom p-Typ ist in Bezug auf die Ladungsträgerspeicherschicht 2 vom n-Typ auf der Seite der ersten Hauptoberfläche des Halbleitersubstrats angeordnet. Die Basisschicht 15 vom p-Typ ist eine Halbleiterschicht, die als Störstellen vom p-Typ zum Beispiel Bor (B) oder Aluminium (AI) enthält. Die Konzentration der Störstellen vom p-Typ ist vorzugsweise höher als oder gleich 1,0E+12/cm3 und niedriger als oder gleich 1,0E+19/cm3. Die Basisschicht 15 vom p-Typ ist mit den Isolierungsfilmen 11b von Gate-Gräben der Gates 11 von Aktiv-Gräben in Kontakt. Wenn an die Elektroden 11a von Gate-Gräben eine Spannung zur Gateansteuerung angelegt wird, wird in der Basisschicht 15 vom p-Typ ein Kanal ausgebildet.
  • Die Sourceschicht 13 vom n+-Typ ist in Bezug auf die Basisschicht 15 vom p-Typ auf der Seite der ersten Hauptoberfläche des Halbleitersubstrats angeordnet. Die Sourceschicht 13 vom n+-Typ ist als Oberflächenschicht des Halbleitersubstrats auf der Seite der oberen Oberfläche der Basisschicht 15 vom p-Typ selektiv angeordnet. Die Oberfläche (obere Oberfläche) der Sourceschicht 13 vom n+-Typ bildet die erste Hauptoberfläche des Halbleitersubstrats im IGBT-Bereich 10. Die Sourceschicht 13 vom n+-Typ ist eine Halbleiterschicht, die als Störstellen vom n-Typ zum Beispiel Arsen oder Phosphor enthält. Die Konzentration der Störstellen vom n-Typ ist vorzugsweise höher als oder gleich 1,0E+17/cm3 und niedriger als oder gleich 1,0E+20/cm3. Man beachte, dass auf die Sourceschicht 13 vom n+-Typ als Emitterschicht vom n+-Typ verweisen werden kann.
  • Die Kontaktschicht 14 vom p+-Typ ist in Bezug auf die Basisschicht 15 vom p-Typ auf der Seite der ersten Hauptoberfläche des Halbleitersubstrats angeordnet. Die Kontaktschicht 14 vom p+-Typ ist als Oberflächenschicht des Halbleitersubstrats auf der Seite der oberen Oberfläche der Basisschicht 15 vom p-Typ selektiv angeordnet. Die Kontaktschicht 14 vom p+-Typ ist in einem Bereich angeordnet, in dem die Sourceschicht 13 vom n+-Typ auf der Seite der oberen Oberfläche der Basisschicht 15 vom p-Typ nicht angeordnet ist. Die Oberfläche (obere Oberfläche) der Kontaktschicht 14 vom p+-Typ bildet die erste Hauptoberfläche des Halbleitersubstrats im IGBT-Bereich 10. Die Kontaktschicht 14 vom p+-Typ ist eine Halbleiterschicht, die als Störstellen vom p-Typ zum Beispiel Bor oder Aluminium enthält. Die Kontaktschicht 14 vom p+-Typ hat eine höhere Konzentration von Störstellen vom p-Typ als die Basisschicht 15 vom p-Typ. Die Konzentration der Störstellen vom p-Typ ist vorzugsweise höher als oder gleich 1,0E+15/cm3 und niedriger als oder gleich 1,0E+20/cm3.
  • Die Pufferschicht 3 vom n-Typ ist in Bezug auf die Driftschicht 1 vom n--Typ auf der Seite der zweiten Hauptoberfläche des Halbleitersubstrats angeordnet. Die Pufferschicht 3 vom n-Typ ist eine Halbleiterschicht, die als Störstellen vom n-Typ zum Beispiel Phosphor oder Protonen (H+) enthält. Die Pufferschicht 3 vom n-Typ weist eine höhere Konzentration von Störstellen vom n-Typ als die Driftschicht 1 vom n--Typ auf. Die Konzentration der Störstellen vom n-Typ ist vorzugsweise höher als oder gleich 1,0E+12/cm3 und niedriger als oder gleich 1,0E+18/cm3. Wenn die Halbleitervorrichtung 100 im Aus-Zustand ist, reduziert die Pufferschicht 3 vom n-Typ das Auftreten eines Punch-Through bzw. Durchgriffs als Folge einer Verarmungsschicht, die sich von der Basisschicht 15 vom p-Typ zur Seite der zweiten Hauptoberfläche erstreckt.
  • Die Kollektorschicht 16 vom p-Typ ist in Bezug auf die Pufferschicht 3 vom n-Typ auf der Seite der zweiten Hauptoberfläche des Halbleitersubstrats angeordnet. Die Oberfläche (untere Oberfläche) der Kollektorschicht 16 vom p-Typ bildet die zweite Hauptoberfläche des Halbleitersubstrats. Die Kollektorschicht 16 vom p-Typ ist eine Halbleiterschicht, die als Störstellen vom p-Typ zum Beispiel Bor oder Aluminium enthält. Die Konzentration der Störstellen vom p-Typ ist vorzugsweise höher als oder gleich 1,0E+16/cm3 und niedriger als oder gleich 1,0E+20/cm3.
  • Die Gates 11 von Aktiv-Gräben erstrecken sich von der ersten Hauptoberfläche des Halbleitersubstrats durch die Sourceschicht 13 vom n+-Typ, die Basisschicht 15 vom p-Typ und die Ladungsträgerspeicherschicht 2 vom n-Typ zur Driftschicht 1 vom n--Typ.
  • Die Isolierungsfilme 11b von Gate-Gräben sind entlang den Innenwänden von Gräben ausgebildet, die von der ersten Hauptoberfläche des Halbleitersubstrats aus in der Tiefenrichtung ausgebildet sind. Die Isolierungsfilme 11b von Gate-Gräben sind zum Beispiel Oxidfilme.
  • Die Elektroden 11a von Gate-Gräben sind über die Isolierungsfilme 11b von Gate-Gräben im Innern der Gräben ausgebildet. Die Böden der Elektroden 11a von Gate-Gräben liegen über die Isolierungsfilme 11b von Gate-Gräben der Driftschicht 1 vom n--Typ gegenüber. Die Isolierungsfilme 11b von Gate-Gräben sind mit der Sourceschicht 13 vom n+-Typ und der Basisschicht 15 vom p-Typ in Kontakt. Beispielsweise sind die Elektroden 11a von Gate-Gräben aus leitfähigen Polysilizium gebildet. Wenn an die Elektroden 11a von Gate-Gräben eine Spannung zur Gateansteuerung angelegt wird, wird ein Kanal in der Basisschicht 15 vom p-Typ ausgebildet, die mit den Isolierungsfilmen 11b von Gate-Gräben in Kontakt ist.
  • Die Gates 12 von Dummy-Gräben erstrecken sich von der ersten Hauptoberfläche des Halbleitersubstrats durch die Kontaktschicht 14 vom p+-Typ, die Basisschicht 15 vom p-Typ und die Ladungsträgerspeicherschicht 2 vom n-Typ zur Driftschicht 1 vom n--Typ.
  • Die Isolierungsfilme 12b von Dummy-Gräben sind entlang den Innenwänden von Gräben ausgebildet, die von der ersten Hauptoberfläche des Halbleitersubstrats aus in der Tiefenrichtung ausgebildet sind. Die Isolierungsfilme 12b von Dummy-Gräben sind zum Beispiel Oxidfilme.
  • Die Elektroden 12a von Dummy-Gräben sind über die Isolierungsfilme 12b von Dummy-Gräben im Innern der Gräben ausgebildet. Die Böden der Elektroden 12a von Dummy-Gräben liegen über die Isolierungsfilme 12b von Dummy-Gräben der Driftschicht 1 vom n--Typ gegenüber. Von den auf beiden Seiten einer Elektrode 12a eines Dummy-Grabens gelegenen Isolierungsfilmen 12b von Dummy-Gräben ist der Isolierungsfilm 12b eines Dummy-Grabens zumindest auf einer Seite nicht in Kontakt mit der Sourceschicht 13 vom n+-Typ. Die Elektrode 12a eines Dummy-Grabens ist aus beispielsweise leitfähigen Polysilizium gebildet.
  • Auf den Elektroden 11a von Gate-Gräben der Gates 11 von Aktiv-Gräben ist der Zwischenschicht-Isolierungsfilm 4 angeordnet.
  • Das Barrierenmetall 5 ist auf dem Zwischenschicht-Isolierungsfilm 4 und auf einem Bereich der ersten Hauptoberfläche des Halbleitersubstrats, wo der Zwischenschicht-Isolierungsfilm 4 nicht angeordnet ist, ausgebildet. Das Barrierenmetall 5 ist aus beispielsweise einem Titan enthaltenden Metall wie etwa Ti, TiN oder TiSi gebildet. TiSi ist eine Legierung aus Titan und Silizium (Si). Das Barrierenmetall 5 schafft einen ohmschen Kontakt zwischen der Sourceschicht 13 vom n+-Typ, der Kontaktschicht 14 vom p+-Typ und der Elektrode 12a eines Dummy-Grabens. Das Barrierenmetall 5 ist mit der Sourceschicht 13 vom n+-Typ, der Kontaktschicht 14 vom p+-Typ und der Elektrode 12a eines Dummy-Grabens elektrisch verbunden.
  • Die Emitterelektrode 6 ist auf dem Barrierenmetall 5 angeordnet. Die Emitterelektrode 6 ist vorzugsweise aus beispielsweise einer Aluminium-Legierung (einer Al-Si-basierten Legierung) gebildet, die Aluminium und Silizium enthält. Die Emitterelektrode 6 ist über das Barrierenmetall 5 mit der Sourceschicht 13 vom n+-Typ, der Kontaktschicht 14 vom p+-Typ und den Elektroden 12a von Dummy-Gräben elektrisch verbunden.
  • Die Kollektorelektrode 7 ist auf der Kollektorschicht 16 vom p-Typ angeordnet. Wie die Emitterelektrode 6 ist die Kollektorelektrode 7 vorzugsweise aus einer Aluminium-Legierung gebildet. Die Kollektorelektrode 7 ist in ohmschem Kontakt mit der Kollektorschicht 16 vom p-Typ und mit der Kollektorschicht 16 vom p-Typ elektrisch verbunden ist.
  • 5 ist eine Schnittansicht, die eine Konfiguration eines IGBT-Bereichs 10 in der Halbleitervorrichtung gemäß der Ausführungsform 1 veranschaulicht. 5 ist eine Veranschaulichung eines entlang einem in 3 veranschaulichten Liniensegment B-B genommenen Querschnitts.
  • Der in 5 veranschaulichte, entlang dem Liniensegment B-B genommene Querschnitt unterscheidet sich von dem in 4 veranschaulichten, entlang dem Liniensegment A-A genommenen Querschnitt dadurch, dass die Sourceschicht 13 vom n+-Typ auf der Seite der ersten Hauptoberfläche des Halbleitersubstrats nicht als Oberflächenschicht angeordnet ist. Das heißt, die Sourceschicht 13 vom n+-Typ ist auf der Seite der oberen Oberfläche der Basisschicht 15 vom p-Typ wie in 3 veranschaulicht selektiv angeordnet
  • Während die Struktur des IGBT-Bereichs 10 bisher beschrieben wurde, ist die Struktur des IGBT-Bereichs 10 nicht auf die oben beschriebene Struktur beschränkt. Beispielsweise können die Kontaktschicht 14 vom p+-Typ und die Basisschicht 15 vom p-Typ kombiniert und als eine einzige Basisschicht vom p-Typ definiert werden.
  • Die Ladungsträgerspeicherschicht 2 vom n-Typ und die Driftschicht 1 vom n--Typ können kombiniert und als eine einzige Driftschicht vom n-Typ definiert werden. Die Ladungsträgerspeicherschicht 2 vom n-Typ ist keine absolute Notwendigkeit, und die Driftschicht 1 vom n--Typ kann an der Position der Ladungsträgerspeicherschicht 2 vom n-Typ angeordnet werden.
  • Die Pufferschicht 3 vom n-Typ und die Driftschicht 1 vom n--Typ können kombiniert und als eine einzige Driftschicht vom n-Typ definiert werden. Außerdem können die Ladungsträgerspeicherschicht 2 vom n-Typ, die Pufferschicht 3 vom n-Typ und die Driftschicht 1 vom n--Typ kombiniert und als eine einzige Driftschicht vom n-Typ definiert werden. Die Pufferschicht 3 vom n-Typ ist keine absolute Notwendigkeit, und die Driftschicht 1 vom n--Typ kann an der Position der Pufferschicht 3 vom n-Typ angeordnet werden.
  • Das Barrierenmetall 5 ist ebenfalls keine absolute Notwendigkeit. Wenn das Barrierenmetall 5 nicht angeordnet ist, ist die Emitterelektrode 6 auf der Sourceschicht 13 vom n+-Typ, der Kontaktschicht 14 vom p+-Typ und den Elektroden 12a von Dummy-Gräben angeordnet und ist in ohmschem Kontakt mit diesen Schichten und Elektroden. Alternativ dazu kann das Barrierenmetall 5 nur auf der Halbleiterschicht vom n-Typ wie etwa der Sourceschicht 13 vom n+-Typ angeordnet werden. Das Barrierenmetall 5 und die Emitterelektrode 6 können kombiniert und als eine einzige Emitterelektrode definiert werden. Der Zwischenschicht-Isolierungsfilm 4 kann auf einem Teil der Elektroden 12a von Dummy-Gräben angeordnet sein. In diesem Fall ist die Emitterelektrode 6 mit den Elektroden 12a von Dummy-Gräben in einem beliebigen Bereich der Elektroden 12a von Dummy-Gräben elektrisch verbunden.
  • Die Emitterelektrode 6 kann aus einer Vielzahl von Metallfilmen gebildet werden, die einen Aluminium-Legierungsfilm und andere Metallfilme umfassen. Beispielsweise kann die Emitterelektrode 6 aus einem Aluminium-Legierungsfilm und einem Plattierungsfilm gebildet werden. Der Plattierungsfilm wird beispielsweise durch stromlose Plattierung oder Elektroplattierung gebildet. Der Plattierungsfilm kann beispielsweise ein Nickel-(Ni-)Film sein.
  • Alternativ dazu kann ein Wolframfilm in winzigen Bereichen wie etwa den Zwischenräumen zwischen einander benachbarten zwei Zwischenschicht-Isolierungsfilmen 4 ausgebildet werden. Die Emitterelektrode 6 wird so ausgebildet, dass sie diesen Wolframfilm bedeckt. Der Wolframfilm weist eine bessere Einbettbarkeit als der Plattierungsfilm auf, so dass eine ausgezeichnete Emitterelektrode 6 gebildet wird.
  • Die Kollektorelektrode 7 kann aus einer Aluminium-Legierung und einem Plattierungsfilm gebildet werden. Die Kollektorelektrode 7 kann eine von der Konfiguration der Emitterelektrode 6 verschiedene Konfiguration aufweisen.
  • (2) Struktur eines Dioden-Bereichs 20
  • 6 ist eine partielle vergrößerte Draufsicht, die eine Konfiguration eines Dioden-Bereichs 20 in der Halbleitervorrichtung gemäß der Ausführungsform 1 veranschaulicht. In 6 ist ein Bereich 83 in der in 1 veranschaulichten Halbleitervorrichtung 100 oder in der in 2 veranschaulichten Halbleitervorrichtung 101 in vergrößerten Abmessungen veranschaulicht.
  • Die Halbleitervorrichtung 100 und die Halbleitervorrichtung 101 weisen jeweils im Dioden-Bereich 20 angeordnete Gates 21 von Dioden-Gräben auf.
  • Die Gates 21 von Dioden-Gräben verlaufen in einer Richtung im Dioden-Bereich 20. Die Gates 21 von Dioden-Gräben gemäß der Ausführungsform 1 erstrecken sich in der gleichen Richtung wie die Gates 11 von Aktiv-Gräben und die Gates 12 von Dummy-Gräben.
  • Die Gates 21 von Dioden-Gräben weisen jeweils einen Isolierungsfilm 21b eines Dioden-Grabens und eine Elektrode 21a eines Dioden-Grabens auf. Wenngleich eine detaillierte Schnittstruktur des Gates 21 eines Dioden-Grabens später beschrieben wird, sind die Isolierungsfilme 21b von Dioden-Gräben entlang den Innenwänden von Gräben ausgebildet, die von der ersten Hauptoberfläche des Halbleitersubstrats aus in der Tiefenrichtung ausgebildet sind. Die Elektroden 21a von Dioden-Gräben sind über die Isolierungsfilme 21b von Dioden-Gräben im Innern der Gräben ausgebildet.
  • Im Dioden-Bereich 20 sind eine Kontaktschicht 24 vom p+-Typ und eine Anodenschicht 25 vom p-Typ als Oberflächenschicht auf der Seite der ersten Hauptoberfläche des Halbleitersubstrats selektiv angeordnet. Die Kontaktschicht 24 vom p+-Typ und die Anodenschicht 25 vom p-Typ sind in der Ausführungsform 1 in der Verlaufsrichtung (longitudinalen Richtung) der Gates 21 von Dioden-Gräben abwechselnd angeordnet. Die Gates 21 von Dioden-Gräben sind über die Kontaktschicht 24 vom p+-Typ und die Anodenschicht 25 vom p-Typ angeordnet. Die Kontaktschicht 24 vom p+-Typ und die Anodenschicht 25 vom p-Typ sind zwischen zwei, einander benachbarten Gates 21 von Dioden-Gräben angeordnet. Details über die Kontaktschicht 24 vom p+-Typ und die Anodenschicht 25 vom p-Typ werden später beschrieben.
  • 7 ist eine Schnittansicht, die die Konfiguration des Dioden-Bereichs 20 in der Halbleitervorrichtung gemäß der Ausführungsform 1 veranschaulicht. 7 ist eine Veranschaulichung eines entlang einem in 6 veranschaulichten Liniensegment C-C genommenen Querschnitts. 8 ist eine vergrößerte Schnittansicht eines in 7 veranschaulichten Bereichs 200.
  • Im Dioden-Bereich 20 weisen die Halbleitervorrichtung 100 und die Halbleitervorrichtung 101 jeweils die Kontaktschicht 24 vom p+-Typ, die Anodenschicht 25 vom p-Typ, die Ladungsträgerspeicherschicht 2 vom n-Typ, die Driftschicht 1 vom n--Typ, die Pufferschicht 3 vom n-Typ, eine Kathodenschicht 26 vom n+-Typ, das Barrierenmetall 5, die Emitterelektrode 6 und die Kollektorelektrode 7 auf. Die Dioden-Zellen entsprechen beispielsweise Bereichen, die für jedes Gate 21 eines Dioden-Grabens in Segmente unterteilt ist. In diesem Fall weist eine Dioden-Zelle die Kontaktschicht 24 vom p+-Typ, die Anodenschicht 25 vom p-Typ, die Ladungsträgerspeicherschicht 2 vom n-Typ, die Driftschicht 1 vom n--Typ, die Pufferschicht 3 vom n-Typ, die Kathodenschicht 26 vom n+-Typ, das Barrierenmetall 5, die Emitterelektrode 6 und die Kollektorelektrode 7 auf.
  • Die Driftschicht 1 vom n--Typ ist als eine innere Schicht des Halbleitersubstrats ausgebildet. Wie die Driftschicht 1 vom n--Typ im IGBT-Bereich 10 ist die Driftschicht 1 vom n--Typ im Dioden-Bereich 20 zwischen den ersten und zweiten Hauptoberflächen des Halbleitersubstrats angeordnet. In einem Bereich des Dioden-Bereichs 20, wo die Kontaktschicht 24 vom p+-Typ angeordnet ist, entspricht die erste Hauptoberfläche des Halbleitersubstrats der Oberfläche (oberen Oberfläche) der Kontaktschicht 24 vom p+-Typ. Die erste Hauptoberfläche in diesem Dioden-Bereich 20 grenzt an die erste Hauptoberfläche im IGBT-Bereich 10 an. Die zweite Hauptoberfläche im Dioden-Bereich 20 entspricht der Oberfläche (unteren Oberfläche) der Kathodenschicht 26 vom n+-Typ. Die zweite Hauptoberfläche im Dioden-Bereich 20 grenzt an die zweite Hauptoberfläche im IGBT-Bereich 10 an. In dem in 7 veranschaulichten Querschnitt entspricht das Halbleitersubstrat einem Bereich von der oberen Oberfläche der Kontaktschicht 24 vom p+-Typ bis zur unteren Oberfläche der Kathodenschicht 26 vom n+-Typ. Wie die Driftschicht 1 vom n--Typ im IGBT-Bereich 10 leitet sich die Driftschicht 1 vom n--Typ im Dioden-Bereich 20 von der Struktur des Substrats ab, bevor jede Struktur auf den Seiten der ersten und zweiten Hauptoberflächen des Halbleitersubstrats gebildet wird. Das heißt, die Driftschicht 1 vom n--Typ im Dioden-Bereich 20 ist mit der Driftschicht 1 vom n--Typ im IGBT-Bereich 10 durchgehend und integral ausgebildet. Mit anderen Worten sind die Driftschicht 1 vom n--Typ im Dioden-Bereich 20 und die Driftschicht 1 vom n--Typ im IGBT-Bereich 10 in dem gleichen Halbleitersubstrat ausgebildet.
  • Die Ladungsträgerspeicherschicht 2 vom n-Typ ist in Bezug auf die Driftschicht 1 vom n--Typ auf der Seite der ersten Hauptoberfläche des Halbleitersubstrats angeordnet. Die im Dioden-Bereich 20 angeordnete Ladungsträgerspeicherschicht 2 vom n-Typ erstreckt sich in der gleichen Ebene wie die im IGBT-Bereich 10 angeordnete Ladungsträgerspeicherschicht 2 vom n-Typ. Beispielsweise weist die Ladungsträgerspeicherschicht 2 vom n-Typ im Dioden-Bereich 20 die gleiche Dicke und die gleiche Störstellenkonzentration wie die Ladungsträgerspeicherschicht 2 vom n-Typ im IGBT-Bereich 10 auf.
  • Die Anodenschicht 25 vom p-Typ ist in Bezug auf die Ladungsträgerspeicherschicht 2 vom n-Typ auf der Seite der ersten Hauptoberfläche des Halbleitersubstrats angeordnet. Die Anodenschicht 25 vom p-Typ ist eine Halbleiterschicht, die als Störstellen vom p-Typ zum Beispiel Bor oder Aluminium enthält. Die Konzentration der Störstellen vom p-Typ ist vorzugsweise höher als oder gleich 1,0E+12/cm3 und niedriger als oder gleich 1,0E+19/cm3. Beispielsweise weist die Anodenschicht 25 vom p-Typ die gleiche Konzentration von Störstellen vom p-Typ wie die Basisschicht 15 vom p-Typ im IGBT-Bereich 10 auf. Wenn die Anodenschicht 25 vom p-Typ und die Basisschicht 15 vom p-Typ die gleiche Konzentration von Störstellen vom p-Typ aufweisen, wird beispielsweise die Anodenschicht 25 vom p-Typ gleichzeitig mit der Basisschicht 15 vom p-Typ ausgebildet. Alternativ dazu kann beispielsweise die Anodenschicht 25 vom p-Typ eine niedrigere Konzentration von Störstellen vom p-Typ als die Basisschicht 15 vom p-Typ im IGBT-Bereich 10 aufweisen. Wenn die Anodenschicht 25 vom p-Typ eine niedrigere Konzentration von Störstellen vom p-Typ aufweist, nimmt die Anzahl an in den Dioden-Bereich 20 injizierten Löchern während eines Betriebs der Diode ab. Dementsprechend nimmt der Erholungsverlust während eines Betriebs der Diode ab.
  • Die Kontaktschicht 24 vom p+-Typ ist in Bezug auf die Anodenschicht 25 vom p-Typ auf der Seite der ersten Hauptoberfläche des Halbleitersubstrats angeordnet. In dem in 7 veranschaulichten C-C-Querschnitt bedeckt die Kontaktschicht 24 vom p+-Typ die gesamte Oberfläche der Anodenschicht 25 vom p-Typ. Jedoch ist die Kontaktschicht 24 vom p+-Typ auf der Seite der oberen Oberfläche der Anodenschicht 25 vom p-Typ wie in 6 veranschaulicht selektiv angeordnet. Das heißt, im Dioden-Bereich 20 ist die Kontaktschicht 24 vom p+-Typ auf der Seite der oberen Oberfläche der Anodenschicht 25 vom p-Typ als Oberflächenschicht auf der Seite der ersten Hauptoberfläche des Halbleitersubstrats selektiv angeordnet. Die Kontaktschicht 24 vom p+-Typ ist eine Halbleiterschicht, die als Störstellen vom p-Typ zum Beispiel Bor oder Aluminium enthält. Die Kontaktschicht 24 vom p+-Typ weist eine höhere Konzentration von Störstellen vom p-Typ als die Anodenschicht 25 vom p-Typ auf. Die Konzentration der Störstellen vom p-Typ ist vorzugsweise höher als oder gleich 1,0E+15/cm3 und niedriger als oder gleich 1,0E+20/cm3.
  • Die Pufferschicht 3 vom n-Typ ist in Bezug auf die Driftschicht 1 vom n--Typ auf der Seite der zweiten Hauptoberfläche des Halbleitersubstrats angeordnet. Die im Dioden-Bereich 20 angeordnete Pufferschicht 3 vom n-Typ erstreckt sich in der gleichen Ebene wie die im IGBT-Bereich 10 angeordnete Pufferschicht 3 vom n-Typ. Beispielsweise hat die Pufferschicht 3 vom n-Typ im Dioden-Bereich 20 die gleiche Dicke und die gleiche Störstellenkonzentration wie die Pufferschicht 3 vom n-Typ im IGBT-Bereich 10.
  • Die Kathodenschicht 26 vom n+-Typ ist in Bezug auf die Pufferschicht 3 vom n-Typ auf der Seite der zweiten Hauptoberfläche des Halbleitersubstrats angeordnet. Die Oberfläche (untere Oberfläche) der Kathodenschicht 26 vom n+-Typ bildet die zweite Hauptoberfläche des Halbleitersubstrats. Die Kathodenschicht 26 vom n+-Typ ist eine Halbleiterschicht, die als Störstellen vom n-Typ zum Beispiel Arsen oder Phosphor enthält. Die Konzentration der Störstellen vom n-Typ ist vorzugsweise höher als oder gleich 1,0E+16/cm3 und niedriger als oder gleich 1,0E+21/cm3.
  • Das Gate 21 eines Dioden-Grabens erstreckt sich von der ersten Hauptoberfläche des Halbleitersubstrats durch die Kontaktschicht 24 vom p+-Typ, die Anodenschicht 25 vom p-Typ und die Ladungsträgerspeicherschicht 2 vom n-Typ zur Driftschicht 1 vom n--Typ.
  • Die Isolierungsfilme 21b von Dioden-Gräben sind entlang den Innenwänden von Gräben 8 ausgebildet, die von der ersten Hauptoberfläche des Halbleitersubstrats aus in der Tiefenrichtung ausgebildet sind. Die Isolierungsfilme 21b von Dioden-Gräben sind zum Beispiel Oxidfilme.
  • Die Elektroden 21a von Dioden-Gräben sind über die Isolierungsfilme 21b von Dioden-Gräben im Inneren der Gräben 8 ausgebildet. Die Böden der Elektroden 21a von Dioden-Gräben liegen über die Isolierungsfilme 21b von Dioden-Gräben der Driftschicht 1 vom n-Typ gegenüber. Die Elektroden 21a von Dioden-Gräben sind aus beispielsweise leitfähigem Polysilizium gebildet.
  • Die Isolierungsfilme 21b von Dioden-Gräben sind an den Innenwänden der Gräben 8 entlang unteren Seitenwänden 8b und Böden 8c der Gräben 8 ausgebildet. Die unteren Seitenwände 8b liegen unterhalb der auf der Seite des oberen Endes der Gräben 8 gelegenen oberen Seitenwänden 8a. Die oberen Seitenwände 8a der Gräben 8 sind nicht mit den Isolierungsfilmen 21b von Dioden-Gräben bedeckt.
  • Die Isolierungsfilme 21b von Dioden-Gräben weisen obere Enden 21c auf, die unterhalb der oberen Oberflächen der Elektroden 21a von Dioden-Gräben und oberhalb der Ladungsträgerspeicherschicht 2 vom n-Typ gelegen sind. Insbesondere sind die oberen Enden 21c der Isolierungsfilme 21b von Dioden-Gräben unterhalb der Kontaktschicht 24 vom p+-Typ gelegen. Die oberen Enden 21c der Isolierungsfilme 21b von Dioden-Gräben entsprechen den unteren Enden der oberen Seitenwände 8a und den oberen Enden der unteren Seitenwände 8b der Gräben 8. Ein Teil der seitlichen Oberfläche der Anodenschicht 25 vom p-Typ ist nicht mit den Isolierungsfilmen 21b von Dioden-Gräben bedeckt. Auf der anderen Seite ist die seitliche Oberfläche der Ladungsträgerspeicherschicht 2 vom n-Typ mit den Isolierungsfilmen 21b von Dioden-Gräben bedeckt. Eine Tiefe D von der ersten Hauptoberfläche des Halbleitersubstrats bis zum oberen Ende 21c des Isolierungsfilms 21b von Dioden-Gräben ist vorzugsweise größer als oder gleich 0,5 µm.
  • Das Barrierenmetall 5 bedeckt nicht nur die Oberseiten der Kontaktschicht 24 vom p+-Typ und der Elektroden 21a von Dioden-Gräben, sondern auch die oberen Seitenwände 8a der Gräben 8 und die seitlichen Oberflächen der Elektroden 21a von Dioden-Gräben. Wie das Barrierenmetall 5 im IGBT-Bereich 10 ist das Barrierenmetall 5 aus einem Titan enthaltenden Material wie etwa Ti, TiN oder TiSi gebildet. Das Barrierenmetall 5 ist in ohmschem Kontakt mit der Kontaktschicht 24 vom p+-Typ und den Elektroden 21a von Dioden-Gräben. Das Barrierenmetall 5 ist ebenfalls an den oberen Seitenwänden 8a der Gräben 8 in ohmschem Kontakt mit den seitlichen Oberflächen der Anodenschicht 25 vom p-Typ und der Kontaktschicht 24 vom p+-Typ.
  • Die Emitterelektrode 6 ist auf dem Barrierenmetall 5 angeordnet. Wie die Emitterelektrode 6 im IGBT-Bereich 10 ist die Emitterelektrode 6 vorzugsweise aus beispielsweise einer Aluminium-Legierung (einer AlSi-basierten Legierung) gebildet. Die Emitterelektrode 6 ist über das Barrierenmetall 5 mit den Elektroden 21a von Dioden-Gräben, der Kontaktschicht 24 vom p+-Typ und der Anodenschicht 25 vom p-Typ elektrisch verbunden.
  • Die Kollektorelektrode 7 ist auf der Kathodenschicht 26 vom n+-Typ angeordnet. Wie die Kollektorelektrode 7 im IGBT-Bereich 10 ist die Kollektorelektrode 7 vorzugsweise aus einer Aluminium-Legierung gebildet. Die Kollektorelektrode 7 ist in ohmschem Kontakt mit der Kathodenschicht 26 vom n+-Typ.
  • 9 ist eine Schnittansicht, die eine Konfiguration eines Dioden-Bereichs 20 in der Halbleitervorrichtung gemäß der Ausführungsform 1. 9 ist eine Veranschaulichung eines entlang einem in 6 veranschaulichten Liniensegment D-D genommenen Querschnitts.
  • Der entlang dem Liniensegment D-D genommene und in 9 veranschaulichte Querschnitt unterscheidet sich von dem in 7 veranschaulichten, entlang dem Liniensegment C-C genommenen Querschnitt dadurch, dass die Kontaktschicht 24 vom p+-Typ auf der Seite der ersten Hauptoberfläche des Halbleitersubstrats nicht angeordnet ist. Das heißt, die Kontaktschicht 24 vom p+-Typ ist auf der Seite der oberen Oberfläche der Anodenschicht 25 vom p-Typ wie in 6 veranschaulicht selektiv angeordnet. In einem Gebiet des Dioden-Bereichs 20, in dem die Kontaktschicht 24 vom p+-Typ nicht angeordnet ist, entspricht die erste Hauptoberfläche des Halbleitersubstrats der Oberfläche (oberen Oberfläche) der Anodenschicht 25 vom p-Typ. In dem in 9 veranschaulichten Querschnitt weist eine Dioden-Zelle die Anodenschicht 25 vom p-Typ, die Ladungsträgerspeicherschicht 2 vom n-Typ, die Driftschicht 1 vom n--Typ, die Pufferschicht 3 vom n-Typ, die Kathodenschicht 26 vom n+-Typ, das Barrierenmetall 5, die Emitterelektrode 6 und die Kollektorelektrode 7 auf.
  • In dem entlang D-D genommenen Querschnitt ist das Barrierenmetall 5 ebenfalls in ohmschem Kontakt mit der seitlichen Oberfläche der Anodenschicht 25 vom p-Typ, die an der oberen Seitenwand 8a des Grabens 8 freiliegt.
  • Wenngleich die Struktur des Dioden-Bereichs 20 bisher beschrieben wurde, ist die Struktur des Dioden-Bereichs 20 nicht auf die oben beschriebene Struktur beschränkt. Beispielsweise können die Kontaktschicht 24 vom p+-Typ und die Anodenschicht 25 vom p-Typ kombiniert und als eine einzige Anodenschicht vom p-Typ definiert werden. Die Kontaktschicht 24 vom p+-Typ kann die gleiche Konzentration von Störstellen vom p-Typ wie die Kontaktschicht 14 vom p+-Typ im IGBT-Bereich 10 aufweisen oder kann eine unterschiedliche Konzentration von Störstellen vom p-Typ aufweisen.
  • Die Ladungsträgerspeicherschicht 2 vom n-Typ und die Driftschicht 1 vom n--Typ können kombiniert und als eine einzige Driftschicht vom n--Typ definiert werden. Die Ladungsträgerspeicherschicht 2 vom n-Typ im Dioden-Bereich 20 ist keine absolute Notwendigkeit, und die Driftschicht 1 vom n--Typ kann an der Position der Ladungsträgerspeicherschicht 2 vom n-Typ angeordnet sein. Selbst in dem Fall, in dem die Ladungsträgerspeicherschicht 2 vom n-Typ im IGBT-Bereich 10 angeordnet ist, muss die Ladungsträgerspeicherschicht 2 vom n-Typ nicht notwendigerweise im Dioden-Bereich 20 angeordnet sein.
  • Die Pufferschicht 3 vom n-Typ und die Driftschicht 1 vom n--Typ können kombiniert und als eine einzige Driftschicht vom n--Typ definiert werden. Außerdem können die Ladungsträgerspeicherschicht 2 vom n-Typ, die Pufferschicht 3 vom n-Typ und die Driftschicht 1 vom n--Typ kombiniert und als eine einzige Driftschicht vom n--Typ definiert werden. Die Pufferschicht 3 vom n-Typ ist keine absolute Notwendigkeit, und die Driftschicht 1 vom n--Typ kann an der Position der Pufferschicht 3 vom n-Typ vorgesehen sein.
  • Die Kathodenschicht 26 vom n+-Typ kann über den gesamten Dioden-Bereich 20 angeordnet werden oder kann in einem Teil des Dioden-Bereichs 20 angeordnet werden. Obgleich nicht dargestellt, können die Halbleitervorrichtung 100 und die Halbleitervorrichtung 101 jeweils ferner eine Halbleiterschicht, in der die Kathodenschicht 26 vom n+-Typ und eine Kathodenschicht vom p+-Typ abwechselnd angeordnet sind, als eine Halbleiterschicht aufweisen, die die zweite Hauptoberfläche des Halbleitersubstrats im Dioden-Bereich 20 bildet. Solch eine Struktur wird durch beispielsweise einen Schritt gebildet, bei dem Störstellen vom p-Typ in einen Teil des Bereichs, in dem die Kathodenschicht 26 vom n+-Typ ausgebildet ist, selektiv implantiert werden. Auf die Diode, die eine Halbleiterschicht enthält, in der die Kathodenschicht 26 vom n+-Typ und die Kathodenschicht vom p+-Typ abwechselnd angeordnet sind, wird als Diode mit entspanntem Kathodenfeld (RFC) verwiesen.
  • Das Barrierenmetall 5 ist keine absolute Notwendigkeit. Falls das Barrierenmetall 5 nicht vorgesehen wird, bedeckt die Emitterelektrode 6 nicht nur die Oberseiten der Anodenschicht 25 vom p-Typ, der Kontaktschicht 24 vom p+-Typ und der Elektrode 21a eines Dioden-Grabens, sondern auch die oberen Seitenwände 8a der Gräben 8 und die Seitenwände der Elektroden 21a von Dioden-Gräben. Die Emitterelektrode 6 ist an den oberen Seitenwänden 8a der Gräben 8 in ohmschem Kontakt mit den seitlichen Oberflächen der Anodenschicht 25 vom p-Typ und der Kontaktschicht 24 vom p+-Typ (nicht dargestellt). Der Zwischenschicht-Isolierungsfilm 4 kann auf einem Teil der Elektroden 21a von Dioden-Gräben angeordnet sein. In diesem Fall ist die Emitterelektrode 6 mit den Elektroden 21a von Dioden-Gräben in beliebigen Bereichen auf den Elektroden 21a von Dioden-Gräben elektrisch verbunden.
  • (4) Struktur eines Grenzteilbereichs zwischen einem IGBT-Bereich 10 und einem Dioden-Bereich 20
  • 10 ist eine Schnittansicht, die eine Konfiguration eines Grenzteilbereichs zwischen dem IGBT-Bereich 10 und dem Dioden-Bereich 20 veranschaulicht. 10 ist eine Veranschaulichung eines entlang einem in 1 oder 2 veranschaulichten Liniensegment E-E genommenen Querschnitts.
  • Die auf der Seite der zweiten Hauptoberfläche des IGBT-Bereichs 10 angeordnete Kollektorschicht 16 vom p-Typ erstreckt sich um einen Abstand U1 über die Grenze zwischen dem IGBT-Bereich 10 und dem Dioden-Bereich 20 hinaus in Richtung des Dioden-Bereichs 20. In diesem Fall nehmen im Vergleich mit dem Fall, in dem sich die Kollektorschicht 16 vom p-Typ nicht in Richtung des Dioden-Bereichs 20 fortsetzt, die Abstände zwischen der Kathodenschicht 26 vom n+-Typ und den Gates 11 von Aktiv-Gräben zu. Dies reduziert einen Strom, der von dem Kanal, der den Gates 11 von Aktiv-Gräben benachbart ausgebildet wird, zur Kathodenschicht 26 vom n+-Typ fließt, selbst wenn die Spannung zur Gateansteuerung an die Elektroden 11a von Gate-Gräben während eines Betriebs der Freilaufdioden angelegt wird. Der Abstand U1 kann beispielsweise 100 µm betragen. Jedoch kann je nach der Anwendung der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 der Abstand U1 0 mm betragen oder kann kleiner als 100 µm sein.
  • (5) Struktur eines Abschluss-Bereichs 30
  • 11 ist eine Schnittansicht, die eine Konfiguration eines Grenzteilbereichs zwischen dem IGBT-Bereich 10 und dem Abschluss-Bereich 30 veranschaulicht. 11 ist eine Veranschaulichung eines entlang einem Liniensegment F-F in 1 oder 2 genommenen Querschnitts. 12 ist eine Schnittansicht, die eine Konfiguration eines Grenzteilbereichs zwischen dem Dioden-Bereich 20 und dem Abschluss-Bereich 30 veranschaulicht. 12 ist eine Veranschaulichung eines entlang einem in 1 veranschaulichten Liniensegment G-G genommenen Querschnitts.
  • In dem Abschluss-Bereich 30 weisen die Halbleitervorrichtung 100 und die Halbleitervorrichtung 101 jeweils die Driftschicht 1 vom n--Typ, Abschluss-Wannenschichten 31 vom p-Typ, eine Kanalstoppschicht 32 vom n+-Typ, die Pufferschicht 3 vom n-Typ, eine Abschluss-Kollektorschicht 16a vom p-Typ, den Zwischenschicht-Isolierungsfilm 4, das Barrierenmetall 5, die Emitterelektrode 6, Abschlusselektroden 6a, einen halbisolierenden Film 33, einen Abschluss-Schutzfilm 34 und die Kollektorelektrode 7 auf.
  • Wie die Driftschichten 1 vom n--Typ in dem IGBT-Bereich 10 und dem Dioden-Bereich 20 ist die Driftschicht 1 vom n-Typ im Abschluss-Bereich 30 zwischen den ersten und zweiten Hauptoberflächen des Halbleitersubstrats angeordnet. Jedoch liegt ein Teil der Driftschicht 1 vom n--Typ im Abschluss-Bereich 30 an der ersten Hauptoberfläche als eine Oberflächenschicht des Halbleitersubstrats frei. Die erste Hauptoberfläche im Abschluss-Bereich 30 entspricht den Oberflächen der Driftschicht 1 vom n--Typ, der Abschluss-Wannenschichten 31 vom p-Typ und der Kanalstoppschicht 32 vom n+-Typ. Das heißt, die erste Hauptoberfläche im Abschluss-Bereich 30 entspricht den oberen Oberflächen der Driftschicht 1 vom n--Typ, der Abschluss-Wannenschicht 31 vom p-Typ und der Kanalstoppschicht 32 vom n+-Typ in 11. Die erste Hauptoberfläche im Abschluss-Bereich 30 grenzt an die erste Hauptoberfläche in dem IGBT-Bereich 10 oder dem Dioden-Bereich 20 an. Die zweite Hauptoberfläche im Abschluss-Bereich 30 entspricht der Oberfläche der Abschluss-Kollektorschicht 16a vom p-Typ. Das heißt, die zweite Hauptoberfläche im Abschluss-Bereich 30 entspricht der unteren Oberfläche der Abschluss-Kollektorschicht 16a vom p-Typ in 11. Die zweite Hauptoberfläche im Abschluss-Bereich 30 grenzt an die zweite Hauptoberfläche in dem IGBT-Bereich 10 oder dem Dioden-Bereich 20 an. Wie die Driftschichten 1 vom n--Typ in dem IGBT-Bereich 10 und dem Dioden-Bereich 20 leitet sich die Driftschicht 1 vom n-Typ im Abschluss-Bereich 30 von der Struktur des Substrats ab, bevor jede Struktur auf den Seiten der ersten und zweiten Hauptoberflächen des Halbleitersubstrats ausgebildet wird. Das heißt, die Driftschicht 1 vom n--Typ in dem Abschluss-Bereich 30 ist mit den Driftschichten 1 vom n--Typ in dem IGBT-Bereich 10 und dem Dioden-Bereich 20 durchgehend und integral ausgebildet. Mit anderen Worten sind die Driftschichten 1 vom n-Typ in dem Abschluss-Bereich 30, dem IGBT-Bereich 10 und dem Dioden-Bereich 20 in dem gleichen Halbleitersubstrat ausgebildet.
  • Die Abschluss-Wannenschichten 31 vom p-Typ sind in Bezug auf die Driftschicht 1 vom n--Typ auf der Seite der ersten Hauptoberfläche des Halbleitersubstrats angeordnet. Die Abschluss-Wannenschichten 31 vom p-Typ sind so angeordnet, dass sie in Draufsicht den Zellen-Bereich umgeben. In 1 bilden drei Abschluss-Wannenschichten 31 vom p-Typ in Draufsicht einen Dreifachring und umgeben den Zellen-Bereich. Die drei Abschluss-Wannenschichten 31 vom p-Typ bilden einen FLR. Die Anzahl an Abschluss-Wannenschichten 31 vom p-Typ ist nicht auf drei beschränkt. Die Anzahl an Abschluss-Wannenschichten 31 vom p-Typ wird in Abhängigkeit von der Auslegung der Durchbruchspannung der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 geeignet ausgewählt. Die Abschluss-Wannenschichten 31 vom p-Typ sind Halbleiterschichten, die als Störstellen vom p-Typ zum Beispiel Bor oder Aluminium enthalten. Die Konzentration der Störstellen vom p-Typ ist höher als oder gleich 1,0E+14/cm3 und niedriger als oder gleich 1,0E+19/cm3.
  • Die Kanalstoppschicht 32 vom n+-Typ ist in Bezug auf die Driftschicht 1 vom n--Typ auf der Seite der ersten Hauptoberfläche des Halbleitersubstrats angeordnet. Die Kanalstoppschicht 32 vom n+-Typ ist in Draufsicht außerhalb der Abschluss-Wannenschichten 31 vom p-Typ angeordnet. Die Kanalstoppschicht 32 vom n+-Typ ist so angeordnet, dass sie die Abschluss-Wannenschichten 31 vom p-Typ umgibt.
  • Die Pufferschicht 3 vom n-Typ ist in Bezug auf die Driftschicht 1 vom n--Typ auf der Seite der zweiten Hauptoberfläche des Halbleitersubstrats angeordnet. Die im Abschluss-Bereich 30 angeordnete Pufferschicht 3 vom n-Typ hat die gleiche Konfiguration wie die in dem IGBT-Bereich 10 oder dem Dioden-Bereich 20 angeordnete Pufferschicht 3 vom n-Typ. Die im Abschluss-Bereich 30 angeordnete Pufferschicht 3 vom n-Typ ist mit der in dem IGBT-Bereich 10 oder dem Dioden-Bereich 20 angeordneten Pufferschicht 3 vom n-Typ durchgehend und integral ausgebildet. Die Pufferschicht 3 vom n-Typ und die Driftschicht 1 vom n--Typ kann kombiniert und als eine einzige Driftschicht vom n--Typ definiert werden. Die Pufferschicht 3 vom n-Typ ist keine absolute Notwendigkeit. Die Driftschicht 1 vom n--Typ kann an der Position der Pufferschicht 3 vom n-Typ angeordnet werden.
  • Die Abschluss-Kollektorschicht 16a vom p-Typ ist in Bezug auf die Pufferschicht 3 vom n-Typ auf der Seite der zweiten Hauptoberfläche des Halbleitersubstrats angeordnet. Die Abschluss-Kollektorschicht 16a vom p-Typ hat die gleiche Konfiguration wie die im IGBT-Bereich 10 angeordnete Kollektorschicht 16 vom p-Typ. Die Abschluss-Kollektorschicht 16a vom p-Typ ist mit der im IGBT-Bereich 10 angeordneten Kollektorschicht 16 vom p-Typ durchgehend und integral ausgebildet. Die Abschluss-Kollektorschicht 16a vom p-Typ im Abschluss-Bereich 30 und die Kollektorschicht 16 vom p-Typ im IGBT-Bereich 10 können kombiniert und als eine einzige Kollektorschicht vom p-Typ definiert werden.
  • Wie in 12 veranschaulicht ist, erstreckt sich die Abschluss-Kollektorschicht 16 vom p-Typ um einen Abstand U2 über die Grenze zwischen dem Dioden-Bereich 20 und dem Abschluss-Bereich 30 hinaus in Richtung des Dioden-Bereichs 20. Diese Struktur vergrößert die Abstände zwischen der Kathodenschicht 26 vom n+-Typ und den Abschluss-Wannenschichten 31 vom p-Typ im Vergleich mit der Struktur, in der sich die Abschluss-Kollektorschicht 16a vom p-Typ nicht in Richtung des Dioden-Bereichs 20 fortsetzt. Diese Struktur verhindert, dass die Abschluss-Wannenschichten 31 vom p-Typ als die Anoden der Freilaufdioden fungieren. Der Abstand U2 kann zum Beispiel 100 µm betragen.
  • Der Zwischenschicht-Isolierungsfilm 4 ist auf der ersten Hauptoberfläche des Halbleitersubstrats angeordnet. Der Zwischenschicht-Isolierungsfilm 4weist Kontaktlöcher auf. Die Positionen der Kontaktlöcher entsprechen den Positionen der Abschluss-Wannenschichten 31 vom p-Typ und der Kanalstoppschicht 32 vom n+-Typ. Die Oberflächen der Abschluss-Wannenschichten 31 vom p-Typ oder der Kanalstoppschicht 32 vom n+-Typ sind durch die Kontaktlöcher freigelegt.
  • Das Barrierenmetall 5 ist auf den Abschluss-Wannenschichten 31 vom p-Typ und auf der Kanalstoppschicht 32 vom n+-Typ angeordnet.
  • Die Emitterelektrode 6 ist so angeordnet, dass sie über das Barrierenmetall 5 nahe dem IGBT-Bereich 10 oder dem Dioden-Bereich 20 mit den Abschluss-Wannenschichten 31 vom p-Typ elektrisch verbunden ist. Die Emitterelektrode 6 im Abschluss-Bereich 30 ist mit der Emitterelektrode 6 in dem IGBT-Bereich 10 oder dem Dioden-Bereich 20 durchgehend und integral ausgebildet.
  • Die Abschlusselektroden 6a sind von den Emitterelektroden 6 isoliert und außerhalb der Emitterelektroden 6 angeordnet. Die Abschlusselektroden 6a sind über das Barrierenmetall 5 in den Kontaktlöchern mit den Abschluss-Wannenschichten 31 vom p-Typ und der Kanalstoppschicht 32 vom n+-Typ elektrisch verbunden.
  • Der halbisolierende Film 33 ist so vorgesehen, dass er die Emitterelektroden 6 mit den Abschlusselektroden 6a elektrisch verbindet. Der halbisolierende Film 33 kann zum Beispiel ein halbisolierendes Siliziumnitrid (sin SiN) sein.
  • Der Abschluss-Schutzfilm 34 bedeckt die Emitterelektroden 6, die Abschlusselektroden 6a und den halbisolierenden Film 33. Der Abschluss-Schutzfilm 34 kann aus beispielsweise Polyimid gebildet sein.
  • Die Kollektorelektrode 7 ist auf der Abschluss-Kollektorschicht 16a vom p-Typ, d. h. auf der zweiten Hauptoberfläche des Halbleitersubstrats, angeordnet. Die Kollektorelektrode 7 im Abschluss-Bereich 30 ist mit den Kollektorelektroden 7 in dem IGBT-Bereich 10 und dem Dioden-Bereich 20 durchgehend und integral ausgebildet.
  • (6) Verfahren zum Herstellen einer Halbleitervorrichtung
  • 13 bis 25 sind Veranschaulichungen eines Verfahrens zum Herstellen der Halbleitervorrichtung gemäß der Ausführungsform 1. 13 bis 19 sind Veranschaulichungen eines Schritts zum Ausbilden einer Struktur auf der Seite der ersten Hauptoberfläche der Halbleitervorrichtung. 22 bis 25 sind Veranschaulichungen eines Schritts zum Ausbilden einer Struktur auf der Seite der zweiten Hauptoberfläche der Halbleitervorrichtung. In jeder Zeichnung ist ein Querschnitt des Grenzteilbereichs zwischen dem IGBT-Bereich 10 und dem Dioden-Bereich 20, d. h. ein entlang dem in 1 oder 2 veranschaulichten Liniensegment E-E genommener Querschnitt, veranschaulicht.
  • 13 ist eine Veranschaulichung eines Schritts zum Präparieren eines Halbleitersubstrats. In der Ausführungsform 1 wird ein Wafer vom n-Typ, der Störstellen vom n-Typ enthält, als das Halbleitersubstrat präpariert. In diesem Schritt entspricht das Halbleitersubstrat als Ganzes der Driftschicht 1 vom n--Typ. Die Konzentration der Störstellen vom n-Typ wird in Abhängigkeit von der Spezifikation der Durchbruchspannung der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 geeignet ausgewählt. Wenn beispielsweise die Halbleitervorrichtung eine Spezifikation der Durchbruchspannung von 1200 V aufweist, wird die Konzentration der Störstellen vom n-Typ so eingestellt, dass die Driftschicht 1 vom n--Typ einen spezifischen Widerstand von annähernd 40 bis 120 Ω·cm aufweist. Obgleich der Schritt zum Präparieren eines Wafers vom n-Typ, in dem das Halbleitersubstrat als Ganzes die Driftschicht 1 vom n--Typ ist, in 13 veranschaulicht ist, ist der Schritt zum Präparieren eines Halbleitersubstrats nicht darauf beschränkt. Beispielsweise kann ein Halbleitersubstrat, das die Driftschicht 1 vom n--Typ aufweist, durch einen Schritt, bei dem von der ersten oder zweiten Hauptoberfläche des Halbleitersubstrats aus Ionen von Störstellen vom n-Typ implantiert werden, und einen Schritt, bei dem man die Störstellen vom n-Typ durch eine Wärmebehandlung diffundieren lässt, präpariert werden. Man beachte, dass das Halbleitersubstrat ein mittels des FZ-Verfahrens hergestellter, sogenannter Floating-Zone-(FZ-)Wafer sein kann oder ein mittels des MCZ-Verfahrens hergestellter Czochralski-Wafer mit angelegtem Magnetfeld (MCZ) sein kann. Als eine weitere Alternative kann das Halbleitersubstrat ein durch Sublimation oder chemische Gasphasenabscheidung (CVD) hergestellter Wafer sein.
  • Je nach der Konfiguration der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 werden in dem Halbleitersubstrat vorher IGBT-Bereiche 10, wo IGBT-Zellen angeordnet werden, und Dioden-Bereiche 20, wo Dioden-Zellen angeordnet werden, definiert. Obgleich in 13 nicht veranschaulicht, wird der Abschluss-Bereich 30, wo eine eine Durchbruchspannung haltende Struktur ausgebildet wird, um die IGBT-Bereiche 10 und die Dioden-Bereiche 20 vorher definiert. Die folgende Beschreibung wird prinzipiell für ein Verfahren zum Herstellen jeder Struktur in den IGBT-Bereichen 10 und in den Dioden-Bereichen 20 gegeben.
  • 14 ist eine Veranschaulichung eines Schritts zum Ausbilden der Ladungsträgerspeicherschicht 2 vom n-Typ, der Basisschicht 15 vom p-Typ und der Anodenschicht 25 vom p-Typ. Störstellen vom n-Typ zum Ausbilden der Ladungsträgerspeicherschicht 2 vom n-Typ werden von der Seite der ersten Hauptoberfläche des Halbleitersubstrats aus in die Oberflächenschicht der Driftschicht 1 vom n--Typ implantiert. Die Störstellen vom n-Typ sind beispielsweise Phosphor. Störstellen vom p-Typ zum Ausbilden der Basisschicht 15 vom p-Typ und der Anodenschicht 25 vom p-Typ werden in die erste Hauptoberfläche des Halbleitersubstrats implantiert. Die Störstellen vom p-Typ sind zum Beispiel Bor. Nach der Ionenimplantation wird eine Wärmebehandlung durchgeführt. Die Störstellen vom n-Typ und die Störstellen vom p-Typ lässt man durch die Wärmebehandlung diffundieren, und danach sind die Ladungsträgerspeicherschicht 2 vom n-Typ, die Basisschicht 15 vom p-Typ und die Anodenschicht 25 vom p-Typ ausgebildet.
  • Zu der Zeit der oben beschriebenen Ionenimplantation ist eine Maske mit Öffnungen in vorbestimmten Bereichen auf der ersten Hauptoberfläche des Halbleitersubstrats ausgebildet. Die Störstellen vom n-Typ und die Störstellen vom p-Typ werden in den Öffnungen der Maske entsprechende Bereiche implantiert. Die Maske wird gebildet durch einen Schritt, bei dem ein Resist auf der ersten Hauptoberfläche des Halbleitersubstrats beschichtet wird, und einen Schritt, bei dem Öffnungen in vorbestimmten Bereichen des Resists mittels Fotolithografie gebildet werden. Im Folgenden wird auf diese Prozessierung zum Ausbilden einer Maske mit Öffnungen in vorbestimmten Bereichen hierin als Maskenprozessierung verwiesen. Die Störstellen vom n-Typ und die Störstellen vom p-Typ werden durch die Maskenprozessierung in vorbestimmte Bereiche implantiert. Infolgedessen werden die Ladungsträgerspeicherschicht 2 vom n-Typ, die Basisschicht 15 vom p-Typ und die Anodenschicht 25 vom p-Typ in der Ebene der ersten Hauptoberfläche des Halbleitersubstrats selektiv ausgebildet.
  • Falls die Basisschicht 15 vom p-Typ und die Anodenschicht 25 vom p-Typ die gleiche Konfiguration aufweisen, d. h. die Basisschicht 15 vom p-Typ und die Anodenschicht 25 vom p-Typ die gleiche Tiefe und die gleiche Konzentration von Störstellen vom p-Typ aufweisen, werden die Störstellen vom p-Typ gleichzeitig implantiert. Falls auf der anderen Seite die Basisschicht 15 vom p-Typ und die Anodenschicht 25 vom p-Typ unterschiedliche Konfigurationen aufweisen, d. h. die Basisschicht 15 vom p-Typ und die Anodenschicht 25 vom p-Typ unterschiedliche Tiefen oder unterschiedliche Konzentrationen von Störstellen vom p-Typ aufweisen, werden Störstellen vom p-Typ zum Ausbilden der Basisschicht 15 vom p-Typ und Störstellen vom p-Typ zum Ausbilden der Anodenschicht 25 vom p-Typ durch die Maskenprozessierung separat implantiert. Beispielsweise werden die Störstellen vom p-Typ zum Ausbilden der Basisschicht 15 vom p-Typ durch in den IGBT-Bereichen 10 ausgebildete Öffnungen implantiert. Die Störstellen vom p-Typ zum Ausbilden der Anodenschicht 25 vom p-Typ werden durch in den Dioden-Bereichen 20 ausgebildete Öffnungen implantiert.
  • Obgleich nicht veranschaulicht, kann der Schritt zum Ausbilden eines FLR, der eine Abschluss-Wannenschicht 31 vom p-Typ als eine eine Durchbruchspannung haltende Struktur im Abschluss-Bereich 30 aufweist, durchgeführt werden, bevor die IGBT-Bereiche 10 und die Dioden-Bereiche 20 prozessiert werden, oder kann gleichzeitig mit der Ionenimplantation von Störstellen vom p-Typ in die IGBT-Bereiche 10 oder die Dioden-Bereiche 20 durchgeführt werden. Falls beispielsweise die Abschluss-Wannenschicht 31 vom p-Typ im Abschluss-Bereich 30 die gleiche Konfiguration wie die Anodenschicht 25 vom p-Typ aufweist, können Störstellen vom p-Typ zum Ausbilden der Abschluss-Wannenschicht 31 vom p-Typ und Störstellen vom p-Typ zum Ausbilden der Anodenschicht 25 vom p-Typ gleichzeitig implantiert werden. Dementsprechend werden die Abschluss-Wannenschicht 31 vom p-Typ und die Anodenschicht 25 vom p-Typ in der gleichen Tiefe mit der gleichen Konzentration von Störstellen vom p-Typ ausgebildet. Falls die Abschluss-Wannenschicht 31 vom p-Typ und die Anodenschicht 25 vom p-Typ unterschiedliche Tiefen oder unterschiedliche Konzentrationen von Störstellen vom p-Typ aufweisen, werden die Störstellen vom p-Typ zum Ausbilden der Abschluss-Wannenschicht 31 vom p-Typ und die Störstellen vom p-Typ zum Ausbilden der Anodenschicht 25 vom p-Typ durch die Maskenprozessierung separat implantiert. Selbst wenn die Abschluss-Wannenschicht 31 vom p-Typ und die Anodenschicht 25 vom p-Typ unterschiedliche Konfigurationen aufweisen, können alternativ dazu die Störstellen vom p-Typ zum Ausbilden der Abschluss-Wannenschicht 31 vom p-Typ und die Störstellen vom p-Typ zum Ausbilden der Anodenschicht 25 vom p-Typ gleichzeitig implantiert werden. In diesem Fall wird jedoch eine Maschen- bzw. Gitterform in einer Öffnung der Maske in dem Bereich, wo die Abschluss-Wannenschicht 31 vom p-Typ ausgebildet wird, und/oder dem Bereich, wo die Anodenschicht 25 vom p-Typ ausgebildet wird, gebildet. Diese Gitterform reduziert das Öffnungsverhältnis und erlaubt eine Steuerung der Menge an in das Halbleitersubstrat implantierten Störstellen vom p-Typ. Obgleich der Zusammenhang bei der Ausbildung der Abschluss-Wannenschicht 31 vom p-Typ und der Anodenschicht 25 vom p-Typ oben beschrieben wurde, gilt das Gleiche auch für den Zusammenhang bei der Ausbildung der Abschluss-Wannenschicht 31 vom p-Typ und der Basisschicht 15 vom p-Typ. Darüber hinaus können die Störstellen vom p-Typ zum Ausbilden der Abschluss-Wannenschicht 31 vom p-Typ, die Störstellen vom p-Typ zum Ausbilden der Basisschicht 15 vom p-Typ und die Störstellen vom p-Typ zum Ausbilden der Anodenschicht 25 vom p-Typ gleichzeitig implantiert werden. Die Ladungsträgerspeicherschicht 2 vom n-Typ und die Basisschicht 15 vom p-Typ werden in den IGBT-Bereichen 10 ausgebildet und sind in dem Abschluss-Bereich 30 mit der Abschluss-Wannenschicht 31 vom p-Typ verbunden. Die Ladungsträgerspeicherschicht 2 vom n-Typ und die Anodenschicht 25 vom p-Typ werden in den Dioden-Bereichen 20 ausgebildet und sind im Abschluss-Bereich 30 mit der Abschluss-Wannenschicht 31 vom p-Typ verbunden.
  • 15 ist eine Veranschaulichung eines Schritts zum Ausbilden der Sourceschicht 13 vom n+-Typ, der Kontaktschicht 14 vom p+-Typ und der Kontaktschicht 24 vom p+-Typ. Störstellen vom n-Typ zum Ausbilden der Sourceschicht 13 vom n+-Typ werden von der Seite der ersten Hauptoberfläche des Halbleitersubstrats aus in die Oberflächenschicht der Basisschicht 15 vom p-Typ implantiert. Die Störstellen vom n-Typ sind zum Beispiel Arsen oder Phosphor. Zu dieser Zeit sind die Öffnungen der Maske so angeordnet, dass die Störstellen vom n-Typ nur in vorbestimmte Bereiche der IGBT-Bereiche 10 implantiert werden. Durch die Maskenprozessierung wird die Sourceschicht 13 vom n+-Typ in der Oberflächenschicht der Basisschicht 15 vom p-Typ in den IGBT-Bereichen 10 selektiv ausgebildet.
  • Ähnlich werden Störstellen vom p-Typ zum Ausbilden der Kontaktschicht 14 vom p+-Typ und Störstellen vom p-Typ zum Ausbilden der Kontaktschicht 24 vom p+-Typ von der Seite der ersten Hauptoberfläche des Halbleitersubstrats aus implantiert. Die Störstellen vom p-Typ sind zum Beispiel Bor oder Aluminium. Zu dieser Zeit sind die Öffnungen der Maske so angeordnet, dass die Störstellen vom p-Typ nur in vorbestimmte Bereiche der IGBT-Bereiche 10 und der Dioden-Bereiche 20 implantiert werden. Durch diese Maskenprozessierung werden die Kontaktschicht 14 vom p+-Typ und die Kontaktschicht 24 vom p+-Typ in der Oberflächenschicht der Basisschicht 15 vom p-Typ in den IGBT-Bereichen 10 bzw. den Dioden-Bereichen 20 selektiv ausgebildet.
  • 16 ist eine Veranschaulichung eines Schritts zum Ausbilden von Gräben 8. Die Gräben 8 werden mittels eines Schritts, bei dem ein Material für eine Hartmaske auf der ersten Hauptoberfläche des Halbleitersubstrats abgeschieden wird, eines Schritts, bei dem eine Hartmaske mit Öffnungen in den Gräben 8 entsprechenden Teilbereichen mittels Fotolithografie gebildet wird, und eines Schritts, bei dem das Halbleitersubstrat über die Hartmaske geätzt wird, gebildet. Die Hartmaske ist beispielsweise ein dünner Film wie etwa SiO2.
  • Die Gräben 8 in den IGBT-Bereichen 10 erstrecken sich von der ersten Hauptoberfläche des Halbleitersubstrats durch die Basisschicht 15 vom p-Typ und die Ladungsträgerspeicherschicht 2 vom n-Typ zur Driftschicht 1 vom n--Typ. Einige der in den IGBT-Bereichen 10 ausgebildeten Gräben 8 gehen auch durch die Sourceschicht 13 vom n+-Typ hindurch, und einige andere der Gräben 8 gehen auch durch die Kontaktschicht 14 vom p+-Typ hindurch. Die Gräben 8 in den Dioden-Bereichen 20 erstrecken sich von der ersten Hauptoberfläche des Halbleitersubstrats durch die Anodenschicht 25 vom p-Typ und die Ladungsträgerspeicherschicht 2 vom n-Typ zur Driftschicht 1 vom n--Typ. In den Bereichen, in denen die Kontaktschicht 24 vom p+-Typ als eine Oberflächenschicht des Halbleitersubstrats angeordnet ist, gehen die Gräben 8 auch durch die Kontaktschicht 24 vom p+-Typ hindurch.
  • In 16 weisen die Gräben 8 in den IGBT-Bereichen 10 den gleichen Pitch bzw. Abstand von Mitte zu Mitte wie die Gräben 8 in den Dioden-Bereichen 20 auf. Alternativ dazu kann sich der Abstand von Mitte zu Mitte der Gräben 8 in den IGBT-Bereichen 10 vom Abstand von Mitte zu Mitte der Gräben 8 in den Dioden-Bereichen 20 unterscheiden. Die Abstände von Mitte zu Mitte der Gräben 8 können je nach der Maskenstruktur in der Maskenprozessierung geeignet geändert werden.
  • 17 ist eine Veranschaulichung eines Schritts zum Ausbilden eines Oxidfilms 9. Das Halbleitersubstrat wird in einer Sauerstoff enthaltenden Atmosphäre erhitzt. Dementsprechend wird der Oxidfilm 9 auf den Innenwänden der Gräben 8 und auf der ersten Hauptoberfläche des Halbleitersubstrats ausgebildet. In den IGBT-Bereichen 10 entspricht der Oxidfilm 9, der auf den Innenwänden der Gräben 8 ausgebildet ist, die durch die Sourceschicht 13 vom n+-Typ hindurchgehen, dem Isolierungsfilm 11b eines Gate-Grabens. Ähnlich entspricht in den IGBT-Bereichen 10 der Oxidfilm 9, der auf den Innenwänden der Gräben 8 ausgebildet wird, die durch die Kontaktschicht 14 vom p+-Typ hindurchgehen, dem Isolierungsfilm 12b eines Dummy-Grabens. Man beachte, dass der auf der ersten Hauptoberfläche des Halbleitersubstrats ausgebildete Oxidfilm 9 in einem nachfolgenden Schritt entfernt wird.
  • 18 ist eine Veranschaulichung eines Schritts zum Ausbilden der Elektroden 11a von Gate-Gräben, der Elektroden 12a von Dummy-Gräben und der Elektroden 21a von Dioden-Gräben. Mit Störstellen vom n- oder p-Typ dotiertes Polysilizium wird im Innern der Gräben 8 durch beispielsweise chemische Gasphasenabscheidung (CVD) abgeschieden. Infolgedessen werden die Elektroden 11a von Gate-Gräben über den Isolierungsfilm 11b eines Gate-Grabens im Inneren der Gräben 8 ausgebildet, werden die Elektroden 12a von Dummy-Gräben über den Isolierungsfilm 12b eines Dummy-Grabens im Innern der Gräben 8 ausgebildet und werden die Elektroden 21a von Dioden-Gräben über den Isolierungsfilm 21b von Dioden-Gräben im Inneren der Gräben 8 ausgebildet.
  • 19 ist eine Veranschaulichung eines Schritts zum Ausbilden des Isoliermaterialfilms 4a. Der Isoliermaterialfilm 4a wird auf der ersten Hauptoberfläche des Halbleitersubstrats ausgebildet. Der Isoliermaterialfilm 4a enthält zum Beispiel SiO2.
  • 20 ist eine Veranschaulichung eines Schritts zum Ausbilden von Kontaktlöchern in den IGBT-Bereichen 10. Nachdem der Isoliermaterialfilm 4a einer Maskenprozessierung unterzogen ist, werden der Isoliermaterialfilm 4a und der Oxidfilm 9 geätzt. Die Ätzung kann beispielsweise eine Trockenätzung sein. Die Trockenätzung kann in einer Fluorkohlenstoff enthaltenden Gasatmosphäre durchgeführt werden. Beispiele des Gases umfassen C5F8, C4F8, CHF3, CF4, C4F6, C3F8 und C2F6. Die Kontaktlöcher werden an Positionen ausgebildet, die den Positionen der Sourceschicht 13 vom n+-Typ, der Kontaktschicht 14 vom p+-Typ und den Gates 12 von Dummy-Gräben im IGBT-Bereich 10 entsprechen und werden nicht in den Dioden-Bereichen 20 ausgebildet. Durch diesen Schritt werden die Sourceschicht 13 vom n+-Typ, die Kontaktschicht 14 vom p+-Typ und die Elektrode 12a eines Dummy-Grabens freigelegt. Der Isoliermaterialfilm 4a verbleibt auf den mit der Maske bedeckten Bereichen, d. h. auf den Gates 11 von Aktiv-Gräben in den IGBT-Bereichen 10, und bildet den Zwischenschicht-Isolierungsfilm 4.
  • 21 ist eine Veranschaulichung eines Schritts zum Ausbilden von Kontaktlöchern in den Dioden-Bereichen 20. Genauer gesagt ist 21 eine Veranschaulichung eines Schritts zum Freilegen der oberen Seitenwände 8a der Gräben 8 in den Dioden-Bereichen 20. Nachdem der Isoliermaterialfilm 4a einer Maskenprozessierung unterzogen ist, werden der Isoliermaterialfilm 4a und der Oxidfilm 9 geätzt. Zu dieser Zeit ist die gesamte Oberfläche des IGBT-Bereichs 10, in der der Zwischenschicht-Isolierungsfilm 4 schon ausgebildet wurde, mit einer Maske bedeckt Diese Ätzung kann zum Beispiel eine Trockenätzung sein. Die Trockenätzung wird in einer Fluorkohlenstoff enthaltenden Gasatmosphäre durchgeführt. Die Kontaktlöcher werden an den Positionen der Kontaktschicht 24 vom p+-Typ und der Gates 21 von Dioden-Gräben ausgebildet.
  • Während der Ätzung des Isoliermaterialfilms 4a in den Dioden-Bereichen 20 wird auch ein oberer Teilbereich des Isolierungsfilms 21b eines Dioden-Grabens auf den Gates 12 von Dummy-Gräben, die nicht mit der Maske bedeckt sind, geätzt. Infolgedessen werden die oberen Seitenwände 8a der Gräben 8 freigelegt. Auch wird ein Zwischenraum zwischen den oberen Seitenwänden 8a der Gräben 8 und der Elektrode 21a eines Dioden-Grabens ausgebildet. Der Isolierungsfilm 21b eines Dioden-Grabens verbleibt auf den unteren Seitenwänden 8b und Böden 8c der Gräben 8.
  • 22 ist eine Veranschaulichung zum Ausbilden des Barrierenmetalls 5 und der Emitterelektrode 6. Das Barrierenmetall 5 wird auf der ersten Hauptoberfläche des Halbleitersubstrats und auf dem Zwischenschicht-Isolierungsfilm 4 ausgebildet. Das Barrierenmetall 5 wird ebenfalls in dem Zwischenraum zwischen den oberen Seitenwänden 8a der Gräben 8 und der Elektrode 21a eines Dioden-Grabens abgeschieden. Das Barrierenmetall 5 kann beispielsweise ein Titan enthaltendes Metall wie etwa Ti, TiN oder TiSi sein. Das Barrierenmetall 5 wird durch physikalische Gasphasenabscheidung (PVD) oder CVD gebildet. Das Barrierenmetall 5 ist in Kontakt mit den seitlichen Oberflächen der Anodenschicht 25 vom p-Typ und der Kontaktschicht 24 vom p+-Typ, die an den oberen Seitenwänden 8a der Gräben 8 freiliegen. Das Barrierenmetall 5 ist auch in Kontakt mit den oberen Oberflächen und seitlichen Oberflächen der Gates 21a von Dioden-Gräben.
  • Außerdem wird die Emitterelektrode 6 auf dem Barrierenmetall 5 gebildet. Die Emitterelektrode 6 enthält beispielsweise eine Aluminium-Silizium-Legierung (AI-Si-basierte Legierung). Die Emitterelektrode 6 wird durch Sputtern oder PVD wie etwa Gasphasenabscheidung ausgebildet. Alternativ dazu kann eine Nickel-Legierung (Ni-basierte Legierung) durch stromlose Plattierung oder Elektroplattierung auf die Aluminium-Silizium-Legierung als die Emitterelektrode 6 ausgebildet werden. Die Plattierungsverfahren erlauben eine einfache Ausbildung eines dicken Metallfilms. Da die dickere Emitterelektrode 6 eine höhere Wärmekapazität aufweist, verbessert sich die Wärmebeständigkeit der Emitterelektrode 6. Man beachte, dass in dem Fall, in dem ferner eine Nickel-Legierung auf der Aluminium-Silizium-Legierung durch Plattierungsbearbeitung gebildet wird, die Plattierungsbearbeitung durchgeführt werden kann, nachdem die Seite der zweiten Hauptoberfläche des Halbleitersubstrats prozessiert ist.
  • 23 ist eine Veranschaulichung eines Schritts zum Reduzieren der Dicke des Halbleitersubstrats. Die zweite Hauptoberfläche des Halbleitersubstrats wird geschliffen, um so die Dicke des Halbleitersubstrats entsprechend dem Design der Halbleitervorrichtung auf eine vorbestimmte Dicke zu reduzieren. Die Dicke des Halbleitersubstrats nach einem Schleifen ist zum Beispiel größer als oder gleich 80 µm und geringer als oder gleich 200 µm.
  • 24 ist eine Veranschaulichung eines Schritts zum Ausbilden der Pufferschicht 3 vom n-Typ und der Kollektorschicht 16 vom p-Typ. Störstellen vom n-Typ zum Ausbilden der Pufferschicht 3 vom n-Typ werden von der Seite der zweiten Hauptoberfläche des Halbleitersubstrats aus in die Oberflächenschicht der Driftschicht 1 vom n--Typ implantiert. Als die Störstellen vom n-Typ können zum Beispiel Phosphor oder Protonen implantiert werden. Alternativ dazu können beispielsweise sowohl Phosphor als auch Protonen implantiert werden.
  • Protonen werden von der zweiten Hauptoberfläche des Halbleitersubstrats aus mit einer verhältnismäßig niedrigen Beschleunigungsenergie bis zu einer tiefen Position implantiert. Die Implantationstiefe eines Protons wird durch Ändern der Beschleunigungsenergie verhältnismäßig einfach gesteuert. Falls Protonen mehrere Male implantiert werden, während die Beschleunigungsenergie geändert wird, weist somit die auszubildende Pufferschicht 3 vom n-Typ eine größere Breite in der Dickenrichtung des Halbleitersubstrats als eine Phosphor enthaltende Pufferschicht 3 vom n-Typ auf.
  • Phosphor, das als Störstellen vom n-Typ dient, weist ein höheres Aktivierungsverhältnis als Protonen auf. Falls die Pufferschicht 3 vom n-Typ Phosphor enthält, ist es möglich, das Auftreten eines Punch-Through bzw. Durchgriffs aufgrund einer Ausdehnung einer Verarmungsschicht zuverlässiger zu reduzieren, selbst wenn das Halbleitersubstrat eine reduzierte Dicke hat. Um die Dicke des Halbleitersubstrats weiter zu reduzieren, enthält die Pufferschicht 3 vom n-Typ vorzugsweise sowohl Protonen als auch Phosphor. In diesen Fall werden Protonen tiefer als Phosphor von der zweiten Hauptoberfläche des Halbleitersubstrats aus implantiert.
  • Darüber hinaus werden Störstellen vom p-Typ zum Ausbilden der Kollektorschicht 16 vom p-Typ von der Seite der zweiten Hauptoberfläche des Halbleitersubstrats aus implantiert. Die Störstellen vom p-Typ können zum Beispiel Bor sein. Nach der Ionenimplantation wird die zweite Hauptoberfläche des Halbleitersubstrats mit einen Laser bestrahlt. Dieses Laser-Ausheilen aktiviert das implantierte Bor und bildet die Kollektorschicht 16 vom p-Typ aus.
  • Während dieses Laser-Ausheilens wird auch gleichzeitig Phosphor aktiviert, das in eine verhältnismäßig flache Position in der Pufferschicht 3 vom n-Typ von der zweiten Hauptoberfläche des Halbleitersubstrats aus implantiert wurde. Auf der anderen Seite werden Protonen bei einer verhältnismäßig niedrigen Ausheiltemperatur von annähernd 380°C bis 420°C aktiviert. Somit ist es nach der Protonenimplantation vorzuziehen, dass das Halbleitersubstrat in Schritten, mit Ausnahme des Protonenaktivierungsschritts, nicht auf eine Temperatur erhitzt wird, die höher als der Bereich der Temperaturen von 380°C bis 420°C ist. Dieses Laser-Ausheilen erhitzt nur die Umgebung der zweiten Hauptoberfläche auf eine hohe Temperatur. Somit ist ein Laser-Ausheilen beim Aktivieren von Störstellen vom n- oder p-Typ nach der Protonenimplantation effektiv.
  • Die Pufferschicht 3 vom n-Typ kann in den IGBT-Bereichen 10, den Dioden-Bereichen 20 und dem Abschluss-Bereich 30 ausgebildet werden oder kann nur in den IGBT-Bereichen 10 oder in den Dioden-Bereichen 20 ausgebildet werden. Die Kollektorschicht 16 vom p-Typ wird auch im Abschluss-Bereich 30 ausbildet. Hier entspricht die Kollektorschicht 16 vom p-Typ im Abschluss-Bereich 30 der Abschluss-Kollektorschicht 16a vom p-Typ.
  • 25 ist eine Veranschaulichung eines Schritts zum Ausbilden der Kathodenschicht 26 vom n+-Typ. Störstellen vom n-Typ zum Ausbilden der Kathodenschicht 26 vom n+-Typ werden in den Dioden-Bereichen 20 in die zweite Hauptoberfläche des Halbleitersubstrats implantiert. Die Störstellen vom n-Typ können zum Beispiel Phosphor sein. Die Störstellen vom n-Typ werden durch eine Maskenprozessierung selektiv so implantiert, dass die Grenze zwischen der Kollektorschicht 16 vom p-Typ und der Kathodenschicht 26 vom n+-Typ an einer Position liegt, die um den Abstand U1 in Richtung der Dioden-Bereiche 20 von der Grenze zwischen den IGBT-Bereichen 10 und den Dioden-Bereichen 20 beabstandet ist.
  • Die Menge der Störstellen vom n-Typ zum Ausbilden der Kathodenschicht 26 vom n+-Typ ist größer als die Menge der in der Kollektorschicht 16 vom p-Typ enthaltenen Störstellen vom p-Typ. Die Störstellen vom n-Typ zum Ausbilden der Kathodenschicht 26 vom n+-Typ werden in einen Bereich implantiert, in dem die Kollektorschicht 16 vom p-Typ ausgebildet wurde. Das heißt, die Implantation der Störstellen vom n-Typ muss den Halbleiter vom p-Typ in einen Halbleiter vom n-Typ ändern. Somit werden Störstellen vom n-Typ so implantiert, dass die Konzentration von Störstellen vom n-Typ in dem gesamten Bereich, in dem die Kathodenschicht 26 vom n+-Typ ausgebildet wird, höher ist als die Konzentration von Störstellen vom p-Typ.
  • Obgleich das Beispiel, in dem die Kollektorschicht 16 vom p-Typ und die Kathodenschicht 26 vom n+-Typ von der zweiten Hauptoberfläche aus die gleiche Tiefe aufweisen, in 25 veranschaulicht ist, ist die Tiefenbeziehung zwischen der Kollektorschicht 16 vom p-Typ und der Kathodenschicht 26 vom n+-Typ nicht darauf beschränkt. Die Kathodenschicht 26 vom n+-Typ kann eine größere Tiefe als die Kollektorschicht 16 vom p-Typ aufweisen.
  • 26 ist eine Veranschaulichung eines Schritts zum Ausbilden der Kollektorelektrode 7. Die Kollektorelektrode 7 wird auf der zweiten Hauptoberfläche in den IGBT-Bereichen 10, den Dioden-Bereichen 20 und dem Abschluss-Bereich 30 ausgebildet. Die Kollektorelektrode 7 kann auf der gesamten zweiten Hauptoberfläche des Halbleitersubstrats ausgebildet werden.
  • Die Kollektorelektrode 7 enthält zum Beispiel eine Aluminium-Silizium-Legierung und Titan. Die Kollektorelektrode 7 wird durch Sputtern oder PVD wie etwa eine Gasphasenabscheidung gebildet. Die Kollektorelektrode 7 kann auch eine Struktur aufweisen, in der eine Vielzahl von Metallschichten, wie etwa eine Aluminium-Silizium-Legierung, Titan, Nickel und Gold, laminiert ist. Alternativ dazu kann ferner durch stromlose Plattierung oder Elektroplattierung ein Metallfilm als die Kollektorelektrode 7 auf einem mittels PVD gebildeten anderen Metallfilm ausgebildet werden.
  • In der Ausführungsform 1 wird eine Vielzahl von Halbleitervorrichtungen 100 oder eine Vielzahl von Halbleitervorrichtungen 101 auf einem einzigen Halbleitersubstrat durch die oben beschriebenen Herstellungsschritte in einer Matrix hergestellt. Die Halbleitervorrichtungen werden durch Laser-Zerteilen oder Zerteilen mit einem Messer in einzelne Stücke geschnitten. Dementsprechend wird die Halbleitervorrichtung 100 oder die Halbleitervorrichtung 101 fertiggestellt.
  • (7) Funktion der oberen Seitenwände der Gräben
  • 27 ist eine Veranschaulichung einer Beziehung zwischen einem Durchlassspannungsabfall (VF) der Dioden und der Position des oberen Endes 21c des Isolierungsfilms 21b eines Dioden-Grabens. Das heißt, 27 ist eine Veranschaulichung zwischen dem Durchlassspannungsabfall (VF) und der Tiefe von der ersten Hauptoberfläche des Halbleitersubstrats bis zum oberen Ende 21c des Isolierungsfilms 21b eines Dioden-Grabens. Der Vorwärtsspannungsabfall (VF) ist mittels eines normierten Werts angegeben.
  • 28 ist eine Veranschaulichung einer Beziehung zwischen einem Erholungsstrom (Irr) und der Position des oberen Endes 21c des Isolierungsfilms 21b eines Dioden-Grabens. Das heißt, 28 ist eine Veranschaulichung der Beziehung zwischen dem Erholungsstrom (Irr) und der Tiefe D. Der Erholungsstrom (Irr) ist mittels eines normierten Werts angegeben.
  • 29 ist eine Veranschaulichung einer Beziehung zwischen einem Erholungsverlust (Err) und der Position des oberen Endes 21c des Isolierungsfilms 21b eines Dioden-Grabens. Das heißt, 29 ist eine Veranschaulichung der Beziehung zwischen dem Erholungsverlust (Err) und der Tiefe D. Der Erholungsverlust (Err) ist mittels eines normierten Werts angegeben.
  • Mit zunehmender Tiefe D nimmt der Durchlassspannungsabfall (VF) zu und nehmen der Erholungsstrom (Irr) und der Erholungsverlust (Err) ab. Beispielsweise ist der Durchlassspannungsabfall (VF), wenn D = 0,5 µm gilt, um 6% größer als der Durchlassspannungsabfall (VF), wenn D = 0 µm gilt. Auf der anderen Seite nehmen der Erholungsstrom (Irr) und der Erholungsverlust (Err) um 19% ab. Wenn D ≥ 0,5 µm gilt, nehmen der Erholungsstrom (Irr) und der Erholungsverlust (Err) ab.
  • Zusammengefasst weist die Halbleitervorrichtung gemäß der Ausführungsform 1 ein Halbleitersubstrat, eine erste Halbleiterschicht eines ersten Leitfähigkeitstyps, eine zweite Halbleiterschicht eines zweiten Leitfähigkeitstyps, die Gates 21 von Dioden-Gräben und eine Elektrodenschicht auf. In der Ausführungsform 1 entspricht die erste Halbleiterschicht des ersten Leitfähigkeitstyps der Anodenschicht 25 vom p-Typ, und die zweite Halbleiterschicht des zweiten Leitfähigkeitstyps entspricht der Halbleiterschicht vom n-Typ, die die Ladungsträgerspeicherschicht 2 vom n-Typ und die Driftschicht 1 vom n--Typ umfasst. Die Elektrodenschicht gemäß der Ausführungsform 1 entspricht dem Barrierenmetall 5. Die Anodenschicht 25 vom p-Typ ist als eine Oberflächenschicht auf der Seite der ersten Hauptoberfläche des Halbleitersubstrats angeordnet. Die Ladungsträgerspeicherschicht 2 vom n-Typ und die Driftschicht 1 vom n--Typ sind unter der Anodenschicht 25 vom p-Typ angeordnet. Die Gates 21 von Dioden-Gräben weisen den Isolierungsfilm 21b eines Dioden-Grabens und die Elektroden 21a von Dioden-Gräben auf. Der Isolierungsfilm 21b eines Dioden-Grabens ist auf den Innenwänden der Gräben 8 ausgebildet, die sich von der ersten Hauptoberfläche des Halbleitersubstrats durch die Anodenschicht 25 vom p-Typ zur Halbleiterschicht vom n-Typ (Driftschicht 1 vom n--Typ) erstrecken. Die Elektroden 21a von Dioden-Gräben sind im Inneren der Gräben 8 angeordnet. Das Barrierenmetall 5 bedeckt die Oberflächenschicht des Halbleitersubstrats. Der Isolierungsfilm 21b ist an den Innenwänden der Gräben 8 entlang den Böden 8c und den unteren Seitenwänden 8b ausgebildet, die unterhalb der oberen Seitenwände 8a gelegen sind, die auf den Seiten der oberen Enden der Gräben 8 gelegen sind. Das Barrierenmetall 5 bedeckt ferner die oberen Seitenwände 8a der Gräben 8. Die Anodenschicht 25 vom p-Typ ist an den oberen Seitenwänden 8a der Gräben 8 in Kontakt mit dem Barrierenmetall 5. Die Elektrodenschicht kann anstelle des Barrierenmetalls 5 die Emitterelektrode 6 sein. Die Elektrodenschicht ist nicht auf das Barrierenmetall 5 und die Emitterelektrode 6 beschränkt und dient als Metallschicht, die mit der Anodenschicht 25 vom p-Typ an den oberen Seitenwänden 8a in ohmschem Kontakt ist.
  • Diese Konfiguration vergrößert den Kontaktbereich zwischen der Anodenschicht 25 vom p-Typ und dem Barrierenmetall 5 und erhöht dementsprechend die Anzahl an Ladungsträgern, die in die Emitterelektrode 6 fließen. Dies verringert die Ladungsträgerdichte in der Umgebung der Anodenschicht 25 vom p-Typ und unterdrückt IE-Effekte. Infolgedessen nehmen der Erholungsstrom (Irr) und der Erholungsverlust (Err) ab. Selbst in Hochgeschwindigkeitsanwendungen, die den Schwerpunkt auf den Schaltverlust von Transistoren legen, nimmt der Leistungsverlust, d. h. der Energieverlust, ab. Obgleich in der Ausführungsform 1 das Beispiel beschrieben ist, in dem der erste Leitfähigkeitstyp ein p-Typ ist und der zweite Leitfähigkeitstyp ein n-Typ ist, kann der erste Leitfähigkeitstyp ein n-Typ sein und kann der zweite Leitfähigkeitstyp ein p-Typ sein. In diesem Fall wird die erste Halbleiterschicht des ersten Leitfähigkeitstyps eine Kathodenschicht vom n-Typ.
  • In der Ausführungsform 1 ist die Tiefe D von der ersten Hauptoberfläche des Halbleitersubstrats zum oberen Ende 21c des Isolierungsfilms 21b eines Dioden-Grabens größer als oder gleich 0,5 µm.
  • Diese Konfiguration verringert weiter die Ladungsträgerdichte in der Umgebung der Anodenschicht 25 vom p-Typ. Dementsprechend zeigt sich der Effekt einer Reduzierung des Erholungsstroms (Irr) deutlich.
  • In der Ausführungsform 1 wird das Barrierenmetall 5 mittels CVD gebildet.
  • In diesem Herstellungsverfahren wird das Barrierenmetall 5 vorteilhafterweise in dem Zwischenraum zwischen den oberen Seitenwänden 8a der Gräben 8 und den Elektroden 21a von Dioden-Gräben eingebettet.
  • Variation 1 der Ausführungsform 1
  • 30 ist eine Veranschaulichung eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einer Variation 1 der Ausführungsform 1 und konkret eines Schritts zum Freilegen der oberen Seitenwände 8a der Gräben 8.
  • Wenn der Isoliermaterialfilm 4a des Zwischenschicht-Isolierungsfilms 4 und der Oxidfilm 9 geätzt werden, werden an den Positionen von Kontaktlöchern in der ersten Hauptoberfläche des Halbleitersubstrats Aussparungen ausgebildet. Die Kontaktlöcher werden mittels Trockenätzung gebildet. Die Aussparungen werden durch Überätzung während der Trockenätzung gebildet.
  • Die Trockenätzung wird in einer Fluorkohlenstoff enthaltenden Gasatmosphäre durchgeführt. Beispiele des Gases schließen C5F8, C4F8, CHF3, CF4, C4F6, C3F8 und C2F6 ein.
  • Um die oberen Seitenwände 8a der Gräben 8 freizulegen und eine vorbestimmte Tiefe DR der Aussparungen zu erreichen, muss die Ätzrate des Oxidfilms 9 höher sein als die Ätzraten der Anodenschicht 25 vom p-Typ und der Kontaktschicht 24 vom p+-Typ.
  • Insbesondere ist, um das obere Ende 21c des Isolierungsfilms 21b eines Dioden-Grabens an einer tieferen Position als die Tiefe der Aussparungen auszubilden, das Selektionsverhältnis der Ätzrate des Oxidfilms 9 und der Ätzrate der Anodenschicht 25 vom p-Typ oder der Kontaktschicht 24 vom p+-Typ vorzugsweise höher als oder gleich 11,0. Ätzbedingungen für das Selektionsverhältnis, das höher als oder gleich 11,0 ist, realisieren die Strukturen mit einem DR von 50 nm und D ≥ 0,5 µm.
  • Danach wird das Barrierenmetall 5 in den Aussparungen ausgebildet. Die Aussparungen reduzieren einen Kontaktwiderstand zwischen dem Barrierenmetall 5 und der Anodenschicht 25 vom p-Typ und einen Kontaktwiderstand zwischen dem Barrierenmetall 5 und der Kontaktschicht 24 vom p+-Typ. Selbst wenn das Barrierenmetall 5 durch die Emitterelektrode 6 ersetzt wird, kann der gleiche Effekt wie der oben beschriebene erzielt werden.
  • Variation 2 der Ausführungsform 1
  • 31 bis 33 sind Veranschaulichungen eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einer Variation 2 der Ausführungsform 1.
  • 31 ist eine Veranschaulichung eines Schritts zum Ausbilden des Isoliermaterialfilms 4a. Der Schritt zum Ausbilden des Isoliermaterialfilms 4a ist der gleiche wie der in der Ausführungsform 1 beschriebene Schritt.
  • 32 ist eine Veranschaulichung eines Schritts zum Ausbilden von Kontaktlöchern. Genauer gesagt ist 32 eine Veranschaulichung eines Schritts zum Ausbilden des Zwischenschicht-Isolierungsfilms 4 und Freilegen der oberen Seitenwände 8a der Gräben 8 in den Dioden-Bereichen 20. Nachdem der Isoliermaterialfilm 4a einer Maskenprozessierung unterzogen ist, werden der Isoliermaterialfilm 4a und der Oxidfilm 9 geätzt. Die Kontaktlöcher werden an den Positionen der Sourceschicht 13 vom n+-Typ, der Kontaktschicht 14 vom p+-Typ, der Kontaktschicht 24 vom p+-Typ und der Gates 21 von Dioden-Gräben ausgebildet. Durch diesen Schritt werden die Sourceschicht 13 vom n+-Typ, die Kontaktschicht 14 vom p+-Typ, die Kontaktschicht 24 vom p+-Typ und die Elektroden 21a von Dioden-Gräben freigelegt. Auch wird der Zwischenschicht-Isolierungsfilm 4 auf dem mit der Maske bedeckten Bereich, d. h. auf den Gates 11 von Aktiv-Gräben und den Gates 12 von Dummy-Gräben in den IGBT-Bereichen 10 ausgebildet.
  • Während der Ätzung des Isoliermaterialfilms 4a wird auch der obere Teilbereich des Isolierungsfilms 21b eines Dioden-Grabens auf den Gates 21 von Dioden-Gräben, der nicht mit der Maske bedeckt ist, geätzt. Infolgedessen werden die oberen Seitenwände 8a der Gräben 8 freigelegt. Auch wird ein Zwischenraum zwischen den oberen Seitenwänden 8a der Gräben 8 und der Elektrode 21a eines Dioden-Grabens erzeugt. Der Isolierungsfilm 21b eines Dioden-Grabens verbleibt auf den unteren Seitenwänden 8b und den Böden 8c der Gräben 8.
  • 33 ist eine Veranschaulichung eines Schritts zum Ausbilden des Barrierenmetalls 5 und der Emitterelektrode 6. Das Barrierenmetall 5 wird auf der ersten Hauptoberfläche des Halbleitersubstrats und auf dem Zwischenschicht-Isolierungsfilm 4 ausgebildet. Das Barrierenmetall 5 wird auch in dem Zwischenraum zwischen den oberen Seitenwänden 8a der Gräben 8 und der Elektrode 21a eines Dioden-Grabens abgeschieden. Das Barrierenmetall 5 ist in Kontakt mit den seitlichen Oberflächen der Anodenschicht 25 vom p-Typ und der Kontaktschicht 24 vom p+-Typ, die an den oberen Seitenwänden 8a der Gräben 8 freiliegen. Das Barrierenmetall 5 ist auch in Kontakt mit den oberen Oberflächen und den seitlichen Oberflächen der Elektroden 21a von Dioden-Gräben. Ferner wird dann die Emitterelektrode 6 auf dem Barrierenmetall 5 ausgebildet.
  • Diese Halbleitervorrichtung kann ebenfalls die gleichen Effekte, die jene, die in der Ausführungsform 1 beschrieben wurden, erzielen.
  • Variation 3 der Ausführungsform 1
  • 34 bis 36 sind Veranschaulichungen eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einer Variation 3 der Ausführungsform 1.
  • 34 ist eine Veranschaulichung eines Schritts zum Ausbilden des Isoliermaterialfilms 4a. Der Schritt zum Ausbilden des Isoliermaterialfilms 4a ist der gleiche wie der in der Ausführungsform 1 beschriebene.
  • 35 ist eine Veranschaulichung eines Schritts zum Ausbilden von Kontaktlöchern. Genauer gesagt veranschaulicht 35 einen Schritt zum Ausbilden des Zwischenschicht-Isolierungsfilms 4 und Freilegen der oberen Seitenwände 8a der Gräben 8 in den Dioden-Bereichen 20. Nachdem der Isoliermaterialfilm 4a einer Maskenprozessierung unterzogen ist, werden der Isoliermaterialfilm 4a und der Oxidfilm 9 geätzt. Die Kontaktlöcher werden an den Positionen der Sourceschicht 13 vom n+-Typ, der Kontaktschicht 14 vom p+-Typ, der Kontaktschicht 24 vom p+-Typ, der Gates 12 von Dummy-Gräben und der Gates 21 von Dioden-Gräben ausgebildet. Durch diesen Schritt werden die Sourceschicht 13 vom n+-Typ, die Kontaktschicht 14 vom p+-Typ, die Kontaktschicht 24 vom p+-Typ, die Elektroden 12a von Dummy-Gräben und die Elektroden 21a von Dioden-Gräben freigelegt. Auch wird der Zwischenschicht-Isolierungsfilm 4 auf dem mit der Maske bedeckten Bereich, d. h. auf den Gates 11 von Aktiv-Gräben in den IGBT-Bereichen 10 ausgebildet.
  • Während der Ätzung des Isoliermaterialfilms 4a werden die oberen Teilbereiche des Isolierungsfilms 21b eines Dioden-Grabens und des Isolierungsfilms 12b eines Dummy-Grabens, die nicht mit der Maske bedeckt sind, ebenfalls geätzt. Infolgedessen wird ein Zwischenraum nicht nur zwischen den oberen Seitenwänden 8a der Gräben 8 und den Elektroden 21a von Dioden-Gräben, sondern auch zwischen den oberen Seitenwänden 8a und den Elektroden 12a von Dummy-Gräben erzeugt.
  • 36 ist eine Veranschaulichung eines Schritts zum Ausbilden des Barrierenmetalls 5 und der Emitterelektrode 6. Das Barrierenmetall 5 wird auf der ersten Hauptoberfläche des Halbleitersubstrats und auf dem Zwischenschicht-Isolierungsfilm 4 ausgebildet. Das Barrierenmetall 5 wird nicht nur in dem Zwischenraum zwischen den oberen Seitenwänden 8a der Gräben 8 und den Elektroden 21a von Dioden-Gräben, sondern auch in dem Zwischenraum zwischen den oberen Seitenwänden 8a und den Elektroden 12a von Dummy-Gräben abgeschieden. Das Barrierenmetall 5 ist in Kontakt mit den seitlichen Oberflächen der Anodenschicht 25 vom p-Typ und der Kontaktschicht 24 vom p+-Typ, die an den oberen Seitenwänden 8a der Gräben 8 freiliegen. Das Barrierenmetall 5 ist auch in Kontakt mit den oberen Oberflächen und seitlichen Oberflächen der Elektroden 21a von Dioden-Gräben. Die Emitterelektrode 6 ist ferner auf dem Barrierenmetall 5 ausgebildet.
  • Die Halbleitervorrichtung wie oben beschrieben kann ebenfalls die gleichen Effekte wie jene erzielen, die in der Ausführungsform 1 beschrieben wurden.
  • Ausführungsform 2
  • Eine Halbleitervorrichtung und ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform 2 werden beschrieben. Die Ausführungsform 2 ist ein untergeordnetes Konzept der Ausführungsform 1. In der Ausführungsform 2 sind Bestandteilen, die jenen, die in der ersten Ausführungsform beschrieben wurden, ähnlich sind, die gleichen Bezugszeichen gegeben, und deren detaillierte Beschreibungen sollen weggelassen werden.
  • 37 ist eine partielle vergrößerte Draufsicht, die eine Konfiguration eines Dioden-Bereichs 20 in der Halbleitervorrichtung gemäß der Ausführungsform 2 veranschaulicht. 37 ist eine vergrößerte Ansicht des Bereichs 83 in der in 1 veranschaulichten Halbleitervorrichtung 100 oder in der in 2 veranschaulichten Halbleitervorrichtung 101.
  • Wie in der Ausführungsform 1 sind Kontaktschichten 24 vom p+-Typ auf der Seite der oberen Oberfläche der Anodenschicht 25 vom p-Typ selektiv angeordnet. Jedoch ist in Draufsicht eine Vielzahl von Kontaktbereichen, in denen die Kontaktschicht 24 vom p+-Typ angeordnet ist, von der Anodenschicht 25 vom p-Typ umgeben.
  • 38 ist eine Schnittansicht, die eine Konfiguration eines Dioden-Bereichs 20 in der Halbleitervorrichtung gemäß der Ausführungsform 2 veranschaulicht. 38 ist eine Veranschaulichung eines entlang einem in 37 veranschaulichten Liniensegment CA-CA genommenen Querschnitts.
  • In Draufsicht sind Gates 21 von Dioden-Gräben zwischen der Vielzahl von Kontaktbereichen angeordnet. Die oberen Seitenwände 8a der Gräben 8 sind so angeordnet, dass sie nicht durch die Kontaktschicht 24 vom p+-Typ in den Kontaktbereichen hindurchgehen. Das heißt, die Gräben 8 sind so angeordnet, dass sie durch die Anodenschicht 25 vom p-Typ auf der ersten Hauptoberfläche des Halbleitersubstrats hindurchgehen. Folglich liegen die Kontaktschichten 24 vom p+-Typ an den oberen Seitenwänden 8a nicht frei und liegt nur die Anodenschicht 25 vom p-Typ an den oberen Seitenwänden 8a frei.
  • Die Kontaktschichten 24 vom p+-Typ mit einer höheren Störstellenkonzentration als die Anodenschicht 25 vom p-Typ sind nicht in Kontakt mit dem Barrierenmetall 5 (oder der Emitterelektrode 6) an den oberen Seitenwänden 8a der Gräben 8. Dies reduziert die Menge an Löchern, die von der Kontaktschicht 24 vom p+-Typ injiziert werden. Infolgedessen nehmen der Erholungsstrom (Irr) und der Erholungsverlust (Err) ab.
  • Ausführungsform 3
  • Eine Halbleitervorrichtung und ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform 3 werden beschrieben. Die Ausführungsform 3 ist ein untergeordnetes Konzept der Ausführungsform 1. In der Ausführungsform 3 sind Bestandteilen, die jenen ähnlich sind, die in der Ausführungsform 1 oder 2 beschrieben wurden, die gleichen Bezugszeichen gegeben, und deren detaillierten Beschreibungen sollen weggelassen werden.
  • 39 ist eine Schnittansicht, die eine Konfiguration eines Dioden-Bereichs 20 in der Halbleitervorrichtung gemäß der Ausführungsform 3 veranschaulicht. 39 ist eine Veranschaulichung eines entlang dem in 6 veranschaulichten Liniensegment C-C genommenen Querschnitts.
  • Die oberen Seitenwände 8a der Gräben 8 weisen einen Gradienten in Richtung der Außenseiten der Gräben 8 auf. Mit anderen Worten weist ein zwischen je zwei benachbarten Gates 21 von Dioden-Gräben angeordneter Mesa-Teilbereich geneigte Oberflächen auf. Die geneigten Oberflächen der Mesa-Teilbereiche werden durch Ätzung des Grabens 8 gebildet.
  • Das Barrierenmetall 5 bedeckt ebenfalls die geneigten Oberflächen. Die Neigung der oberen Seitenwände 8a ermöglicht, dass das Barrierenmetall 5 auf den oberen Seitenwänden 8a leicht abgeschieden wird. Das Gleiche gilt für den Fall, in dem anstelle des Barrierenmetalls 5 die Emitterelektrode 6 direkt auf den oberen Seitenwänden 8a ausgebildet wird.
  • Auch diese Konfiguration kann ebenfalls die gleichen Effekte wie jene erzielen, die in der Ausführungsform 1 beschrieben wurden.
  • Ausführungsform 4
  • Eine Halbleitervorrichtung und ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der Ausführungsform 4 werden beschrieben. Die Ausführungsform 4 ist ein untergeordnetes Konzept der Ausführungsform 1. In der Ausführungsform 4 sind Bestandteilen, die jenen ähnlich sind, die in irgendeiner der Ausführungsformen 1 bis 3 beschrieben wurden, die gleichen Bezugszeichen gegeben, und deren detaillierte Beschreibungen sollen weggelassen werden.
  • 40 ist eine Schnittansicht, die eine Konfiguration eines Dioden-Bereichs 20 in der Halbleitervorrichtung gemäß der Ausführungsform 4 veranschaulicht. 40 ist eine Veranschaulichung eines entlang dem in 6 veranschaulichten Liniensegment C-C genommenen Querschnitts.
  • In den Dioden-Bereichen 20 ist das Barrierenmetall 5 auf der Kontaktschicht 24 vom p+-Typ und auf den oberen Oberflächen der Elektroden 21a von Dioden-Gräben angeordnet.
  • Die Emitterelektrode 6 ist auf dem Barrierenmetall 5 und in dem Zwischenraum zwischen den oberen Seitenwänden 8a der Gräben 8 und den seitlichen Oberflächen der Elektroden 21a von Dioden-Gräben angeordnet. Das heißt, die an den oberen Seitenwänden 8a freiliegende Anodenschicht 25 vom p-Typ ist direkt in ohmschem Kontakt mit der Emitterelektrode 6. Die Emitterelektrode 6 ist auch in Kontakt mit den seitlichen Oberflächen der Elektroden 21a von Dioden-Gräben. Mit anderen Worten ist das Barrierenmetall 5 nicht in dem Zwischenraum zwischen den oberen Seitenwänden 8a der Gräben 8 und den seitlichen Oberflächen der Elektroden 21a von Dioden-Gräben angeordnet.
  • Falls die Emitterelektrode 6 aus einer Aluminium-Legierung wie etwa AISi gebildet ist und das Barrierenmetall 5 aus einem Titan enthaltenden Metall gebildet ist, ist der Kontaktwiderstand zwischen der Emitterelektrode 6 und der Anodenschicht 25 vom p-Typ niedriger als der Kontaktwiderstand zwischen dem Barrierenmetall 5 und der Anodenschicht 25 vom p-Typ. Das heißt, ein ausgezeichneter ohmscher Kontakt ist zwischen der Emitterelektrode 6 und der Anodenschicht 25 vom p-Typ bereitgestellt.
  • Diese Konfiguration reduziert den Kontaktwiderstand der oberen Seitenwände 8a der Gräben 8 zusätzlich zu dem in der Ausführungsform 1 beschriebenen Effekt.
  • Obgleich die Erfindung im Detail dargestellt und beschrieben wurde, ist die vorhergehende Beschreibung in allen Aspekten veranschaulichend und nicht einschränkend. Es versteht sich daher, dass zahlreiche Modifikationen und Variationen konzipiert werden können, ohne vom Umfang der Erfindung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • JP 2016096222 [0002]

Claims (14)

  1. Halbleitervorrichtung, aufweisend: ein Halbleitersubstrat; eine erste Halbleiterschicht (25) eines ersten Leitfähigkeitstyps, die als eine Oberflächenschicht auf einer Seite einer oberen Oberfläche des Halbleitersubstrats angeordnet ist; eine zweite Halbleiterschicht (2) eines zweiten Leitfähigkeitstyps, die unter der ersten Halbleiterschicht (25) angeordnet ist; ein Gate (21) eines Dioden-Grabens, das einen Isolierungsfilm (21b) eines Dioden-Grabens und eine Elektrode (21a) eines Dioden-Grabens aufweist, wobei der Isolierungsfilm (21b) eines Dioden-Grabens auf einer Innenwand eines Grabens (8) ausgebildet ist, der sich von einer oberen Oberfläche des Halbleitersubstrats durch die erste Halbleiterschicht (25) zur zweiten Halbleiterschicht (2) erstreckt, wobei die Elektrode (21a) eines Dioden-Grabens im Inneren des Grabens (8) angeordnet ist; eine Elektrodenschicht (5), die die Oberflächenschicht des Halbleitersubstrats bedeckt, wobei der Isolierungsfilm (21b) eines Dioden-Grabens an der Innenwand des Grabens (8) entlang einem Boden (8c) und einer unteren Seitenwand (8b) ausgebildet ist, die unterhalb einer oberen Seitenwand (8a) gelegen ist, die auf einer Seite eines oberen Endes des Grabens (8) gelegen ist, die Elektrodenschicht (5) ferner die obere Seitenwand (8a) des Grabens (8) bedeckt und die erste Halbleiterschicht (25) mit der Elektrodenschicht (5) an der oberen Seitenwand (8a) des Grabens (8) in Kontakt ist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei ein oberes Ende (21c) des Isolierungsfilms (21b) eines Dioden-Grabens einem unteren Ende der oberen Seitenwand (8a) des Grabens (8) entspricht und oberhalb der zweiten Halbleiterschicht (2) gelegen ist.
  3. Halbleitervorrichtung nach Anspruch 2, wobei eine Tiefe von der oberen Oberfläche des Halbleitersubstrats zum oberen Ende (21c) des Isolierungsfilms (21b) eines Dioden-Grabens größer als oder gleich 0,5 µm ist.
  4. Halbleitervorrichtung nach Anspruch 2 oder 3, ferner aufweisend: eine Kontaktschicht (24) des ersten Leitfähigkeitstyps, die auf einer Oberflächenseite der ersten Halbleiterschicht (25) als die Oberflächenschicht auf der Seite der oberen Oberfläche des Halbleitersubstrats angeordnet ist, wobei der Graben (8) des Gates (21) eines Dioden-Grabens durch die Kontaktschicht (24) hindurchgeht und das obere Ende (21c) des Isolierungsfilms (21b) eines Dioden-Grabens unterhalb der Kontaktschicht (24) gelegen ist.
  5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, ferner aufweisend. eine Kontaktschicht (24) des ersten Leitfähigkeitstyps, die auf einer Oberflächenseite der ersten Halbleiterschicht (25) als die Oberflächenschicht auf der Seite der oberen Oberfläche des Halbleitersubstrats angeordnet ist, wobei eine Vielzahl von Kontaktbereichen, in denen die Kontaktschicht (24) angeordnet ist, in Draufsicht von der ersten Halbleiterschicht (25) umgeben ist und das Gate (21) eines Dioden-Grabens zwischen der Vielzahl von Kontaktbereichen in Draufsicht so angeordnet ist, dass die obere Seitenwand (8a) des Grabens (8) durch die um die Vielzahl von Kontaktbereichen gelegene erste Halbleiterschicht (25) hindurchgeht.
  6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, wobei die obere Seitenwand (8a) des Grabens (8) einen Gradienten in Richtung der Außenseite des Grabens (8) aufweist.
  7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, wobei die Elektrodenschicht (5) aus einer Aluminium-Legierung gebildet ist.
  8. Halbleitervorrichtung nach einem der Ansprüche 1 bis 7, ferner aufweisend. einen Dioden-Bereich (20), der in dem Halbleitersubstrat angeordnet ist und in dem eine Diode ausgebildet ist, und einen Transistor-Bereich (10), der dem Dioden-Bereich (20) im Halbleitersubstrat benachbart angeordnet ist und in dem ein Bipolartransistor mit isoliertem Gate ausgebildet ist, wobei die Diode die erste Halbleiterschicht (25), die zweite Halbleiterschicht (2) und das Gate (21) eines Dioden-Grabens aufweist und die Diode und der Bipolartransistor mit isoliertem Gate einen rückwärts leitenden IGBT bilden.
  9. Verfahren zum Herstellen einer Halbleitervorrichtung, aufweisend die Prozesse: Präparieren eines Halbleitersubstrats, das eine erste Halbleiterschicht (25) eines ersten Leitfähigkeitstyps, die als eine Oberflächenschicht auf einer Seite einer oberen Oberfläche davon angeordnet ist, und eine zweite Halbleiterschicht (2) eines zweiten Leitfähigkeitstyps aufweist, die unterhalb der ersten Halbleiterschicht (25) angeordnet ist; Ausbilden eines Gates (21) eines Dioden-Grabens, das einen Isolierungsfilm (21b) eines Dioden-Grabens und eine Elektrode (21a) eines Dioden-Grabens aufweist, wobei der Isolierungsfilm (21b) eines Dioden-Grabens auf einer Innenwand eines Grabens (8) ausgebildet ist, der sich von einer oberen Oberfläche des Halbleitersubstrats durch die erste Halbleiterschicht (25) zur zweiten Halbleiterschicht (2) erstreckt, wobei die Elektrode (21a) eines Dioden-Grabens im Inneren des Grabens (8) angeordnet ist; und Ausbilden einer Elektrodenschicht (5), die die Oberflächenschicht des Halbleitersubstrats bedeckt, wobei der Isolierungsfilm (21b) eines Dioden-Grabens an der Innenwand des Grabens (8) entlang einem Boden (8c) und einer unteren Seitenwand (8b) ausgebildet wird, die unterhalb einer oberen Seitenwand (8a) gelegen ist, die auf einer Seite eines oberen Endes des Grabens (8) gelegen ist, die Elektrodenschicht (5) ferner die obere Seitenwand (8a) des Grabens (8) bedeckt und die erste Halbleiterschicht (25) mit der Elektrodenschicht (5) auf der oberen Seitenwand (8a) des Grabens (8) in Kontakt ist.
  10. Verfahren zum Herstellen der Halbleitervorrichtung nach Anspruch 9, wobei der Prozess zum Ausbilden des Gates (21) eines Dioden-Grabens aufweist: Ausbilden eines Isolierungsfilms (9) auf der Innenwand des Grabens (8); Ausbilden der Elektrode (21a) eines Dioden-Grabens im Inneren des Grabens (8) über den Isolierungsfilm (9); und, nach der Ausbildung der Elektrode (21a) eines Dioden-Grabens, Ätzen des Isolierungsfilms (9) von der Seite der oberen Oberfläche des Halbleitersubstrats aus, um die obere Seitenwand (8a) des Grabens (8) freizulegen.
  11. Verfahren zum Herstellen der Halbleitervorrichtung nach Anspruch 10, wobei der Prozess zum Ausbilden der Elektrodenschicht (5) aufweist: Abscheiden eines Materials für die Elektrodenschicht (5) in einem Zwischenraum zwischen der Elektrode (21a) eines Dioden-Grabens und der oberen Seitenwand (8a) des Grabens (8), der durch Ätzen des Isolierungsfilms (9) gebildet wird.
  12. Verfahren zum Herstellen der Halbleitervorrichtung nach Anspruch 10 oder 11, wobei die Elektrodenschicht (5) mittels CVD gebildet wird.
  13. Verfahren zum Herstellen der Halbleitervorrichtung nach einem der Ansprüche 10 bis 12, wobei im Prozess zum Ausbilden des Isolierungsfilms (21b) eines Dioden-Grabens ein Selektionsverhältnis einer Ätzrate des Isolierungsfilms (9) und einer Ätzrate der ersten Halbleiterschicht (25) höher als oder gleich 11,0 ist.
  14. Verfahren zum Herstellen der Halbleitervorrichtung nach einem der Ansprüche 10 bis 13, wobei der Isolierungsfilm (9) mittels Trockenätzung gebildet wird; und die Trockenätzung in einer Fluorkohlenstoff enthaltenden Gasatmosphäre durchgeführt wird.
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