JP2022085461A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

Figure 2022085461000001
【課題】エネルギー損失が改善する半導体装置を提供する。
【解決手段】半導体装置は、半導体基板、第１導電型の第１半導体層、第２導電型の第２半導体層、ダイオードトレンチゲートおよび電極層を含む。第１半導体層は、半導体基板の上面側の表層として設けられている。第２半導体層は、第１半導体層の下方に設けられている。ダイオードトレンチゲートのダイオードトレンチ絶縁膜は、トレンチの内壁のうち、トレンチの上端側に位置する上部側壁よりも下方に位置する下部側壁と底部とに沿って形成されている。ダイオードトレンチゲートのダイオードトレンチ電極は、トレンチの内部に設けられている。電極層は、トレンチの上部側壁を覆っている。第１半導体層は、トレンチの上部側壁にて電極層に接触している。
【選択図】図１０

Description

本開示は、半導体装置および半導体装置の製造方法に関する。
逆導通ＩＧＢＴ（ＲＣ－ＩＧＢＴ：Reverse Conducting Insulated Gate Bipolar Transistor）は、ＩＧＢＴ領域とダイオード領域とが１つの半導体基板内に設けられた半導体装置である。ダイオード領域には、還流ダイオードが形成されている。その還流ダイオードは、半導体基板に形成されたトレンチと、そのトレンチの内壁に形成されたダイオードトレンチ絶縁膜と、そのダイオードトレンチ絶縁膜を介してトレンチの内部に設けられるダイオードトレンチ電極とを備える。特許文献１に記載のＲＣ－ＩＧＢＴおけるダイオードは、トレンチゲート（ダイオードトレンチ電極）とそのトレンチゲートに接するゲート酸化膜（ダイオードトレンチ絶縁膜）とを有する。アノード層の側面とトレンチゲートとは、ゲート酸化膜によって隔てられ、互いに接していない。
特開２０１６－９６２２２号公報
アノード層の側面が、ダイオードトレンチ絶縁膜によってダイオードトレンチ電極と隔てられている場合、ＩＥ（Injection Enhanced）効果によって、アノード層付近のキャリア濃度が高くなり、順方向電圧降下が低下する。その一方で、リカバリ電流は増加し、エネルギー損失が増大する。
本開示は、上記の課題を解決するためのものであり、エネルギー損失が改善する半導体装置を提供する。
本開示に係る半導体装置は、半導体基板と、第１導電型の第１半導体層と、第２導電型の第２半導体層と、ダイオードトレンチゲートと、電極層と、を含む。第１導電型の第１半導体層は、半導体基板の上面側の表層として設けられている。第２導電型の第２半導体層は、第１半導体層の下方に設けられている。ダイオードトレンチゲートは、ダイオードトレンチ絶縁膜と、ダイオードトレンチ電極と、を含む。ダイオードトレンチ絶縁膜は、半導体基板の上面から第１半導体層を貫通して第２半導体層に到達するトレンチの内壁に形成されている。ダイオードトレンチ電極は、トレンチの内部に設けられている。電極層は、半導体基板の表層を覆う。ダイオードトレンチ絶縁膜は、トレンチの内壁のうち、トレンチの上端側に位置する上部側壁よりも下方に位置する下部側壁と底部とに沿って形成されている。電極層は、トレンチの上部側壁をさらに覆っている。第１半導体層は、トレンチの上部側壁にて電極層に接触している。
本開示の半導体装置によれば、エネルギー損失が改善する。
本開示の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白になる。
実施の形態１における半導体装置の構成の一例を示す平面図である。 実施の形態１における半導体装置の構成の一例を示す平面図である。 実施の形態１における半導体装置のＩＧＢＴ領域の構成を示す部分拡大平面図である。 実施の形態１における半導体装置のＩＧＢＴ領域の構成を示す断面図である。 実施の形態１における半導体装置のＩＧＢＴ領域の構成を示す断面図である。 実施の形態１における半導体装置のダイオード領域の構成を示す部分拡大平面図である。 実施の形態１における半導体装置のダイオード領域の構成を示す断面図である。 図７に示される領域２００を拡大した断面図である。 実施の形態１における半導体装置のダイオード領域の構成を示す断面図である。 ＩＧＢＴ領域とダイオード領域との境界部分の構成を示す断面図である。 ＩＧＢＴ領域と終端領域との境界部分の構成を示す断面図である。 ダイオード領域と終端領域との境界部分の構成を示す断面図である。 半導体基板を準備する工程を示す図である。 ｎ型キャリア蓄積層、ｐ型ベース層およびｐ型アノード層を形成する工程を示す図である。 ｎ＋型ソース層、ｐ＋型コンタクト層およびｐ＋型コンタクト層を形成する工程を示す図である。 トレンチを形成する工程を示す図である。 酸化膜を形成する工程を示す図である。 ゲートトレンチ電極、ダミートレンチ電極およびダイオードトレンチ電極を形成する工程を示す図である。 絶縁材料膜を形成する工程を示す図である。 ＩＧＢＴ領域にコンタクトホールを形成する工程を示す図である。 ダイオード領域にコンタクトホールを形成する工程を示す図である。 バリアメタルおよびエミッタ電極を形成する工程を示す図である。 半導体基板を薄板化する工程を示す図である。 ｎ型バッファ層およびｐ型コレクタ層を形成する工程を示す図である。 ｎ＋型カソード層を形成する工程を示す図である。 コレクタ電極を形成する工程を示す図である。 ダイオードトレンチ絶縁膜の上端の位置とダイオードの順方向電圧降下との関係を示す図である。 ダイオードトレンチ絶縁膜の上端の位置とリカバリ電流との関係を示す図である。 ダイオードトレンチ絶縁膜の上端の位置とリカバリ損失との関係を示す図である。 トレンチの上部側壁を露出させる工程を示す図である。 絶縁材料膜を形成する工程を示す図である。 コンタクトホールを形成する工程を示す図である。 バリアメタルおよびエミッタ電極を形成する工程を示す図である。 絶縁材料膜を形成する工程を示す図である。 コンタクトホールを形成する工程を示す図である。 バリアメタルおよびエミッタ電極を形成する工程を示す図である。 実施の形態２におけるダイオード領域の構成を示す部分拡大平面図である。 実施の形態２におけるダイオード領域の構成を示す断面図である。 実施の形態３におけるダイオード領域の構成を示す断面図である。 実施の形態４におけるダイオード領域の構成を示す断面図である。
＜実施の形態１＞
以下の説明において、ｎおよびｐは半導体の導電型を示す。ｎ－は不純物濃度がｎよりも低濃度であることを示す。ｎ＋は不純物濃度がｎよりも高濃度であることを示す。同様に、ｐ－は不純物濃度がｐよりも低濃度であることを示す。ｐ＋は不純物濃度がｐよりも高濃度であることを示す。以下に示す各層のｐ型およびｎ型は、互いに入れ替わってもよい。
（１）半導体装置の全体平面構造
図１は、実施の形態１における半導体装置１００の構成の一例を示す平面図である。半導体装置１００は、１つの半導体基板内にＩＧＢＴ（Insulated Gate Bipolar Transistor）領域１０とダイオード領域２０とを有する。ダイオード領域２０はＩＧＢＴ領域１０に隣接している。ＩＧＢＴ領域１０には複数のＩＧＢＴのセル構造（ＩＧＢＴセル）が形成され、ダイオード領域２０には複数の還流ダイオードのセル構造（ダイオードセル）が形成される。セル構造は、素子の最小単位に対応する構造である。ＩＧＢＴ領域１０およびダイオード領域２０を含む領域は、セル領域と言われる。実施の形態１における半導体装置１００は、ＲＣ－ＩＧＢＴ（Reverse Conducting IGBT：逆導通ＩＧＢＴ）である。半導体基板は、例えば、Ｓｉ等の半導体、または、ＳｉＣ、ＧａＮ等のいわゆるワイドバンドギャップ半導体によって形成されている。
ＩＧＢＴ領域１０とダイオード領域２０とは、ストライプ状の平面形状を有する。ＩＧＢＴ領域１０およびダイオード領域２０は、半導体基板の面内において、一方向に延在している。ＩＧＢＴ領域１０およびダイオード領域２０は、それらの延在方向に対して直交する方向に、交互に並んで設けられている。このような半導体装置１００は、「ストライプ型」と言われる。
図２は、実施の形態１における半導体装置１０１の構成の一例を示す平面図である。半導体装置１０１も、半導体装置１００と同様に、１つの半導体基板内にＩＧＢＴ領域１０とダイオード領域２０とを有するＲＣ－ＩＧＢＴである。
ダイオード領域２０は、アイランド状の平面形状を有する。ここでは、複数のダイオード領域２０が、半導体基板の面内の縦方向および横方向に並んで配置されている。ＩＧＢＴ領域１０は、複数のダイオード領域２０の各々を取り囲んでいる。このような半導体装置１０１は、「アイランド型」と言われる。
半導体装置１００および１０１は、ＩＧＢＴ領域１０およびダイオード領域２０に加えて、パッド領域４０および終端領域３０を含む。
パッド領域４０は、セル領域の外側、すなわちＩＧＢＴ領域１０およびダイオード領域２０の外側に設けられている。ここでは、パッド領域４０は、ＩＧＢＴ領域１０に隣接して設けられている。パッド領域４０は、半導体装置を制御するための制御パッド４１が設けられる領域である。制御パッド４１は、例えば、電流センスパッド４１ａ、ケルビンエミッタパッド４１ｂ、ゲートパッド４１ｃ、温度センスダイオードパッド４１ｄ、４１ｅ等を含む。
電流センスパッド４１ａは、セル領域に流れる電流を検知するための制御パッドである。電流センスパッド４１ａは、セル領域全体に流れる電流の数分の１から数万分の１の電流が流れるように、セル領域の一部のＩＧＢＴセルまたはダイオードセルに電気的に接続されている。
ケルビンエミッタパッド４１ｂおよびゲートパッド４１ｃは、半導体装置をオンオフ制御するためのゲート駆動電圧が印加される制御パッドである。ケルビンエミッタパッド４１ｂは、ＩＧＢＴセルのｐ型ベース層およびｎ＋型ソース層（図示せず）に電気的に接続されている。ケルビンエミッタパッド４１ｂとｐ型ベース層とは、ｐ＋型コンタクト層（図示せず）を介して電気的に接続されてもよい。ゲートパッド４１ｃは、ＩＧＢＴセルのゲートトレンチ電極（図示せず）に電気的に接続されている。
温度センスダイオードパッド４１ｄ、４１ｅは、セル領域内に設けられた温度センスダイオード（図示せず）のアノードおよびカソードに電気的に接続された制御パッドである。温度センスダイオードパッド４１ｄ、４１ｅは、温度センスダイオードのアノードとカソードとの間の電圧を測定して、半導体装置の温度を測定する。
終端領域３０は、セル領域およびパッド領域４０を合わせた領域を囲うように設けられている。終端領域３０は、半導体装置の耐圧保持のための構造を有する。耐圧保持構造には、適宜、様々な構造が選択される。耐圧保持構造は、例えば、半導体装置の第１主面側（上面側）の表層に形成されるＦＬＲ（Field Limiting Ring）、ＶＬＤ(Variation of Lateral Doping)等である。ＦＬＲは、セル領域を囲うように設けられたｐ型終端ウェル層（図示せず）を有する。ＶＬＤは、セル領域を囲うように設けられ、濃度勾配を有するｐ型ウェル層（図示せず）を有する。ＦＬＲを構成するリング状のｐ型終端ウェル層３１の個数およびＶＬＤを構成するｐ型ウェル層の濃度分布は、半導体装置の耐圧設計によって適宜選択される。また、パッド領域４０には、そのほぼ全域に亘ってｐ型終端ウェル層が設けられてもよい。または、パッド領域４０には、ＩＧＢＴセルまたはダイオードセルが設けられていてもよい。
図１においては、３個のＩＧＢＴ領域１０および２個のダイオード領域２０が示されている。しかし、ＩＧＢＴ領域１０およびダイオード領域２０の個数はそれらに限定されるものでない。ＩＧＢＴ領域１０の個数は、４個以上であってもよいし、２個以下であってもよい。ダイオード領域２０の個数は、３個以上であってもよいし、１個であってもよい。図１に示される１つのダイオード領域２０は２つのＩＧＢＴ領域１０で挟まれている。しかし、ＩＧＢＴ領域１０およびダイオード領域２０の配置は、それに限定されるものではない。半導体装置１００は、図１に示されるＩＧＢＴ領域１０およびダイオード領域２０の配置が入れ替わった構成を有していてもよい。つまり、１つのＩＧＢＴ領域１０が２つのダイオード領域２０に挟まれていてもよい。または、同じ個数のＩＧＢＴ領域１０およびダイオード領域２０が、互いに隣り合って設けられていてもよい。
図２においては、左右方向に４列、上下方向に２行の複数のダイオード領域２０がマトリクス状に配置されている。しかし、ダイオード領域２０の個数および配置は、それに限定されるものではない。半導体装置１０１は、少なくとも１つのダイオード領域２０がＩＧＢＴ領域１０内に点在する構成を有していてもよい。ダイオード領域２０の配置は、ダイオード領域２０の周囲がＩＧＢＴ領域１０に囲まれるような配置であればよい。
（２）ＩＧＢＴ領域１０の構造
図３は、実施の形態１における半導体装置のＩＧＢＴ領域１０の構成を示す部分拡大平面図である。図３は、図１に示された半導体装置１００、または、図２に示された半導体装置１０１における領域８２を拡大して示している。
半導体装置１００および半導体装置１０１は、ＩＧＢＴ領域１０に設けられたアクティブトレンチゲート１１とダミートレンチゲート１２とを含む。
半導体装置１００においては、アクティブトレンチゲート１１およびダミートレンチゲート１２は、ＩＧＢＴ領域１０の長手方向に延在している。言い換えると、半導体装置１００におけるアクティブトレンチゲート１１およびダミートレンチゲート１２は、ＩＧＢＴ領域１０の延在方向に、長手を有する。そのＩＧＢＴ領域１０の長手方向は、図３における左右方向に対応している。
半導体装置１０１においては、アクティブトレンチゲート１１およびダミートレンチゲート１２は、ＩＧＢＴ領域１０における一方向に延在している。例えば、アクティブトレンチゲート１１およびダミートレンチゲート１２は、図２における上下方向および左右方向のうちいずれかの方向に延在している。
アクティブトレンチゲート１１は、ゲートトレンチ絶縁膜１１ｂおよびゲートトレンチ電極１１ａを含む。アクティブトレンチゲート１１の断面構造の詳細は後述するが、ゲートトレンチ絶縁膜１１ｂは、半導体基板の第１主面（上面）から深さ方向に形成されたトレンチの内壁に沿って形成されている。ゲートトレンチ電極１１ａは、そのゲートトレンチ絶縁膜１１ｂを介してトレンチの内部に形成されている。ゲートトレンチ電極１１ａは、ゲートパッド４１ｃに電気的に接続されている（図示せず）。
ダミートレンチゲート１２は、ダミートレンチ絶縁膜１２ｂおよびダミートレンチ電極１２ａを含む。ダミートレンチゲート１２の断面構造の詳細は後述するが、ダミートレンチ絶縁膜１２ｂは、半導体基板の第１主面から深さ方向に形成されたトレンチの内壁に沿って形成されている。ダミートレンチ電極１２ａは、そのダミートレンチ絶縁膜１２ｂを介してトレンチの内部に形成されている。ダミートレンチ電極１２ａは、半導体装置１００または半導体装置１０１の第１主面の上方に設けられるエミッタ電極６（図３に図示せず、図４参照）に電気的に接続されている。
ＩＧＢＴ領域１０のうち、アクティブトレンチゲート１１が設けられる領域においては、半導体基板の第１主面側の表層として、ｎ＋型ソース層１３とｐ＋型コンタクト層１４とが選択的に設けられている。実施の形態１において、ｎ＋型ソース層１３とｐ＋型コンタクト層１４とは、アクティブトレンチゲート１１の延在方向（長手方向）に沿って、交互に設けられている。アクティブトレンチゲート１１は、それらｎ＋型ソース層１３とｐ＋型コンタクト層１４とを横切るように設けられている。アクティブトレンチゲート１１の両側（延在方向に対して直交する方向）において、ｎ＋型ソース層１３はゲートトレンチ絶縁膜１１ｂに接している。ｎ＋型ソース層１３およびｐ＋型コンタクト層１４の詳細は、後述する。
ＩＧＢＴ領域１０のうち、ダミートレンチゲート１２が設けられる領域においては、半導体基板の第１主面側の表層として、ｐ＋型コンタクト層１４が設けられている。ｐ＋型コンタクト層１４は、互いに隣り合う２つのダミートレンチゲート１２の間に設けられている。
図３においては、３本のアクティブトレンチゲート１１の隣に、３本のダミートレンチゲート１２が配置されている。さらにそれら３本のダミートレンチゲート１２の隣に、別の３本のアクティブトレンチゲート１１が配置される。つまり、３本のアクティブトレンチゲート１１を１組とするアクティブトレンチゲート群と、３本のダミートレンチゲート１２を１組とするダミートレンチゲート群とが交互に配置されている。１組のアクティブトレンチゲート群に含まれるアクティブトレンチゲート１１の本数は、３本に限定されるものではなく、１本以上でよい。また、１組のダミートレンチゲート群に含まれるダミートレンチゲート１２の本数は、３本に限定されるものではなく、１本以上でよい。ただし、半導体装置１００および半導体装置１０１において、ダミートレンチゲート１２は必ずしも必要ではない。すなわち、ＩＧＢＴ領域１０に設けられる全てのトレンチゲートが、アクティブトレンチゲート１１であってもよい。
図４は、実施の形態１における半導体装置のＩＧＢＴ領域１０の構成を示す断面図である。図４は、図３に示された線分Ａ－Ａにおける断面を示す。
半導体装置１００および半導体装置１０１は、ＩＧＢＴ領域１０において、ｎ＋型ソース層１３、ｐ＋型コンタクト層１４、ｐ型ベース層１５、ｎ型キャリア蓄積層２、ｎ－型ドリフト層１、ｎ型バッファ層３、ｐ型コレクタ層１６、層間絶縁膜４、バリアメタル５、エミッタ電極６およびコレクタ電極７を含む。ＩＧＢＴセルは、例えば、アクティブトレンチゲート１１ごとに区分けされた領域に対応する。その場合、１つのＩＧＢＴセルは、ｎ＋型ソース層１３、ｐ型ベース層１５、ｎ型キャリア蓄積層２、ｎ－型ドリフト層１、ｎ型バッファ層３、ｐ型コレクタ層１６、層間絶縁膜４、バリアメタル５、エミッタ電極６およびコレクタ電極７を含む。
ｎ－型ドリフト層１は、半導体基板の内層として形成されている。ｎ－型ドリフト層１は、半導体基板の第１主面と第２主面との間に設けられている。第１主面は、半導体基板の上面である。第２主面は、第１主面とは反対側の面であって半導体基板の下面である。ＩＧＢＴ領域１０における第１主面は、ｎ＋型ソース層１３およびｐ＋型コンタクト層１４の表面（上面）に対応する。ＩＧＢＴ領域１０における第２主面は、ｐ型コレクタ層１６の表面（下面）に対応する。図４に示されるＡ－Ａ断面において、半導体基板はｎ＋型ソース層１３およびｐ＋型コンタクト層１４の上面からｐ型コレクタ層１６の下面までの範囲に対応する。ｎ－型ドリフト層１は、半導体基板の第１主面側および第２主面側に、半導体装置が有する各構造が形成される前の基板の構造に由来する。ｎ－型ドリフト層１は、ｎ型不純物として、例えばヒ素（Ａｓ）またはリン（Ｐ）等を含む半導体層である。そのｎ型不純物の濃度は、好ましくは、１．０Ｅ＋１２／ｃｍ３以上１．０Ｅ＋１５／ｃｍ３以下である。
ｎ型キャリア蓄積層２は、ｎ－型ドリフト層１に対して半導体基板の第１主面側に設けられている。ｎ型キャリア蓄積層２は、ｎ型不純物として、例えばヒ素またはリン等を含む半導体層である。ｎ型キャリア蓄積層２は、ｎ－型ドリフト層１よりもｎ型不純物の濃度が高い。そのｎ型不純物の濃度は、好ましくは、１．０Ｅ＋１３／ｃｍ３以上１．０Ｅ＋１７／ｃｍ３以下である。ｎ型キャリア蓄積層２は、電流がＩＧＢＴ領域１０に流れた際の通電損失を低減する。
ｐ型ベース層１５は、ｎ型キャリア蓄積層２に対して半導体基板の第１主面側に設けられている。ｐ型ベース層１５は、ｐ型不純物として、例えばボロン（Ｂ）またはアルミニウム（Ａｌ）等を含む半導体層である。そのｐ型不純物の濃度は、好ましくは、１．０Ｅ＋１２／ｃｍ３以上１．０Ｅ＋１９／ｃｍ３以下である。ｐ型ベース層１５は、アクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂに接している。ゲートトレンチ電極１１ａにゲート駆動電圧が印加された場合、ｐ型ベース層１５にチャネルが形成される。
ｎ＋型ソース層１３は、ｐ型ベース層１５に対して半導体基板の第１主面側に設けられている。そのｎ＋型ソース層１３は、半導体基板の表層として、ｐ型ベース層１５の上面側に選択的に設けられている。ｎ＋型ソース層１３の表面（上面）は、ＩＧＢＴ領域１０における半導体基板の第１主面を構成している。ｎ＋型ソース層１３は、ｎ型不純物として、例えばヒ素またはリン等を含む半導体層である。そのｎ型不純物の濃度は、好ましくは、１．０Ｅ＋１７／ｃｍ３以上１．０Ｅ＋２０／ｃｍ３以下である。なお、ｎ＋型ソース層１３は、ｎ＋型エミッタ層と言われる場合がある。
ｐ＋型コンタクト層１４は、ｐ型ベース層１５に対して半導体基板の第１主面側に設けられている。そのｐ＋型コンタクト層１４は、半導体基板の表層として、ｐ型ベース層１５の上面側に選択的に設けられている。ｐ＋型コンタクト層１４は、ｐ型ベース層１５の上面側において、ｎ＋型ソース層１３が設けられていない領域に設けられている。ｐ＋型コンタクト層１４の表面（上面）は、ＩＧＢＴ領域１０における半導体基板の第１主面を構成している。ｐ＋型コンタクト層１４は、ｐ型不純物として、例えばボロンまたはアルミニウム等を含む半導体層である。ｐ＋型コンタクト層１４におけるｐ型不純物の濃度は、ｐ型ベース層１５におけるｐ型不純物の濃度よりも高い。そのｐ型不純物の濃度は、好ましくは、１．０Ｅ＋１５／ｃｍ３以上１．０Ｅ＋２０／ｃｍ３以下である。
ｎ型バッファ層３は、ｎ－型ドリフト層１に対して半導体基板の第２主面側に設けられている。ｎ型バッファ層３は、ｎ型不純物として、例えばリンまたはプロトン（Ｈ＋）等を含む半導体層である。ｎ型バッファ層３は、ｎ－型ドリフト層１よりもｎ型不純物の濃度が高い。そのｎ型不純物の濃度は、好ましくは、１．０Ｅ＋１２／ｃｍ３以上１．０Ｅ＋１８／ｃｍ３以下である。ｎ型バッファ層３は、半導体装置１００がオフ状態の場合に、空乏層がｐ型ベース層１５から第２主面側に伸びて、パンチスルーが発生することを低減する。
ｐ型コレクタ層１６は、ｎ型バッファ層３に対して半導体基板の第２主面側に設けられている。ｐ型コレクタ層１６の表面（下面）は、半導体基板の第２主面を構成している。ｐ型コレクタ層１６は、ｐ型不純物として、例えばボロンまたはアルミニウム等を含む半導体層である。そのｐ型不純物の濃度は、好ましくは、１．０Ｅ＋１６／ｃｍ３以上１．０Ｅ＋２０／ｃｍ３以下である。
アクティブトレンチゲート１１は、半導体基板の第１主面からｎ＋型ソース層１３、ｐ型ベース層１５およびｎ型キャリア蓄積層２を貫通し、ｎ－型ドリフト層１に達している。
ゲートトレンチ絶縁膜１１ｂは、半導体基板の第１主面から深さ方向に形成されたトレンチの内壁に沿って形成されている。ゲートトレンチ絶縁膜１１ｂは、例えば、酸化膜である。
ゲートトレンチ電極１１ａは、そのゲートトレンチ絶縁膜１１ｂを介してトレンチの内部に形成されている。ゲートトレンチ電極１１ａの底部は、ゲートトレンチ絶縁膜１１ｂを介してｎ－型ドリフト層１に対向している。ゲートトレンチ絶縁膜１１ｂは、ｎ＋型ソース層１３およびｐ型ベース層１５に接している。ゲートトレンチ電極１１ａは、例えば、導電性のポリシリコンで形成されている。ゲートトレンチ電極１１ａにゲート駆動電圧が印加された場合、ゲートトレンチ絶縁膜１１ｂに接するｐ型ベース層１５にチャネルが形成される。
ダミートレンチゲート１２は、半導体基板の第１主面からｐ＋型コンタクト層１４、ｐ型ベース層１５およびｎ型キャリア蓄積層２を貫通し、ｎ－型ドリフト層１に達している。
ダミートレンチ絶縁膜１２ｂは、半導体基板の第１主面から深さ方向に形成されたトレンチの内壁に沿って形成されている。ダミートレンチ絶縁膜１２ｂは、例えば、酸化膜である。
ダミートレンチ電極１２ａは、そのダミートレンチ絶縁膜１２ｂを介してトレンチの内部に形成されている。ダミートレンチ電極１２ａの底部は、ダミートレンチ絶縁膜１２ｂを介してｎ－型ドリフト層１に対向している。ダミートレンチ電極１２ａの両側に位置するダミートレンチ絶縁膜１２ｂのうち、少なくとも一方側のダミートレンチ絶縁膜１２ｂは、ｎ＋型ソース層１３に接していない。ダミートレンチ電極１２ａは、例えば、導電性のポリシリコンで形成されている。
層間絶縁膜４は、アクティブトレンチゲート１１のゲートトレンチ電極１１ａ上に設けられている。
バリアメタル５は、半導体基板の第１主面のうち層間絶縁膜４が設けられていない領域上、および、層間絶縁膜４上に形成されている。バリアメタル５は、例えば、Ｔｉ，ＴｉＮ，ＴｉＳｉなど、チタンを含む金属で形成される。ＴｉＳｉは、チタンとシリコン（Ｓｉ）との合金である。バリアメタル５は、ｎ＋型ソース層１３、ｐ＋型コンタクト層１４およびダミートレンチ電極１２ａにオーミック接触している。バリアメタル５は、ｎ＋型ソース層１３、ｐ＋型コンタクト層１４およびダミートレンチ電極１２ａに電気的に接続されている。
エミッタ電極６は、バリアメタル５上に設けられる。エミッタ電極６は、例えば、アルミニウムとシリコンとを含むアルミニウム合金（Ａｌ―Ｓｉ系合金）で形成されることが好ましい。エミッタ電極６は、バリアメタル５を介して、ｎ＋型ソース層１３、ｐ＋型コンタクト層１４およびダミートレンチ電極１２ａに電気的に接続されている。
コレクタ電極７は、ｐ型コレクタ層１６上に設けられる。コレクタ電極７は、エミッタ電極６と同様に、アルミニウム合金で形成されることが好ましい。コレクタ電極７は、ｐ型コレクタ層１６にオーミック接触し、そのｐ型コレクタ層１６に電気的に接続されている。
図５は、実施の形態１における半導体装置のＩＧＢＴ領域１０の構成を示す断面図である。図５は、図３に示された線分Ｂ－Ｂにおける断面を示す。
図５に示される線分Ｂ－Ｂにおける断面は、半導体基板の第１主面側の表層としてｎ＋型ソース層１３が設けられていない点で、図４に示された線分Ａ－Ａにおける断面とは異なる。つまり、図３に示されたように、ｎ＋型ソース層１３は、ｐ型ベース層１５の上面側に選択的に設けられている。
以上で、ＩＧＢＴ領域１０の構造が説明されたが、そのＩＧＢＴ領域１０の構造は上記の構造に限定されるものではない。例えば、ｐ＋型コンタクト層１４とｐ型ベース層１５とは、合わせて１つのｐ型ベース層として定義されてもよい。
ｎ型キャリア蓄積層２とｎ－型ドリフト層１とは、合わせて１つのｎ型ドリフト層として定義されてもよい。ｎ型キャリア蓄積層２は、必ずしも必要ではなく、ｎ型キャリア蓄積層２の位置にｎ－型ドリフト層１が設けられていてもよい。
ｎ型バッファ層３とｎ－型ドリフト層１とは、合わせて１つのｎ型ドリフト層として定義されてもよい。さらには、ｎ型キャリア蓄積層２とｎ型バッファ層３とｎ－型ドリフト層１とが、合わせて１つのｎ型ドリフト層として定義されてもよい。また、ｎ型バッファ層３は、必ずしも必要ではなく、ｎ型バッファ層３の位置にｎ－型ドリフト層１が設けられていてもよい。
バリアメタル５は必ずしも必要ではない。バリアメタル５が設けられない場合、エミッタ電極６は、ｎ＋型ソース層１３上、ｐ＋型コンタクト層１４上およびダミートレンチ電極１２ａ上に設けられ、それらとオーミック接触する。または、バリアメタル５は、ｎ＋型ソース層１３などのｎ型半導体層上のみに設けてられてもよい。バリアメタル５とエミッタ電極６とが、合わせて１つのエミッタ電極として定義されてもよい。ダミートレンチ電極１２ａ上の一部には、層間絶縁膜４が設けられていてもよい。その場合、エミッタ電極６は、ダミートレンチ電極１２ａ上のいずれかの領域において、そのダミートレンチ電極１２ａと電気的に接続される。
エミッタ電極６は、アルミニウム合金膜およびその他の金属膜からなる複数の金属膜で構成されていてもよい。例えば、エミッタ電極６は、アルミニウム合金膜とめっき膜とで構成されていてもよい。めっき膜は、例えば、無電解めっきあるいは電解めっきで形成される。めっき膜は、例えば、ニッケル（Ｎｉ）膜である。互いに隣接する層間絶縁膜４の間など微細領域には、タングステン膜が形成されていてもよい。エミッタ電極６は、そのタングステン膜を覆うように形成される。タングステン膜は、めっき膜よりも埋込性が良好であるため、良好なエミッタ電極６が形成される。
コレクタ電極７は、アルミニウム合金とめっき膜とで構成されていてもよい。コレクタ電極７は、エミッタ電極６とは異なる構成であってもよい。
（３）ダイオード領域２０の構造
図６は、実施の形態１における半導体装置のダイオード領域２０の構成を示す部分拡大平面図である。図６は、図１に示された半導体装置１００、または、図２に示された半導体装置１０１における領域８３を拡大して示している。
半導体装置１００および半導体装置１０１は、ダイオード領域２０に設けられたダイオードトレンチゲート２１を含む。
ダイオードトレンチゲート２１は、ダイオード領域２０における一方向に延在している。実施の形態１におけるダイオードトレンチゲート２１は、アクティブトレンチゲート１１およびダミートレンチゲート１２と同じ方向に延在している。
ダイオードトレンチゲート２１は、ダイオードトレンチ絶縁膜２１ｂおよびダイオードトレンチ電極２１ａを含む。ダイオードトレンチゲート２１の断面構造の詳細は後述するが、ダイオードトレンチ絶縁膜２１ｂは、半導体基板の第１主面から深さ方向に形成されたトレンチの内壁に沿って形成されている。ダイオードトレンチ電極２１ａは、そのダイオードトレンチ絶縁膜２１ｂを介してトレンチの内部に形成されている。
ダイオード領域２０においては、半導体基板の第１主面側の表層として、ｐ＋型コンタクト層２４とｐ型アノード層２５とが選択的に設けられている。実施の形態１において、ｐ＋型コンタクト層２４とｐ型アノード層２５とは、ダイオードトレンチゲート２１の延在方向（長手方向）に沿って、交互に設けられている。ダイオードトレンチゲート２１は、それらｐ＋型コンタクト層２４とｐ型アノード層２５とを横切るように設けられている。ｐ＋型コンタクト層２４およびｐ型アノード層２５は、互いに隣り合う２つのダイオードトレンチゲート２１の間に設けられている。ｐ＋型コンタクト層２４およびｐ型アノード層２５の詳細は、後述する。
図７は、実施の形態１における半導体装置のダイオード領域２０の構成を示す断面図である。図７は、図６に示された線分Ｃ－Ｃにおける断面を示す。図８は、図７に示される領域２００を拡大した断面図である。
半導体装置１００および半導体装置１０１は、ダイオード領域２０において、ｐ＋型コンタクト層２４、ｐ型アノード層２５、ｎ型キャリア蓄積層２、ｎ－型ドリフト層１、ｎ型バッファ層３、ｎ＋型カソード層２６、バリアメタル５、エミッタ電極６およびコレクタ電極７を含む。ダイオードセルは、例えば、ダイオードトレンチゲート２１ごとに区分けされた領域に対応する。その場合、１つのダイオードセルは、ｐ＋型コンタクト層２４、ｐ型アノード層２５、ｎ型キャリア蓄積層２、ｎ－型ドリフト層１、ｎ型バッファ層３、ｎ＋型カソード層２６、バリアメタル５、エミッタ電極６およびコレクタ電極７を含む。
ｎ－型ドリフト層１は、半導体基板の内層として形成されている。ダイオード領域２０におけるｎ－型ドリフト層１は、ＩＧＢＴ領域１０におけるｎ－型ドリフト層１と同様に、半導体基板の第１主面と第２主面との間に設けられている。ダイオード領域２０のうち、ｐ＋型コンタクト層２４が設けられている領域においては、半導体基板の第１主面は、ｐ＋型コンタクト層２４の表面（上面）に対応する。そのダイオード領域２０における第１主面は、ＩＧＢＴ領域１０における第１主面から連続している。ダイオード領域２０における第２主面は、ｎ＋型カソード層２６の表面（下面）に対応する。ダイオード領域２０における第２主面は、ＩＧＢＴ領域１０における第２主面から連続している。図７に示される断面において、半導体基板はｐ＋型コンタクト層２４の上面からｎ＋型カソード層２６の下面までの範囲に対応する。ダイオード領域２０におけるｎ－型ドリフト層１は、ＩＧＢＴ領域１０のｎ－型ドリフト層１と同様に、半導体基板の第１主面側および第２主面側に各構造が形成される前の基板の構造に由来する。つまり、ダイオード領域２０およびＩＧＢＴ領域１０のｎ－型ドリフト層１は、連続して一体的に構成されている。言い換えると、ダイオード領域２０およびＩＧＢＴ領域１０のｎ－型ドリフト層１は、同一の半導体基板に形成されている。
ｎ型キャリア蓄積層２は、ｎ－型ドリフト層１に対して半導体基板の第１主面側に設けられている。ダイオード領域２０に設けられるｎ型キャリア蓄積層２は、ＩＧＢＴ領域１０に設けられるｎ型キャリア蓄積層２と同一の面内に延在している。例えば、ダイオード領域２０におけるｎ型キャリア蓄積層２の厚さおよび不純物濃度は、ＩＧＢＴ領域１０におけるｎ型キャリア蓄積層２のそれらと同一である。
ｐ型アノード層２５は、ｎ型キャリア蓄積層２に対して半導体基板の第１主面側に設けられている。ｐ型アノード層２５は、ｐ型不純物として、例えばボロンまたはアルミニウム等を含む半導体層である。そのｐ型不純物の濃度は、好ましくは、１．０Ｅ＋１２／ｃｍ３以上１．０Ｅ＋１９／ｃｍ３以下である。ｐ型アノード層２５のｐ型不純物の濃度は、例えば、ＩＧＢＴ領域１０におけるｐ型ベース層１５のｐ型不純物の濃度と同じである。ｐ型不純物の濃度が互いに同じである場合、ｐ型アノード層２５は、例えば、ｐ型ベース層１５と同時に形成される。または例えば、ｐ型アノード層２５のｐ型不純物の濃度は、ＩＧＢＴ領域１０におけるｐ型ベース層１５のｐ型不純物の濃度よりも低くてもよい。ｐ型アノード層２５のｐ型不純物の濃度が低い場合、ダイオード動作時にダイオード領域２０に注入される正孔の量が減少する。そのため、ダイオード動作時のリカバリ損失が低減する。
ｐ＋型コンタクト層２４は、ｐ型アノード層２５に対して半導体基板の第１主面側に設けられている。図７に示されるＣ－Ｃ断面において、ｐ＋型コンタクト層２４はｐ型アノード層２５の全面を覆っている。ただし、図６および後述する図９に示されるように、ｐ＋型コンタクト層２４は、ｐ型アノード層２５の上面側に選択的に設けられている。言い換えると、ダイオード領域２０においては、ｐ＋型コンタクト層２４が、半導体基板の第１主面側の表層として、ｐ型アノード層２５の上面側に選択的に設けられている。ｐ＋型コンタクト層２４は、ｐ型不純物として、例えばボロンまたはアルミニウム等を含む半導体層である。ｐ＋型コンタクト層２４におけるｐ型不純物の濃度は、ｐ型アノード層２５におけるｐ型不純物の濃度よりも高い。そのｐ型不純物の濃度は、好ましくは、１．０Ｅ＋１５／ｃｍ３以上１．０Ｅ＋２０／ｃｍ３以下である。
ｎ型バッファ層３は、ｎ－型ドリフト層１に対して半導体基板の第２主面側に設けられている。ダイオード領域２０に設けられるｎ型バッファ層３は、ＩＧＢＴ領域１０に設けられるｎ型バッファ層３と同一の面内に延在している。例えば、ダイオード領域２０におけるｎ型バッファ層３の厚さおよび不純物濃度は、ＩＧＢＴ領域１０におけるｎ型バッファ層３のそれらと同一である。
ｎ＋型カソード層２６は、ｎ型バッファ層３に対して半導体基板の第２主面側に設けられている。ｎ＋型カソード層２６の表面（下面）は、半導体基板の第２主面を構成している。ｎ＋型カソード層２６は、ｎ型不純物として、例えばヒ素またはリン等を含む半導体層である。そのｎ型不純物の濃度は、好ましくは、１．０Ｅ＋１６／ｃｍ３以上１．０Ｅ＋２１／ｃｍ３以下である。
ダイオードトレンチゲート２１は、半導体基板の第１主面からｐ＋型コンタクト層２４、ｐ型アノード層２５およびｎ型キャリア蓄積層２を貫通し、ｎ－型ドリフト層１に達している。
ダイオードトレンチ絶縁膜２１ｂは、半導体基板の第１主面から深さ方向に形成されたトレンチ８の内壁に沿って形成されている。ダイオードトレンチ絶縁膜２１ｂは、例えば、酸化膜である。
ダイオードトレンチ電極２１ａは、そのダイオードトレンチ絶縁膜２１ｂを介してトレンチ８の内部に形成されている。ダイオードトレンチ電極２１ａの底部は、ダイオードトレンチ絶縁膜２１ｂを介してｎ－型ドリフト層１に対向している。ダイオードトレンチ電極２１ａは、例えば、導電性のポリシリコンで形成されている。
ダイオードトレンチ絶縁膜２１ｂは、トレンチ８の内壁のうち、トレンチ８の下部側壁８ｂと底部８ｃとに沿って形成されている。その下部側壁８ｂは、トレンチ８の上端側に位置する上部側壁８ａよりも下方に位置している。トレンチ８の上部側壁８ａは、ダイオードトレンチ絶縁膜２１ｂには覆われていない。
ダイオードトレンチ絶縁膜２１ｂの上端２１ｃは、ダイオードトレンチ電極２１ａの上面よりも下方、かつ、ｎ型キャリア蓄積層２よりも上方に位置している。より好ましくは、ダイオードトレンチ絶縁膜２１ｂの上端２１ｃは、ｐ＋型コンタクト層２４よりも下方に位置している。ダイオードトレンチ絶縁膜２１ｂの上端２１ｃとは、トレンチ８の上部側壁８ａの下端および下部側壁８ｂの上端に対応する。ｐ型アノード層２５の側面の一部は、ダイオードトレンチ絶縁膜２１ｂに覆われていない。一方で、ｎ型キャリア蓄積層２の側面は、ダイオードトレンチ絶縁膜２１ｂに覆われている。半導体基板の第１主面からダイオードトレンチ絶縁膜２１ｂの上端２１ｃまでの深さＤは、０．５μｍ以上であることが好ましい。
バリアメタル５は、ｐ＋型コンタクト層２４上およびダイオードトレンチ電極２１ａ上だけでなく、トレンチ８の上部側壁８ａおよびダイオードトレンチ電極２１ａの側面を覆っている。バリアメタル５は、ＩＧＢＴ領域１０におけるバリアメタル５と同様に、例えば、Ｔｉ，ＴｉＮ，ＴｉＳｉなど、チタンを含む金属で形成されている。バリアメタル５は、ｐ＋型コンタクト層２４およびダイオードトレンチ電極２１ａにオーミック接触している。さらに、バリアメタル５は、トレンチ８の上部側壁８ａにおいてｐ型アノード層２５およびｐ＋型コンタクト層２４の側面にオーミック接触している。
エミッタ電極６は、バリアメタル５上に設けられる。エミッタ電極６は、ＩＧＢＴ領域１０におけるエミッタ電極６と同様に、例えば、アルミニウム合金（Ａｌ―Ｓｉ系合金）で形成されることが好ましい。エミッタ電極６は、バリアメタル５を介して、ダイオードトレンチ電極２１ａ、ｐ＋型コンタクト層２４およびｐ型アノード層２５に電気的に接続されている。
コレクタ電極７は、ｎ＋型カソード層２６上に設けられる。コレクタ電極７は、ＩＧＢＴ領域１０におけるコレクタ電極７と同様に、アルミニウム合金で形成されることが好ましい。コレクタ電極７は、ｎ＋型カソード層２６にオーミック接触している。
図９は、実施の形態１における半導体装置のダイオード領域２０の構成を示す断面図である。図９は、図６に示された線分Ｄ－Ｄにおける断面を示す。
図９に示される線分Ｄ－Ｄおける断面は、半導体基板の第１主面側のｐ＋型コンタクト層２４が設けられていない点で、図７に示される線分Ｃ－Ｃにおける断面とは異なる。つまり、図６に示されるように、ｐ＋型コンタクト層２４は、ｐ型アノード層２５の上面側に選択的に設けられている。ダイオード領域２０のうち、ｐ＋型コンタクト層２４が設けられていない領域においては、半導体基板の第１主面は、ｐ型アノード層２５の表面（上面）に対応する。また、図９に示される断面において、１つのダイオードセルは、ｐ型アノード層２５、ｎ型キャリア蓄積層２、ｎ－型ドリフト層１、ｎ型バッファ層３、ｎ＋型カソード層２６、バリアメタル５、エミッタ電極６およびコレクタ電極７を含む。
Ｄ－Ｄ断面においても、バリアメタル５は、トレンチ８の上部側壁８ａにて露出するｐ型アノード層２５の側面にオーミック接触している。
以上で、ダイオード領域２０の構造が説明されたが、ダイオード領域２０の構造は上記の構造に限定されるものではない。例えば、ｐ＋型コンタクト層２４とｐ型アノード層２５とは、合わせて１つのｐ型アノード層として定義されてもよい。ｐ＋型コンタクト層２４のｐ型不純物の濃度は、ＩＧＢＴ領域１０におけるｐ＋型コンタクト層１４のｐ型不純物と同じであってもよいし、異なっていてもよい。
ｎ型キャリア蓄積層２とｎ－型ドリフト層１とは、合わせて１つのｎ型ドリフト層として定義されてもよい。ダイオード領域２０におけるｎ型キャリア蓄積層２は、必ずしも必要ではなく、ｎ型キャリア蓄積層２の位置にｎ－型ドリフト層１が設けられていてもよい。ＩＧＢＴ領域１０にｎ型キャリア蓄積層２が設けられる場合であっても、ダイオード領域２０におけるｎ型キャリア蓄積層２が設けられる必要はない。
ｎ型バッファ層３とｎ－型ドリフト層１とは、合わせて１つのｎ型ドリフト層として定義されてもよい。さらには、ｎ型キャリア蓄積層２とｎ型バッファ層３とｎ－型ドリフト層１とが、合わせて１つのｎ型ドリフト層として定義されてもよい。また、ｎ型バッファ層３は、必ずしも必要ではなく、ｎ型バッファ層３の位置にｎ－型ドリフト層１が設けられていてもよい。
ｎ＋型カソード層２６は、ダイオード領域２０の全部に設けられていてもよいし、一部に設けられていてもよい。図示は省略するが、半導体装置１００および半導体装置１０１は、ダイオード領域２０における半導体基板の第２主面を構成する半導体層として、ｎ＋型カソード層２６とｐ＋型カソード層とが交互に配置された半導体層を含んでいてもよい。そのような構造は、例えば、ｎ＋型カソード層２６が形成された領域の一部に、ｐ型不純物を選択的に注入する工程により形成される。ｎ＋型カソード層２６とｐ＋型カソード層とが交互に配置された半導体層を含むダイオードは、ＲＦＣ（Relaxed Field of Cathode）ダイオードと言われる。
バリアメタル５は必ずしも必要ではない。バリアメタル５が設けられない場合、エミッタ電極６は、ｐ型アノード層２５上、ｐ＋型コンタクト層２４上およびダイオードトレンチ電極２１ａ上だけでなく、トレンチ８の上部側壁８ａおよびダイオードトレンチ電極２１ａの側面を覆う。エミッタ電極６は、トレンチ８の上部側壁８ａにおいてｐ型アノード層２５およびｐ＋型コンタクト層２４の側面にオーミック接触する（図示せず）。ダイオードトレンチ電極２１ａ上の一部には、層間絶縁膜４が設けられていてもよい。その場合、エミッタ電極６は、ダイオードトレンチ電極２１ａ上のいずれかの領域において、そのダイオードトレンチ電極２１ａと電気的に接続される。
（４）ＩＧＢＴ領域１０とダイオード領域２０との境界部分の構造
図１０は、ＩＧＢＴ領域１０とダイオード領域２０との境界部分の構成を示す断面図である。図１０は、図１または図２に示される線分Ｅ－Ｅにおける断面を示す。
ＩＧＢＴ領域１０の第２主面側に設けられたｐ型コレクタ層１６は、ＩＧＢＴ領域１０とダイオード領域２０との境界から距離Ｕ１だけダイオード領域２０にはみ出して設けられている。ｐ型コレクタ層１６がダイオード領域２０にはみ出さない構造と比較して、ｎ＋型カソード層２６とアクティブトレンチゲート１１との距離が拡大する。このような構造は、還流ダイオードの動作時に、ゲート駆動電圧がゲートトレンチ電極１１ａに印加された場合であっても、アクティブトレンチゲート１１に隣接して形成されるチャネルからｎ＋型カソード層２６へ流れる電流を減少させる。距離Ｕ１は、例えば１００μｍである。ただし、半導体装置１００または半導体装置１０１の用途によっては、距離Ｕ１が０μｍあるいは１００μｍよりも小さい距離であってもよい。
（５）終端領域３０の構造
図１１は、ＩＧＢＴ領域１０と終端領域３０との境界部分の構成を示す断面図である。図１１は、図１または図２に示される線分Ｆ－Ｆにおける断面を示す。図１２は、ダイオード領域２０と終端領域３０との境界部分の構成を示す断面図である。図１２は、図１に示される線分Ｇ－Ｇにおける断面を示す。
半導体装置１００および半導体装置１０１は、終端領域３０において、ｎ－型ドリフト層１、ｐ型終端ウェル層３１、ｎ＋型チャネルストッパ層３２、ｎ型バッファ層３、ｐ型終端コレクタ層１６ａ、層間絶縁膜４、バリアメタル５、エミッタ電極６、終端電極６ａ、半絶縁性膜３３、終端保護膜３４およびコレクタ電極７を含む。
終端領域３０におけるｎ－型ドリフト層１は、ＩＧＢＴ領域１０およびダイオード領域２０のｎ－型ドリフト層１と同様に、半導体基板の第１主面と第２主面との間に設けられている。ただし、終端領域３０におけるｎ－型ドリフト層１の一部は、半導体基板の表層として第１主面に露出している。その終端領域３０における第１主面は、ｎ－型ドリフト層１、ｐ型終端ウェル層３１およびｎ＋型チャネルストッパ層３２の表面に対応する。つまり、終端領域３０における第１主面は、図１１におけるｎ－型ドリフト層１、ｐ型終端ウェル層３１およびｎ＋型チャネルストッパ層３２の上面に対応する。終端領域３０における第１主面は、ＩＧＢＴ領域１０またはダイオード領域２０における第１主面から連続している。終端領域３０における第２主面は、ｐ型終端コレクタ層１６ａの表面に対応する。つまり、終端領域３０における第２主面は、図１１におけるｐ型終端コレクタ層１６ａの下面に対応する。終端領域３０における第２主面は、ＩＧＢＴ領域１０またはダイオード領域２０における第２主面から連続している。終端領域３０におけるｎ－型ドリフト層１は、ＩＧＢＴ領域１０およびダイオード領域２０のｎ－型ドリフト層１と同様に、半導体基板の第１主面側または第２主面側に各構造が形成される前の基板の構造に由来する。つまり、終端領域３０、ＩＧＢＴ領域１０およびダイオード領域２０のｎ－型ドリフト層１は、連続して一体的に構成されている。言い換えると、終端領域３０、ＩＧＢＴ領域１０およびダイオード領域２０のｎ－型ドリフト層１は、同一の半導体基板に形成されている。
ｐ型終端ウェル層３１は、ｎ－型ドリフト層１に対して半導体基板の第１主面側に設けられている。ｐ型終端ウェル層３１は、平面視において、セル領域を取り囲むように設けられている。実施の形態１においては、３つのｐ型終端ウェル層３１が、平面視において、三重のリングを形成してセル領域を取り囲んでいる。その３つのｐ型終端ウェル層３１は、ＦＬＲを形成している。ｐ型終端ウェル層３１の個数は、３つに限定されるものではない。ｐ型終端ウェル層３１の個数は、半導体装置１００または半導体装置１０１の耐圧設計によって適宜選択される。ｐ型終端ウェル層３１は、ｐ型不純物として、例えばボロンまたはアルミニウム等を有する半導体層である。そのｐ型不純物の濃度は１．０Ｅ＋１４／ｃｍ３以上１．０Ｅ＋１９／ｃｍ３以下である。
ｎ＋型チャネルストッパ層３２は、ｎ－型ドリフト層１に対して半導体基板の第１主面側に設けられている。ｎ＋型チャネルストッパ層３２は、平面視において、ｐ型終端ウェル層３１のさらに外側に設けられている。ｎ＋型チャネルストッパ層３２は、ｐ型終端ウェル層３１を取り囲むように設けられている。
ｎ型バッファ層３は、ｎ－型ドリフト層１に対して半導体基板の第２主面側に設けられている。終端領域３０に設けられるｎ型バッファ層３は、ＩＧＢＴ領域１０またはダイオード領域２０に設けられるｎ型バッファ層３と同様の構成を有する。終端領域３０に設けられるｎ型バッファ層３は、ＩＧＢＴ領域１０またはダイオード領域２０に設けられるｎ型バッファ層３と連続して一体的に形成されている。ｎ型バッファ層３とｎ－型ドリフト層１とは、合わせて１つのｎ型ドリフト層として定義されてもよい。また、ｎ型バッファ層３は、必ずしも必要ではない。ｎ型バッファ層３の位置にｎ－型ドリフト層１が設けられていてもよい。
ｐ型終端コレクタ層１６ａは、ｎ型バッファ層３に対して半導体基板の第２主面側に設けられている。ｐ型終端コレクタ層１６ａは、ＩＧＢＴ領域１０に設けられるｐ型コレクタ層１６と同様の構成を有する。ｐ型終端コレクタ層１６ａは、ＩＧＢＴ領域１０に設けられるｐ型コレクタ層１６と連続して一体的に形成されている。終端領域３０のｐ型終端コレクタ層１６ａとＩＧＢＴ領域１０のｐ型コレクタ層１６とは、合わせて１つのｐ型コレクタ層として定義されてもよい。
図１２に示されるように、ｐ型終端コレクタ層１６ａは、ダイオード領域２０と終端領域３０との境界から距離Ｕ２だけダイオード領域２０にはみ出して設けられている。ｐ型終端コレクタ層１６ａがダイオード領域２０にはみ出さない構造と比較して、ｎ＋型カソード層２６とｐ型終端ウェル層３１との距離が拡大する。このような構造は、ｐ型終端ウェル層３１が還流ダイオードのアノードとして動作することを防ぐ。距離Ｕ２は、例えば１００μｍである。
層間絶縁膜４は、半導体基板の第１主面上に設けられている。層間絶縁膜４は、コンタクトホールを有する。コンタクトホールは、ｐ型終端ウェル層３１およびｎ＋型チャネルストッパ層３２の位置に対応して設けられている。コンタクトホールからは、ｐ型終端ウェル層３１またはｎ＋型チャネルストッパ層３２の表面が露出している。
バリアメタル５は、ｐ型終端ウェル層３１上およびｎ＋型チャネルストッパ層３２上に設けられる。
エミッタ電極６は、ＩＧＢＴ領域１０またはダイオード領域２０に近いｐ型終端ウェル層３１に、バリアメタル５を介して電気的に接続されるように設けられる。終端領域３０におけるエミッタ電極６は、ＩＧＢＴ領域１０またはダイオード領域２０のエミッタ電極６と連続して一体的に形成されている。
終端電極６ａは、エミッタ電極６とは分離され、エミッタ電極６よりも外側に設けられている。終端電極６ａは、コンタクトホール内のバリアメタル５を介して、ｐ型終端ウェル層３１およびｎ＋型チャネルストッパ層３２に電気的に接続されている。
半絶縁性膜３３は、エミッタ電極６と終端電極６ａとを電気的に接続するよう設けられる。半絶縁性膜３３は、例えば、半絶縁性シリコン窒化膜（semi-insulating Silicon Nitride：sin SiN）である。
終端保護膜３４は、エミッタ電極６、終端電極６ａおよび半絶縁性膜３３を覆う。終端保護膜３４は、例えば、ポリイミドで形成される。
コレクタ電極７は、ｐ型終端コレクタ層１６ａ上、つまり半導体基板の第２主面上に設けられている。終端領域３０におけるコレクタ電極７は、ＩＧＢＴ領域１０およびダイオード領域２０におけるコレクタ電極７と連続して一体的に形成されている。
（６）半導体装置の製造方法
図１３から図２５は、実施の形態１における半導体装置の製造方法を示す図である。図１３から図１９は、半導体装置の第１主面側の構造を形成する工程を示している。図２２から図２５は、半導体装置の第２主面側の構造を形成する工程を示している。各図は、ＩＧＢＴ領域１０とダイオード領域２０との境界部分の断面、すなわち図１または図２に示される線分Ｅ－Ｅにおける断面を示している。
図１３は、半導体基板を準備する工程を示す図である。実施の形態１においては、半導体基板として、ｎ型不純物を含むｎ型ウエハが準備される。この工程においては、その半導体基板全体がｎ－型ドリフト層１に対応する。ｎ型不純物の濃度は、半導体装置１００または半導体装置１０１の耐圧仕様によって適宜選択される。例えば、半導体装置の耐圧仕様が１２００Ｖである場合、ｎ型不純物の濃度はｎ－型ドリフト層１の比抵抗が４０～１２０Ω・ｃｍ程度となるように調整される。図１３には、半導体基板全体がｎ－型ドリフト層１であるｎ型ウエハを準備する工程が示されているが、半導体基板を準備する工程はそれに限定されるものではない。例えば、半導体基板の第１主面または第２主面からｎ型不純物をイオン注入する工程と、熱処理によってそのｎ型不純物を拡散させる工程とによって、ｎ－型ドリフト層１を含む半導体基板が準備されてもよい。なお、半導体基板は、ＦＺ（Floating Zone）法で作製された、いわゆるＦＺウエハであってもよいし、ＭＣＺ（Magnetic field applied CZochralki）法で作製された、いわゆるＭＣＺウエハであってもよい。または、半導体基板は、昇華法あるいはＣＶＤ（chemical vapor deposition）によって作製されたウエハであってもよい。
半導体基板には、半導体装置１００または半導体装置１０１の構成に応じて、ＩＧＢＴセルが配置されるべきＩＧＢＴ領域１０と、ダイオードセルが配置されるべきダイオード領域２０とが予め定められている。図１３には示されていないが、ＩＧＢＴ領域１０およびダイオード領域２０の周囲には、耐圧保持構造が形成されるべき終端領域３０が予め定められている。以下では、主としてＩＧＢＴ領域１０およびダイオード領域２０における各構造の製造方法を説明する。
図１４は、ｎ型キャリア蓄積層２とｐ型ベース層１５とｐ型アノード層２５とを形成する工程を示す図である。ｎ型キャリア蓄積層２の形成のためのｎ型不純物が半導体基板の第１主面側からｎ－型ドリフト層１の表層にイオン注入される。ｎ型不純物は、例えばリンである。ｐ型ベース層１５およびｐ型アノード層２５の形成のためのｐ型不純物が半導体基板の第１主面にイオン注入される。ｐ型不純物は、例えばボロンである。イオン注入後に熱処理が施される。その熱処理によってｎ型不純物およびｐ型不純物は拡散し、ｎ型キャリア蓄積層２、ｐ型ベース層１５およびｐ型アノード層２５が形成される。
上記のイオン注入の際、半導体基板の第１主面には、所定の領域に開口を有するマスクが形成される。ｎ型不純物およびｐ型不純物は、マスクの開口に対応した領域に注入される。そのマスクは、半導体基板の第１主面にレジストを塗布する工程、および、リソグラフィー（写真製版）技術によってレジストの所定の領域に開口を形成する工程によって形成される。以下、このような所定の領域に開口を有するマスクを形成する処理を、マスク処理と言う。ｎ型不純物およびｐ型不純物は、マスク処理によって所定の領域に注入される。その結果、ｎ型キャリア蓄積層２、ｐ型ベース層１５およびｐ型アノード層２５は、半導体基板の第１主面の面内に選択的に形成される。
ｐ型ベース層１５およびｐ型アノード層２５の構成が互いに同一である場合、すなわち、それらの深さおよびｐ型不純物の濃度が同一である場合、ｐ型不純物は、同時にイオン注入される。一方で、ｐ型ベース層１５およびｐ型アノード層２５の構成が互いに異なる場合、すなわち、それらの深さまたはｐ型不純物濃度が異なる場合、ｐ型ベース層１５のためのｐ型不純物と、ｐ型アノード層２５のためのｐ型不純物とは、マスク処理によって別々にイオン注入される。例えば、ＩＧＢＴ領域１０に設けられた開口を介して、ｐ型ベース層１５のためのｐ型不純物がイオン注入される。ダイオード領域２０に設けられた開口を介して、ｐ型アノード層２５のためのｐ型不純物がイオン注入される。
図示は省略するが、終端領域３０における耐圧保持構造としてｐ型終端ウェル層３１を有するＦＬＲを形成する工程は、ＩＧＢＴ領域１０およびダイオード領域２０を加工する前に行われてもよいし、ＩＧＢＴ領域１０あるいはダイオード領域２０にｐ型不純物をイオン注入する際に同時に行われてもよい。例えば、終端領域３０におけるｐ型終端ウェル層３１の構成が、ｐ型アノード層２５の構成と同一である場合、ｐ型終端ウェル層３１のためのｐ型不純物は、ｐ型アノード層２５のためのｐ型不純物と同時にイオン注入される。それにより、深さおよびｐ型不純物濃度が同一のｐ型終端ウェル層３１とｐ型アノード層２５とが形成される。ｐ型終端ウェル層３１およびｐ型アノード層２５の深さまたはｐ型不純物の濃度が互いに異なる場合、ｐ型終端ウェル層３１のためのｐ型不純物と、ｐ型アノード層２５のためのｐ型不純物とは、マスク処理によって別々にイオン注入される。ｐ型終端ウェル層３１およびｐ型アノード層２５の構成が互いに異なる場合であっても、ｐ型終端ウェル層３１のためのｐ型不純物が、ｐ型アノード層２５のためのｐ型不純物と同時にイオン注入されてもよい。ただし、ｐ型終端ウェル層３１が形成される領域およびｐ型アノード層２５が形成される領域のうち少なくとも一方のマスクの開口には、メッシュ形状が形成される。そのメッシュ形状により開口率が減少するため、半導体基板内へのｐ型不純物の注入量が制御される。ここでは、ｐ型終端ウェル層３１およびｐ型アノード層２５の形成関係について述べたが、ｐ型終端ウェル層３１およびｐ型ベース層１５の形成関係も同様である。さらには、ｐ型終端ウェル層３１、ｐ型ベース層１５およびｐ型アノード層２５の形成のためのｐ型不純物が同時にイオン注入されてもよい。ｎ型キャリア蓄積層２およびｐ型ベース層１５は、ＩＧＢＴ領域１０に形成され、終端領域３０でｐ型終端ウェル層３１に接続される。ｎ型キャリア蓄積層２およびｐ型アノード層２５は、ダイオード領域２０に形成され、終端領域３０でｐ型終端ウェル層３１に接続される。
図１５は、ｎ＋型ソース層１３、ｐ＋型コンタクト層１４およびｐ＋型コンタクト層２４を形成する工程を示す図である。ｎ＋型ソース層１３の形成のためのｎ型不純物が、半導体基板の第１主面側からｐ型ベース層１５の表層にイオン注入される。ｎ型不純物は、例えば、砒素またはリンである。この際、ＩＧＢＴ領域１０内の所定の領域にのみｎ型不純物が注入されるようマスクの開口が配置される。このマスク処理により、ｎ＋型ソース層１３がＩＧＢＴ領域１０におけるｐ型ベース層１５の表層に選択的に形成される。
同様に、ｐ＋型コンタクト層１４およびｐ＋型コンタクト層２４の形成のためのｐ型不純物が、半導体基板の第１主面側からイオン注入される。ｐ型不純物は、例えば、ボロンまたはアルミニウムである。この際、ＩＧＢＴ領域１０内の所定の領域およびダイオード領域２０内の所定の領域にのみｐ型不純物が注入されるようマスクの開口が配置される。このマスク処理により、ｐ＋型コンタクト層１４およびｐ＋型コンタクト層２４が、ＩＧＢＴ領域１０およびダイオード領域２０におけるｐ型ベース層１５の表層にそれぞれ選択的に形成される。
図１６は、トレンチ８を形成する工程を示す図である。トレンチ８は、半導体基板の第１主面にハードマスク用の材料を堆積させる工程、フォトリソグラフィーによってトレンチ８に対応する部分に開口を含むハードマスクを形成する工程、および、ハードマスクを介して半導体基板をエッチングする工程によって、形成される。ハードマスクは、例えばＳｉＯ２などの薄膜である。
ＩＧＢＴ領域１０におけるトレンチ８は、半導体基板の第１主面からｐ型ベース層１５およびｎ型キャリア蓄積層２を貫通し、ｎ－型ドリフト層１に達する。ＩＧＢＴ領域１０に形成される複数のトレンチ８のうち一部のトレンチは、ｎ＋型ソース層１３も貫通し、また別の一部のトレンチは、ｐ＋型コンタクト層１４も貫通している。ダイオード領域２０におけるトレンチ８は、半導体基板の第１主面からｐ型アノード層２５およびｎ型キャリア蓄積層２を貫通し、ｎ－型ドリフト層１に達する。半導体基板の表層として、ｐ＋型コンタクト層２４が設けられている領域においては、トレンチ８は、そのｐ＋型コンタクト層２４も貫通している。
図１６において、ＩＧＢＴ領域１０におけるトレンチ８のピッチは、ダイオード領域２０におけるトレンチ８のピッチと同じである。しかし、ＩＧＢＴ領域１０におけるトレンチ８のピッチは、ダイオード領域２０におけるトレンチ８のピッチと異なっていてもよい。トレンチ８のピッチは、マスク処理におけるマスクパターンにより適宜変更される。
図１７は、酸化膜９を形成する工程を示す図である。半導体基板が、酸素を含む雰囲気中で加熱される。酸化膜９がトレンチ８の内壁および半導体基板の第１主面に形成される。ＩＧＢＴ領域１０においては、ｎ＋型ソース層１３を貫通しているトレンチ８の内壁に形成される酸化膜９が、ゲートトレンチ絶縁膜１１ｂに対応する。同様に、ＩＧＢＴ領域１０において、ｐ＋型コンタクト層１４を貫通しているトレンチ８の内壁に形成される酸化膜９が、ダミートレンチ絶縁膜１２ｂに対応する。なお、半導体基板の第１主面に形成された酸化膜９は後の工程で除去される。
図１８は、ゲートトレンチ電極１１ａ、ダミートレンチ電極１２ａおよびダイオードトレンチ電極２１ａを形成する工程を示す図である。ｎ型またはｐ型の不純物がドープされたポリシリコンが、ＣＶＤ（chemical vapor deposition）などによってトレンチ８の内部に堆積する。その結果、ゲートトレンチ電極１１ａが、ゲートトレンチ絶縁膜１１ｂを介してトレンチ８の内部に形成される。ダミートレンチ電極１２ａが、ダミートレンチ絶縁膜１２ｂを介してトレンチ８の内部に形成される。ダイオードトレンチ電極２１ａが、ダイオードトレンチ絶縁膜２１ｂを介してトレンチ８の内部に形成される。
図１９は、絶縁材料膜４ａを形成する工程を示す図である。絶縁材料膜４ａは、半導体基板の第１主面に形成される。絶縁材料膜４ａは、例えば、ＳｉＯ２を含む。
図２０は、ＩＧＢＴ領域１０にコンタクトホールを形成する工程を示す図である。絶縁材料膜４ａにマスク処理が施された後、絶縁材料膜４ａおよび酸化膜９がエッチングされる。エッチングは、ドライエッチングによって形成される。ドライエッチングは、フルオロカーボンを含むガス雰囲気で行われる。ガスは、例えば、Ｃ５Ｆ８、Ｃ４Ｆ８、ＣＨＦ３、ＣＦ４、Ｃ４Ｆ６、Ｃ３Ｆ８、Ｃ２Ｆ６等を含む。コンタクトホールは、ＩＧＢＴ領域１０のｎ＋型ソース層１３、ｐ＋型コンタクト層１４およびダミートレンチゲート１２の位置に形成され、ダイオード領域２０には形成されない。この工程により、ｎ＋型ソース層１３、ｐ＋型コンタクト層１４およびダミートレンチ電極１２ａが露出する。マスクで覆われていた領域、つまり、ＩＧＢＴ領域１０のアクティブトレンチゲート１１上には、絶縁材料膜４ａが残り、層間絶縁膜４が形成される。
図２１は、ダイオード領域２０にコンタクトホールを形成する工程を示す図である。より詳細には、図２１は、ダイオード領域２０のトレンチ８の上部側壁８ａを露出させる工程を示す。絶縁材料膜４ａにマスク処理が施された後、絶縁材料膜４ａおよび酸化膜９がエッチングされる。この際、既に層間絶縁膜４が形成されたＩＧＢＴ領域１０の全面はマスクによって覆われる。エッチングは、ドライエッチングによって形成される。ドライエッチングは、フルオロカーボンを含むガス雰囲気で行われる。コンタクトホールは、ｐ＋型コンタクト層２４およびダイオードトレンチゲート２１の位置に形成される。
ダイオード領域２０の絶縁材料膜４ａがエッチングされる際、マスクで覆われていないダミートレンチゲート１２のダイオードトレンチ絶縁膜２１ｂの上部もエッチングされる。その結果、トレンチ８の上部側壁８ａが露出する。トレンチ８の上部側壁８ａとダイオードトレンチ電極２１ａとの間に隙間が形成される。ダイオードトレンチ絶縁膜２１ｂは、トレンチ８の下部側壁８ｂと底部８ｃとに残る。
図２２は、バリアメタル５およびエミッタ電極６を形成する工程を示す図である。バリアメタル５が、半導体基板の第１主面および層間絶縁膜４上に形成される。また、バリアメタル５は、トレンチ８の上部側壁８ａとダイオードトレンチ電極２１ａとの隙間にも堆積する。バリアメタル５は、例えば、Ｔｉ，ＴｉＮ，ＴｉＳｉなど、チタンを含む金属である。バリアメタル５は、ＰＶＤ（physical vapor deposition）またはＣＶＤによって製膜される。バリアメタル５は、トレンチ８の上部側壁８ａにて露出するｐ型アノード層２５およびｐ＋型コンタクト層２４の各側面に接触している。また、バリアメタル５は、ダイオードトレンチ電極２１ａの上面および側面にも接触している。
さらに、エミッタ電極６がバリアメタル５上に形成される。エミッタ電極６は、例えば、アルミシリコン合金（Ａｌ－Ｓｉ系合金）を含む。エミッタ電極６は、スパッタリング、蒸着等のＰＶＤによって形成される。また、エミッタ電極６として、アルミシリコン合金の上にニッケル合金（Ｎｉ合金）が、無電解めっきあるいは電解めっきによって形成されてもよい。めっき法は、厚い金属膜を容易に形成することを可能にする。厚膜のエミッタ電極６の熱容量は増加するため、エミッタ電極６の耐熱性が向上する。なお、アルミシリコン合金上に、めっき処理でニッケル合金をさらに形成する場合、そのめっき処理は半導体基板の第２主面側の加工が行われた後に実施してもよい。
図２３は、半導体基板を薄板化する工程を示す図である。半導体基板の第２主面が研削され、半導体装置の設計に応じた所定の厚さに薄板化される。研削後の半導体基板の厚さは、例えば、８０μｍ以上２００μｍ以下である。
図２４は、ｎ型バッファ層３およびｐ型コレクタ層１６を形成する工程を示す図である。ｎ型バッファ層３の形成のためのｎ型不純物が、半導体基板の第２主面側からｎ－型ドリフト層１の表層にイオン注入される。ｎ型不純物として、例えば、リンが注入されてもよいし、プロトンが注入されてもよい。または例えば、リンおよびプロトンの両方が注入されてもよい。
プロトンは、比較的低い加速エネルギーで半導体基板の第２主面から深い位置にまで注入される。プロトンの注入深さは、加速エネルギーの変更によって比較的容易に制御される。このため、加速エネルギーを変更しながら、プロトンが複数回イオン注入された場合、リンを含むｎ型バッファ層３よりも、半導体基板の厚さ方向に幅が広いｎ型バッファ層３が形成される。
リンは、プロトンと比較して、ｎ型不純物としての活性化率が高い。薄板化した半導体基板であっても、リンを含むｎ型バッファ層３は、より確実に空乏層の拡大によるパンチスルーの発生を低減させる。半導体基板をより一層薄板化するためには、プロトンおよびリンの両方を含むｎ型バッファ層３が形成されることが好ましい。その場合、プロトンはリンよりも半導体基板の第２主面から深い位置に注入される。
さらに、ｐ型コレクタ層１６の形成のためのｐ型不純物が、半導体基板の第２主面側からイオン注入される。ｐ型不純物として、例えば、ボロンが注入される。イオン注入後、半導体基板の第２主面にレーザーが照射される。そのレーザーアニールによって、注入されたボロンが活性化し、ｐ型コレクタ層１６が形成される。
このレーザーアニールの際、半導体基板の第２主面から比較的浅い位置に注入されたｎ型バッファ層３のリンも同時に活性化される。一方で、プロトンは３８０℃～４２０℃程度の比較的低いアニール温度で活性化される。そのため、プロトンが注入された後、そのプロトンの活性化の工程以外で、半導体基板が３８０℃～４２０℃よりも高い温度に加熱されないことが好ましい。レーザーアニールは、半導体基板の第２主面近傍のみを高温に加熱する。そのため、レーザーアニールは、プロトンの注入後におけるｎ型不純物またはｐ型不純物の活性化に有効である。
ｎ型バッファ層３は、ＩＧＢＴ領域１０、ダイオード領域２０および終端領域３０に形成されてもよいし、ＩＧＢＴ領域１０またはダイオード領域２０のみに形成されてもよい。ｐ型コレクタ層１６は、終端領域３０にも形成される。ここでは、終端領域３０のｐ型コレクタ層１６は、ｐ型終端コレクタ層１６ａに対応する。
図２５は、ｎ＋型カソード層２６を形成する工程を示す図である。ｎ＋型カソード層２６の形成のためのｎ型不純物が、ダイオード領域２０における半導体基板の第２主面にイオン注入される。ｎ型不純物として、リンが注入される。ＩＧＢＴ領域１０とダイオード領域２０との境界からダイオード領域２０側に距離Ｕ１の位置に、ｐ型コレクタ層１６とｎ＋型カソード層２６との境界が位置するように、マスク処理によってｎ型不純物が選択的に注入される。
ｎ＋型カソード層２６を形成するためのｎ型不純物の注入量は、ｐ型コレクタ層１６に含まれるｐ型不純物の注入量より多い。ｎ＋型カソード層２６のｎ型不純物は、ｐ型コレクタ層１６が形成されている領域に注入される。すなわち、そのｎ型不純物の注入により、ｐ型半導体をｎ型半導体に変更する必要がある。そのため、ｎ＋型カソード層２６が形成される領域の全てにおいて、ｎ型不純物の濃度がｐ型不純物の濃度より高くなるように、ｎ型不純物が注入される。
図２５においては、第２主面からのｐ型コレクタ層１６の深さとｎ＋型カソード層２６の深さとが同じである例が示されているが、ｐ型コレクタ層１６およびｎ＋型カソード層２６の深さの関係はそれに限定されるものではない。ｎ＋型カソード層２６の深さは、ｐ型コレクタ層１６の深さ以上である。
図２６は、コレクタ電極７を形成する工程を示す図である。コレクタ電極７は、ＩＧＢＴ領域１０、ダイオード領域２０および終端領域３０における第２主面に形成される。コレクタ電極７は、半導体基板の第２主面の全面に亘って形成されてもよい。
コレクタ電極７は、アルミシリコン合金、チタン等を含む。コレクタ電極７は、スパッタリング、蒸着等のＰＶＤによって形成される。コレクタ電極７は、アルミシリコン合金、チタン、ニッケルあるいは金など複数の金属層が積層された構成を有していてもよい。また、ＰＶＤによって形成された金属膜上に、無電解めっきあるいは電解めっきによってさらなる金属膜が、コレクタ電極７として形成されてもよい。
実施の形態１においては、複数の半導体装置１００または複数の半導体装置１０１が、上記の製造工程によって、１枚の半導体基板上にマトリクス状に作製される。複数の半導体装置は、レーザーダイシングあるいはブレードダイシングによって、個々の半導体装置に切り分けられる。それにより、半導体装置１００または半導体装置１０１が完成する。
（７）トレンチの上部側壁の作用
図２７は、ダイオードトレンチ絶縁膜２１ｂの上端２１ｃの位置とダイオードの順方向電圧降下（ＶＦ）との関係を示す図である。すなわち、図２７は、半導体基板の第１主面からダイオードトレンチ絶縁膜２１ｂの上端２１ｃまでの深さＤと順方向電圧降下（ＶＦ）との関係を示している。順方向電圧降下（ＶＦ）は、規格化された値で示されている。
図２８は、ダイオードトレンチ絶縁膜２１ｂの上端２１ｃの位置とリカバリ電流（Ｉｒｒ）との関係を示す図である。すなわち、図２８は、深さＤとリカバリ電流（Ｉｒｒ）との関係を示している。リカバリ電流（Ｉｒｒ）は、規格化された値で示されている。
図２９は、ダイオードトレンチ絶縁膜２１ｂの上端２１ｃの位置とリカバリ損失（Ｅｒｒ）との関係を示す図である。すなわち、図２９は、深さＤとリカバリ損失（Ｅｒｒ）との関係を示している。リカバリ損失（Ｅｒｒ）は、規格化された値で示されている。
深さＤが深くなると、順方向電圧降下（ＶＦ）は増加し、リカバリ電流（Ｉｒｒ）およびリカバリ損失（Ｅｒｒ）は低下する。例えば、Ｄ＝０．５μｍである場合の順方向電圧降下（ＶＦ）は、Ｄ＝０μｍである場合の順方向電圧降下（ＶＦ）に比べて、６％増加する。一方で、リカバリ電流（Ｉｒｒ）およびリカバリ損失（Ｅｒｒ）は、１９％低減する。Ｄ≧０．５μｍの場合に、リカバリ電流（Ｉｒｒ）およびリカバリ損失（Ｅｒｒ）が低減する。
以上をまとめると、実施の形態１における半導体装置は、半導体基板、第１導電型の第１半導体層、第２導電型の第２半導体層、ダイオードトレンチゲート２１および電極層を含む。実施の形態１において、第１導電型の第１半導体層はｐ型アノード層２５であり、第２導電型の第２半導体層はｎ型キャリア蓄積層２およびｎ－型ドリフト層１を含むｎ型半導体層である。実施の形態１における電極層は、バリアメタル５である。ｐ型アノード層２５は、半導体基板の第１主面側の表層として設けられている。ｎ型キャリア蓄積層２およびｎ－型ドリフト層１は、ｐ型アノード層２５の下方に設けられている。ダイオードトレンチゲート２１は、ダイオードトレンチ絶縁膜２１ｂと、ダイオードトレンチ電極２１ａと、を含む。ダイオードトレンチ絶縁膜２１ｂは、半導体基板の第１主面からｐ型アノード層２５を貫通してｎ型半導体層（ｎ－型ドリフト層１）に到達するトレンチ８の内壁に形成されている。ダイオードトレンチ電極２１ａは、トレンチ８の内部に設けられる。バリアメタル５は、半導体基板の表層を覆っている。ダイオードトレンチ絶縁膜２１ｂは、トレンチ８の内壁のうち、トレンチ８の上端側に位置する上部側壁８ａよりも下方に位置する下部側壁８ｂと底部８ｃとに沿って形成されている。バリアメタル５は、トレンチ８の上部側壁８ａをさらに覆っている。ｐ型アノード層２５は、トレンチ８の上部側壁８ａにてバリアメタル５に接触している。電極層は、バリアメタル５に代えてエミッタ電極６であってもよい。電極層は、バリアメタル５およびエミッタ電極６に限定されるものではなく、上部側壁８ａにてｐ型アノード層２５にオーミック接触する金属層である。
このような構成においては、ｐ型アノード層２５とバリアメタル５との接触面積が増加するため、エミッタ電極６に流れ込むキャリア数が増加する。ｐ型アノード層２５付近のキャリア濃度が減少するため、ＩＥ効果が抑えられる。その結果、リカバリ電流（Ｉｒｒ）およびリカバリ損失（Ｅｒｒ）が低減する。トランジスタのスイッチング損失が重視されるような高速用途においても、パワー損失、つまりエネルギー損失が低減する。実施の形態１においては、第１導電型はｐ型であり、第２導電型はｎ型である半導体装置が示されたが、第１導電型がｎ型であり、第２導電型がｐ型であってもよい。その場合、第１導電型の第１半導体層は、ｎ型カソード層である。
また、実施の形態１において、半導体基板の第１主面からダイオードトレンチ絶縁膜２１ｂの上端２１ｃまでの深さＤは、０．５μｍ以上である。
このような構成により、ｐ型アノード層２５付近のキャリア濃度がより減少する。リカバリ電流（Ｉｒｒ）の低減効果が顕著に現れる。
また、実施の形態１において、バリアメタル５は、ＣＶＤ法によって形成される。
このような製造方法においては、バリアメタル５が、トレンチ８の上部側壁８ａとダイオードトレンチ電極２１ａとの隙間に、良好に埋め込まれる。
（実施の形態１の変形例１）
図３０は、実施の形態１の変形例１における半導体装置の製造方法を示す図であり、トレンチ８の上部側壁８ａを露出させる工程を示す。
層間絶縁膜４の絶縁材料膜４ａおよび酸化膜９のエッチングの際、コンタクトホールの位置に対応するリセス（凹部）が半導体基板の第１主面に形成される。コンタクトホールは、ドライエッチングによって形成される。リセスは、その際のオーバーエッチングによって形成される。
ドライエッチングは、フルオロカーボンを含むガス雰囲気で行われる。ガスは、例えば、Ｃ５Ｆ８、Ｃ４Ｆ８、ＣＨＦ３、ＣＦ４、Ｃ４Ｆ６、Ｃ３Ｆ８、Ｃ２Ｆ６等を含む。
トレンチ８の上部側壁８ａを露出させ、かつ、予め定められたリセスの深さＤＲを実現するためには、酸化膜９のエッチング速度が、ｐ型アノード層２５およびｐ＋型コンタクト層２４のエッチング速度よりも、高いことが必要である。
特に、リセスよりも深い位置に、ダイオードトレンチ絶縁膜２１ｂの上端２１ｃを形成するためには、酸化膜９のエッチング速度と、ｐ型アノード層２５またはｐ＋型コンタクト層２４のエッチング速度との選択比は、１１．０以上が好ましい。選択比が１１．０以上のエッチング条件は、ＲＤ＝５０ｎｍ、かつ、Ｄ≧０．５μｍの構造の実現を可能にする。
その後、リセスにバリアメタル５が形成される。リセスは、バリアメタル５とｐ型アノード層２５とのコンタクト抵抗、および、バリアメタル５とおよびｐ＋型コンタクト層２４とのコンタクト抵抗を小さくする。バリアメタル５に代えて、エミッタ電極６が形成された場合であっても、上記と同様の効果を奏する。
（実施の形態１の変形例２）
図３１から図３３は、実施の形態１の変形例２における半導体装置の製造方法を示す図である。
図３１は、絶縁材料膜４ａを形成する工程を示す。絶縁材料膜４ａを形成する工程は、実施の形態１と同様である。
図３２は、コンタクトホールを形成する工程を示す。より詳細には、図３２は、層間絶縁膜４を形成し、かつ、ダイオード領域２０のトレンチ８の上部側壁８ａを露出させる工程を示す。絶縁材料膜４ａにマスク処理が施された後、絶縁材料膜４ａおよび酸化膜９がエッチングされる。コンタクトホールは、ｎ＋型ソース層１３、ｐ＋型コンタクト層１４、ｐ＋型コンタクト層２４およびダイオードトレンチゲート２１の位置に形成される。この工程により、ｎ＋型ソース層１３、ｐ＋型コンタクト層１４、ｐ＋型コンタクト層２４およびダイオードトレンチ電極２１ａが露出する。マスクで覆われていた領域、つまり、ＩＧＢＴ領域１０のアクティブトレンチゲート１１上およびダミートレンチゲート１２上には、層間絶縁膜４が形成される。
絶縁材料膜４ａがエッチングされる際、マスクで覆われていないダイオードトレンチゲート２１のダイオードトレンチ絶縁膜２１ｂの上部もエッチングされる。その結果、トレンチ８の上部側壁８ａが露出する。トレンチ８の上部側壁８ａとダイオードトレンチ電極２１ａとの間に隙間が形成される。ダイオードトレンチ絶縁膜２１ｂは、トレンチ８の下部側壁８ｂと底部８ｃとに残る。
図３３は、バリアメタル５およびエミッタ電極６を形成する工程を示す。バリアメタル５が、半導体基板の第１主面および層間絶縁膜４上に形成される。また、バリアメタル５は、トレンチ８の上部側壁８ａとダイオードトレンチ電極２１ａとの隙間にも堆積する。バリアメタル５は、トレンチ８の上部側壁８ａにて露出するｐ型アノード層２５およびｐ＋型コンタクト層２４の側面に接触している。また、バリアメタル５は、ダイオードトレンチ電極２１ａの上面および側面にも接触している。さらに、エミッタ電極６がバリアメタル５上に形成される。
このような半導体装置も、実施の形態１と同様の効果を奏する。
（実施の形態１の変形例３）
図３４から図３６は、実施の形態１の変形例３における半導体装置の製造方法を示す図である。
図３４は、絶縁材料膜４ａを形成する工程を示す。絶縁材料膜４ａを形成する工程は、実施の形態１と同様である。
図３５は、コンタクトホールを形成する工程を示す。より詳細には、図３５は、層間絶縁膜４を形成し、かつ、ダイオード領域２０のトレンチ８の上部側壁８ａを露出させる工程を示す。絶縁材料膜４ａにマスク処理が施された後、絶縁材料膜４ａおよび酸化膜９がエッチングされる。コンタクトホールは、ｎ＋型ソース層１３、ｐ＋型コンタクト層１４、ｐ＋型コンタクト層２４、ダミートレンチゲート１２およびダイオードトレンチゲート２１の位置に形成される。この工程により、ｎ＋型ソース層１３、ｐ＋型コンタクト層１４、ｐ＋型コンタクト層２４、ダミートレンチ電極１２ａおよびダイオードトレンチ電極２１ａが露出する。マスクで覆われていた領域、つまり、ＩＧＢＴ領域１０のアクティブトレンチゲート１１上には、層間絶縁膜４が形成される。
絶縁材料膜４ａがエッチングされる際、マスクで覆われていないダイオードトレンチ絶縁膜２１ｂの上部およびダミートレンチ絶縁膜１２ｂの上部もエッチングされる。その結果、トレンチ８の上部側壁８ａとダイオードトレンチ電極２１ａとの間に隙間が形成されるだけでなく、上部側壁８ａとダミートレンチ電極１２ａとの間にも隙間が形成される。
図３６は、バリアメタル５およびエミッタ電極６を形成する工程を示す。バリアメタル５が、半導体基板の第１主面および層間絶縁膜４上に形成される。バリアメタル５は、トレンチ８の上部側壁８ａとダイオードトレンチ電極２１ａとの間の隙間だけでなく、上部側壁８ａとダミートレンチ電極１２ａとの間の隙間にも堆積する。バリアメタル５は、トレンチ８の上部側壁８ａにて露出するｐ型アノード層２５およびｐ＋型コンタクト層２４の側面に接触している。また、バリアメタル５は、ダイオードトレンチ電極２１ａの上面および側面にも接触している。さらに、エミッタ電極６がバリアメタル５上に形成される。
このような半導体装置も、実施の形態１と同様の効果を奏する。
＜実施の形態２＞
実施の形態２における半導体装置および半導体装置の製造方法を説明する。実施の形態２は実施の形態１の下位概念である。実施の形態２において、実施の形態１と同様の構成要素には、同一の参照符号を付し、それらの詳細な説明は省略する。
図３７は、実施の形態２における半導体装置のダイオード領域２０の構成を示す部分拡大平面図である。図３７は、図１に示された半導体装置１００、または、図２に示された半導体装置１０１における領域８３を拡大して示している。
ｐ＋型コンタクト層２４は、実施の形態１と同様に、ｐ型アノード層２５の上面側に選択的に設けられている。ただし、平面視において、ｐ＋型コンタクト層２４が設けられた複数のコンタクト領域は、ｐ型アノード層２５に囲まれている。
図３８は、実施の形態２における半導体装置のダイオード領域２０の構成を示す断面図である。図３８は、図３７に示された線分ＣＡ－ＣＡにおける断面を示す。
ダイオードトレンチゲート２１は、平面視において、複数のコンタクト領域の間に配置されている。トレンチ８の上部側壁８ａは、そのコンタクト領域のｐ＋型コンタクト層２４を貫通しないように配置されている。つまり、トレンチ８は、半導体基板の第１主面におけるｐ型アノード層２５を貫通するように設けられている。そのため、ｐ＋型コンタクト層２４は、上部側壁８ａにて露出しておらず、ｐ型アノード層２５のみが上部側壁８ａにて露出している。
ｐ型アノード層２５よりも不純物濃度が高いｐ＋型コンタクト層２４は、トレンチ８の上部側壁８ａにおいて、バリアメタル５（またはエミッタ電極６）に接していない。そのため、ｐ＋型コンタクト層２４からの正孔の注入量が減少する。その結果、リカバリ電流（Ｉｒｒ）およびリカバリ損失（Ｅｒｒ）が低減する。
＜実施の形態３＞
実施の形態３における半導体装置および半導体装置の製造方法を説明する。実施の形態３は実施の形態１の下位概念である。実施の形態３において、実施の形態１または２と同様の構成要素には、同一の参照符号を付し、それらの詳細な説明は省略する。
図３９は、実施の形態３における半導体装置のダイオード領域２０の構成を示す断面図である。図３９は、図６に示された線分Ｃ－Ｃにおける断面を示す。
トレンチ８の上部側壁８ａは、トレンチ８の外側に向かって広がる勾配を有する。言い換えると、互いに隣り合う２つのダイオードトレンチゲート２１で挟まれたメサ部は、傾斜面を有する。なお、メサ部の傾斜面は、トレンチ８のエッチングによって形成される。
バリアメタル５は、その傾斜面も覆っている。上部側壁８ａが傾斜していることにより、その上部側壁８ａにバリアメタル５が堆積しやすくなる。バリアメタル５に代えてエミッタ電極６が直接上部側壁８ａに形成される際も同様である。
このような構成であっても、実施の形態１と同様の効果を奏する。
＜実施の形態４＞
実施の形態４における半導体装置および半導体装置の製造方法を説明する。実施の形態４は実施の形態１の下位概念である。実施の形態４において、実施の形態１から３のいずれかと同様の構成要素には、同一の参照符号を付し、それらの詳細な説明は省略する。
図４０は、実施の形態４における半導体装置のダイオード領域２０の構成を示す断面図である。図４０は、図６に示された線分Ｃ－Ｃにおける断面を示す。
ダイオード領域２０において、バリアメタル５は、ｐ＋型コンタクト層２４上、および、ダイオードトレンチ電極２１ａの上面に設けられている。
エミッタ電極６は、バリアメタル５上、および、トレンチ８の上部側壁８ａとダイオードトレンチ電極２１ａの側面との間の隙間に設けられている。つまり、上部側壁８ａにて露出しているｐ型アノード層２５は、直接、エミッタ電極６にオーミック接触している。また、そのエミッタ電極６は、ダイオードトレンチ電極２１ａの側面にも接している。言い換えると、バリアメタル５は、トレンチ８の上部側壁８ａとダイオードトレンチ電極２１ａの側面との間の隙間には、設けられていない。
エミッタ電極６がＡｌＳｉ等のアルミニウム合金で形成され、かつ、バリアメタル５がチタンを含む金属で形成される場合、エミッタ電極６とｐ型アノード層２５とのコンタクト抵抗は、バリアメタル５とｐ型アノード層２５とのコンタクト抵抗よりも小さい。つまり、エミッタ電極６とｐ型アノード層２５との良好なオーミック接触が実現される。
このような構成においては、実施の形態１の効果に加えて、トレンチ８の上部側壁８ａにおけるコンタクト抵抗が低下する。
なお、本開示は、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
１ ｎ－型ドリフト層、２ ｎ型キャリア蓄積層、３ ｎ型バッファ層、４ 層間絶縁膜、４ａ 絶縁材料膜、５ バリアメタル、６ エミッタ電極、６ａ 終端電極、７ コレクタ電極、８ トレンチ、８ａ 上部側壁、８ｂ 下部側壁、８ｃ 底部、９ 酸化膜、１０ ＩＧＢＴ領域、１１ アクティブトレンチゲート、１１ａ ゲートトレンチ電極、１１ｂ ゲートトレンチ絶縁膜、１２ ダミートレンチゲート、１２ａ ダミートレンチ電極、１２ｂ ダミートレンチ絶縁膜、１３ ｎ＋型ソース層、１４ ｐ＋型コンタクト層、１５ ｐ型ベース層、１６ ｐ型コレクタ層、１６ａ ｐ型終端コレクタ層、２０ ダイオード領域、２１ ダイオードトレンチゲート、２１ａ ダイオードトレンチ電極、２１ｂ ダイオードトレンチ絶縁膜、２１ｃ 上端、２４ ｐ＋型コンタクト層、２５ ｐ型アノード層、２６ ｎ＋型カソード層、３０ 終端領域、３１ ｐ型終端ウェル層、３２ ｎ＋型チャネルストッパ層、３３ 半絶縁性膜、３４ 終端保護膜、４０ パッド領域、４１ 制御パッド、４１ａ 電流センスパッド、４１ｂ ケルビンエミッタパッド、４１ｃ ゲートパッド、４１ｄ 温度センスダイオードパッド、４１ｅ 温度センスダイオードパッド、１００ 半導体装置、１０１ 半導体装置。

Claims (14)

  1. 半導体基板と、
    前記半導体基板の上面側の表層として設けられた第１導電型の第１半導体層と、
    前記第１半導体層の下方に設けられた第２導電型の第２半導体層と、
    前記半導体基板の上面から前記第１半導体層を貫通して前記第２半導体層に到達するトレンチの内壁に形成されたダイオードトレンチ絶縁膜と、前記トレンチの内部に設けられたダイオードトレンチ電極と、を含むダイオードトレンチゲートと、
    前記半導体基板の前記表層を覆う電極層と、を備え、
    前記ダイオードトレンチ絶縁膜は、前記トレンチの前記内壁のうち、前記トレンチの上端側に位置する上部側壁よりも下方に位置する下部側壁と底部とに沿って形成されており、
    前記電極層は、前記トレンチの前記上部側壁をさらに覆い、
    前記第１半導体層は、前記トレンチの前記上部側壁にて前記電極層に接触している、半導体装置。
  2. 前記トレンチの前記上部側壁の下端に対応する前記ダイオードトレンチ絶縁膜の上端は、前記第２半導体層よりも上方に位置している、請求項１に記載の半導体装置。
  3. 前記半導体基板の前記上面から前記ダイオードトレンチ絶縁膜の前記上端までの深さは、０．５μｍ以上である、請求項２に記載の半導体装置。
  4. 前記半導体基板の前記上面側の前記表層として、前記第１半導体層の表面側に設けられた第１導電型のコンタクト層を、さらに備え、
    前記ダイオードトレンチゲートの前記トレンチは、前記コンタクト層を貫通しており、
    前記ダイオードトレンチ絶縁膜の前記上端は、前記コンタクト層よりも下方に位置している、請求項２または請求項３に記載の半導体装置。
  5. 前記半導体基板の前記上面側の前記表層として、前記第１半導体層の表面側に選択的に設けられた第１導電型のコンタクト層を、さらに備え、
    前記コンタクト層が設けられた複数のコンタクト領域は、平面視において、前記第１半導体層に囲まれており、
    前記ダイオードトレンチゲートは、平面視において、前記トレンチの前記上部側壁が前記複数のコンタクト領域の周囲に位置する前記第１半導体層を貫通するように、前記複数のコンタクト領域の間に配置されている、請求項１から請求項３のうちいずれか一項に記載の半導体装置。
  6. 前記トレンチの前記上部側壁は、前記トレンチの外側に向かって広がる勾配を有する、請求項１から請求項５のうちいずれか一項に記載の半導体装置。
  7. 前記電極層は、アルミニウム合金によって形成されている、請求項１から請求項６のうちいずれか一項に記載の半導体装置。
  8. 前記半導体基板内に設けられ、ダイオードが形成されているダイオード領域と、
    前記ダイオード領域に隣接して前記半導体基板内に設けられ、絶縁ゲート型バイポーラトランジスタが形成されているトランジスタ領域と、をさらに備え、
    前記ダイオードは、前記第１半導体層と前記第２半導体層と前記ダイオードトレンチゲートとを含み、
    前記ダイオードと前記絶縁ゲート型バイポーラトランジスタとは、逆導通ＩＧＢＴ（ＲＣ－ＩＧＢＴ）を形成している、請求項１から請求項７のうちいずれか一項に記載の半導体装置。
  9. 上面側の表層として設けられた第１導電型の第１半導体層と、前記第１半導体層の下方に設けられた第２導電型の第２半導体層と、を含む半導体基板を準備する工程と、
    前記半導体基板の上面から前記第１半導体層を貫通して前記第２半導体層に到達するトレンチの内壁に形成されたダイオードトレンチ絶縁膜と、前記トレンチの内部に設けられたダイオードトレンチ電極と、を含むダイオードトレンチゲートを形成する工程と、
    前記半導体基板の前記表層を覆う電極層を形成する工程と、を備え、
    前記ダイオードトレンチ絶縁膜は、前記トレンチの前記内壁のうち、前記トレンチの上端側に位置する上部側壁よりも下方に位置する下部側壁と底部とに沿って形成されており、
    前記電極層は、前記トレンチの前記上部側壁をさらに覆い、
    前記第１半導体層は、前記トレンチの前記上部側壁にて前記電極層に接触している、半導体装置の製造方法。
  10. 前記ダイオードトレンチゲートを形成する工程は、
    前記トレンチの前記内壁に絶縁膜を形成する工程と、
    前記絶縁膜を介して前記トレンチの内部に前記ダイオードトレンチ電極を形成する工程と、
    前記ダイオードトレンチ電極の形成後に、前記半導体基板の前記上面側から前記絶縁膜をエッチングして前記トレンチの前記上部側壁を露出させる工程と、を含む、請求項９に記載の半導体装置の製造方法。
  11. 前記電極層を形成する工程は、
    前記絶縁膜のエッチングによって形成された前記トレンチの前記上部側壁と前記ダイオードトレンチ電極との間の隙間に、前記電極層の材料を堆積させる工程を含む、請求項１０に記載の半導体装置の製造方法。
  12. 前記電極層は、ＣＶＤ法によって形成される、請求項１０または請求項１１に記載の半導体装置の製造方法。
  13. 前記ダイオードトレンチ絶縁膜を形成する工程において、前記絶縁膜のエッチング速度と、前記第１半導体層のエッチング速度との選択比は、１１．０以上である、請求項１０から請求項１２のうちいずれか一項に記載の半導体装置の製造方法。
  14. 前記絶縁膜は、ドライエッチングによって形成され、
    前記ドライエッチングは、フルオロカーボンを含むガス雰囲気で行われる、請求項１０から請求項１３のうちいずれか一項に記載の半導体装置の製造方法。
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