JP2013201266A - 電力用半導体装置 - Google Patents

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Abstract

【課題】ゲート−エミッタ（ソース）間の内蔵容量の大きい電力用半導体装置を提供する。
【解決手段】電力用半導体装置は、第１のトレンチ５を有する第１導電形の第１の半導体層２、第２導電形の第２の半導体層３、第１導電形の第３の半導体層４、第２のトレンチ１０を有する第２導電形の第４の半導体層９、ゲート電極７、及び導電体１２を備える。第１のトレンチ５は、第１の半導体層２の第１の表面から第２の表面に向かって延伸する。第２のトレンチ１０は、第４の半導体層９の表面から第４の半導体層９内に至る。ゲート電極７は、第１のトレンチ５内で第１の半導体層２上、第２の半導体層３上、及び第３の半導体層４上に、ゲート絶縁膜６を介して設けられ。導電体１２は、第２のトレンチ１０内で第１の半導体層２上に絶縁膜１１を介して設けられ、ゲート電極７と電気的に接続される。
【選択図】図１

Description

本発明の実施形態は、絶縁ゲート型の電力用半導体装置に関する。
ＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの、絶縁ゲート型電力用半導体装置は、ターンオン損失を低減することが望まれる。しかしながら、ターンオン損失を低減すると、絶縁ゲート型電力用半導体装置のエミッタ−コレクタ間電圧（ＭＯＳＦＥＴの場合は、エミッタ−ソース間電圧）が急激に低下するために、ゲートにノイズが発生する。この結果、絶縁ゲート形電力用半導体装置が破壊するという問題がある。この問題を抑制しながらターンオン損失の低減を行う方法として、絶縁ゲート型電力用半導体装置のゲート信号を制御するゲート駆動回路に内蔵されるゲート抵抗を小さくし、絶縁ゲート型電力用半導体装置のゲート−エミッタ間（ＭＯＳＦＥＴの場合はゲート−ソース間）の静電容量を大きくする方法がある。このゲート−エミッタ（ゲート−ソース）間の静電容量は外付けのキャパシタで増やすことが可能であるが、この場合、絶縁ゲート形半導体装置を組み込んだ装置が大型化すること、組み立て工程のコストが増大すること、外付けキャパシタと絶縁ゲート型電力用半導体装置の温度依存性が異なること、が問題となる。そこで、絶縁ゲート型電力用半導体装置のチップ内に内蔵されたゲート−エミッタ（ゲート−ソース）間の静電容量を増大することが望まれる。
特開２００３−１２５５７４号公報
ゲート−エミッタ（ソース）間の内蔵静電容量の大きい電力用半導体装置を提供する。
本発明の実施形態に係る電力用半導体装置は、第１のトレンチを有する第１導電形の第１の半導体層と、第２導電形の第２の半導体層と、第１導電形の第３の半導体層と、第２のトレンチを有する第２導電形の第４の半導体層と、ゲート電極と、導電体と、第１の層間絶縁膜と、第２の層間絶縁膜と、第１の電極と、第２の電極と、を備える。
第１導電形の第１の半導体層は、第１の表面と前記第１の表面とは反対側の第２の表面とを有する。第１のトレンチは、第１の半導体層の第１の表面から第２の表面に向かって延伸する。第２導電形の第２の半導体層は、第１の半導体層の第１の表面に設けられ、第１のトレンチに隣接し第１のトレンチの側壁に露出する。第３の半導体層は、第２の半導体層の表面に設けられ、第１のトレンチに隣接し第１のトレンチの側壁に露出する。
第４の半導体層は、第１の半導体層の第１の表面から第１のトレンチよりも第２の表面側に延伸する。第２のトレンチは、第４の半導体層の表面から第４の半導体層内に至る。
ゲート電極は、第１のトレンチ内で第１の半導体層上、第２の半導体層上、及び第３の半導体層上に、ゲート絶縁膜を介して設けられ。導電体は、第２のトレンチ内で第１の半導体層上に絶縁膜を介して設けられ、ゲート電極と電気的に接続される。
第１の層間絶縁膜は、ゲート電極上に設けられゲート絶縁膜とともにゲート電極を周囲から絶縁する。第２の層間絶縁膜は、導電体上に設けられ絶縁膜とともに導電体を周囲から絶縁する。
第１の電極は、第１の半導体層の第２の表面に電気的に接続される。第２の電極は、第２の半導体層、第３の半導体層、及び第４の半導体層に、電気的に接続される。
第１の実施形態に係る要部模式断面図。 ＩＧＢＴのターンオン特性を説明する図。 第２の実施形態に係る要部模式断面図。 第３の実施形態に係る要部模式平面図。 第４の実施形態に係る要部模式平面図。 第５の実施形態に係る要部模式平面図。 第６の実施形態に係る要部模式平面図。 第７の実施形態に係る要部模式平面図。
以下、本発明の実施形態について図を参照しながら説明する。実施形態の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。第１導電形をｎ形で、第２導電形をｐ形で説明するが、それぞれこの逆の導電形とすることも可能である。半導体としては、シリコンを一例に説明するが、ＳｉＣやＧａＮなどの化合物半導体にも適用可能である。絶縁膜としては、酸化シリコンを一例に説明するが、窒化シリコン、酸窒化シリコンなどの他の絶縁体を用いることも可能である。ｎ形の導電形をｎ＋、ｎ、ｎ−で表記した場合は、この順にｎ形不純物濃度が低いものとする。ｐ形においても同様に、ｐ＋、ｐ、ｐ−の順にｐ形不純物濃度が低いものとする。絶縁ゲート型電力用半導体装置は、ＩＧＢＴを例に説明するが、本発明の各実施形態は、ＭＯＳＦＥＴやＩＥＧＴ（Injection Enhanced Gate Transistor）等に対しても実施可能である。
（第１の実施形態）
図１及び図２を用いて、本発明の第１の実施形態に係るＩＧＢＴ１００を説明する。図１は、第１の実施形態に係るＩＧＢＴ１００の要部模式断面図である。図２は、比較例に係るＩＧＢＴのターンオン時の電流及び電圧の時間変化を示す図である。
図１に示したように、本実施形態に係る電力用半導体装置１００は、ｐ＋形コレクタ層１５と、ｎ＋形バッファ層１と、ｎ−形ベース層２と、第１のトレンチ５と、ｐ形ベース層３と、ｎ＋形エミッタ層４と、ｐ＋形半導体層９と、第２のトレンチ１０と、ゲート電極７と、導電体１２と、第１の層間絶縁膜８と、第２の層間絶縁膜１３と、コレクタ電極１６と、エミッタ電極１７と、フィールド絶縁膜１４と、ゲートパッド１８と、を備える。ｐ＋形コレクタ層１５、ｎ＋形バッファ層１、ｎ−形ベース層２、ｐ形ベース層３、ｎ＋形エミッタ層４、及びｐ＋形半導体層９は、シリコンからなる半導体層である。ｎ形及びｐ形をそれぞれ第１導電形及び第２導電形として、説明する。また、エミッタ電極及びコレクタ電極をそれぞれ第１の電極及び第２の電極として説明する。ＭＯＳＦＥＴの場合は、ソース電極及びドレイン電極がそれぞれ第１の電極及び第２の電極に相当する。
ｎ−形ベース層２は、第１の表面と第１の表面とは反対側の第２の表面とを有する。ｎ−形ベース層２の第２の表面には、ｎ＋形バッファ層１を介してｐ＋形コレクタ層１５が設けられる。ｎ＋形バッファ層１のｎ形不純物濃度は、ｎ−形ベース層２のｎ形不純物濃度よりも高い。
第１のトレンチ５は、ｎ−形ベース層２の第１の表面から第２の表面に向かって延伸するように、ｎ−形ベース層２中に設けられる。ｐ形ベース層３は、ｎ−形ベース層２の第１の表面に選択的に設けられ、第１のトレンチ５に隣接し第１のトレンチ５の側壁に露出する。ｐ形ベース層３のｐ形不純物濃度は、ｐ＋形コレクタ層１５のｐ形不純物濃度よりも低い。ｎ＋形エミッタ層４は、ｐ形ベース層３の表面に選択的に設けられ、第１のトレンチ５に隣接し第１のトレンチ５の側壁に露出する。ｎ＋形エミッタ層４のｎ形不純物濃度は、ｎ−形ベース層２のｎ形不純物濃度よりも高い。
ｐ＋形半導体層９は、ｎ−形ベース層２の第１の表面から第１のトレンチ５よりも第２の表面側に延伸する。すなわち、ｐ＋形半導体層９は、ｎ−形ベース層２の第１の表面から、第１のトレンチ５よりも深く形成される。ｐ＋形半導体層９のｐ形不純物濃度は、ｐ形ベース層２のｐ形不純物濃度よりも高い。
第２のトレンチ１０は、ｐ＋形半導体層９の表面からｐ＋形半導体層９内に至るように設けられる。第２のトレンチ１０は、ｐ＋形半導体層９の表面からｎ−形ベース層２の第２の表面に向かって、第１のトレンチ５と同じ深さ（距離）まで延伸する。第１のトレンチ５と第２のトレンチ１０とは、同一の工程で一体的に形成されることができる。同一の工程で形成されない場合は、第２のトレンチ１０は、ｐ＋形半導体層９からｎ−形ベース層２へはみ出さない範囲で、第１のトレンチ５よりもさらに深く形成されてもよい。
ゲート絶縁膜６が、第１のトレンチの内壁（底面及び側壁）上を全て覆うように設けられる。ゲート絶縁膜６は、例えば、酸化シリコン（ＳｉＯ２）であり熱酸化により形成される。熱酸化の替わりに、ＣＶＤ（Chemical Vapor Deposition）法も可能である。また、酸化シリコンの替わりに、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＮＯ）、または、アルミナ（Ａｌ２Ｏ３）などを用いることも可能である。
ゲート電極７は、第１のトレンチ５内でｎ−形ベース層２上、ｐ形ベース層３上、及びｎ＋形エミッタ層４上に、ゲート絶縁膜６を介して設けられる。ゲート電極７は、例えば導電性ポリシリコンにより形成される。
絶縁膜１１が、第２のトレンチの内壁（底面及び側壁）上を全て覆うように設けられる。絶縁膜１１は、ゲート絶縁膜６と同様に、酸化シリコン、窒化シリコン、酸窒化シリコン、アルミナ等のいずれかとすることができる。絶縁膜１１は、ゲート絶縁膜６と同じ材料の場合は、ゲート絶縁膜６と同一工程で一体的に形成することが可能である。また、絶縁膜１１は、後述するように、ゲート絶縁膜６よりも誘電率が高い誘電体とすることができる。例えば、ゲート絶縁膜６が酸化シリコンの場合は、絶縁膜１１は、窒化シリコンまたはアルミナ等を用いることができる。または、ゲート絶縁膜６は、所謂ｈｉｇｈ−ｋ膜と称される、ハフニウムシリケート（ＨｆＳｉＯ）、窒素添加ハフニウムシリケート（ＨｆＳｉＯＮ）、窒素添加ハフニウムアルミネート（ＨｆＡｌＯＮ）、酸化イットリウム（Ｙ２Ｏ３）、または酸化ハフニウム（ＨｆＯ２）などとすることができる。
導電体１２は、第２のトレンチ１０内でｐ＋形半導体層９上に絶縁膜１１を介して設けられ、ゲート電極７と電気的に接続される。導電体１２は、ゲート電極７と同様に導電性ポリシリコンで形成することができる。導電体１２は、ゲート電極７と同一工程で一体的に形成することが可能である。
第１の層間絶縁膜８は、ゲート電極７上に設けられゲート絶縁膜６とともにゲート電極７を周囲から絶縁する。ゲート電極７は、第１の層間絶縁膜８の図示しない開口部を介して図示しないゲート配線によりゲートパッド１８に電気的に接続される。第２の層間絶縁膜１３は、導電体１２上に設けられ絶縁膜１１とともに導電体１２を周囲から絶縁する。第１の層間絶縁膜８及び第２の層間絶縁膜１３は、ゲート絶縁膜６と同様に、酸化シリコン、窒化シリコン、酸窒化シリコン、アルミナ等のいずれかにより形成することができる。
コレクタ電極１６は、ｐ＋形コレクタ層１５に電気的に接続するように設けられ、ｎ＋形バッファ層１を介してｎ−形ベース層２の第２の表面に電気的に接続される。エミッタ電極１７は、ｐ形ベース層３、ｎ＋形エミッタ層４、及びｐ＋形半導体層９に、電気的に接続される。エミッタ電極１７は、ゲート電極７から第１の層間絶縁膜８により絶縁される。
ゲートパッド１８が、フィールド絶縁膜１４を介して第２のトレンチ１０内に形成された導電体１２の上に設けられる。ゲートパッド１８は、フィールド絶縁膜１４または第２の層間絶縁膜１３により、導電体１２から絶縁される。ゲートパッド１８は、ゲート電極７に電気的に接続されたゲート配線（図示せず）と電気的に接続され、ゲート電極７をＩＧＢＴ１００の外部に引き出すためのものである。フィールド絶縁膜１４は、ゲート絶縁膜６と同様に、酸化シリコン、窒化シリコン、酸窒化シリコン、アルミナ等のいずれかにより形成することができる。なお、本実施形態では、第２の層間絶縁膜１３と別にフィールド絶縁膜１４が設けられているが、絶縁膜１１及び第２の層間絶縁膜１３を、トレンチ外部のｐ＋形半導体層９の表面及びｎ−形ベース層２の表面上に形成することによって、フィール絶縁膜１４の代替とすることも勿論可能である。
コレクタ電極１６、エミッタ電極１７、及びゲートパッド１８は、半導体プロセスでよく用いられる電極用の金属材料であればよく、例えば、アルミニウムまたは銅等により形成することができる。
本実施形態に係るＩＧＢＴ１００の動作を説明する。第１のトレンチ５内に設けられたゲート電極７にエミッタ電極１７に対して閾値以上の正の電圧が印加されると、ｐ形ベース層３のゲート絶縁膜６に隣接する部分にチャネル層が形成される。コレクタ電極１６にエミッタ電極１７に対して正の電圧が印加されていると、電子がエミッタ１７電極から、ｎ＋形エミッタ層４、ｐ形ベース層３、ｎ−形ベース層２、及びｐ＋形コレクタ層１５を介してコレクタ電極１６に流れる。この電子に対応して、正孔が、コレクタ電極１６から、ｐ＋形コレクタ層１５、ｎ−形ベース層２、及びｐ形ベース層３を介してエミッタ電極１７へ流れる。このとき、ｎ−形ベース層２中では、正孔が過剰に蓄積されて伝導度変調を起こすため、ＩＧＢＴ１００は低オン抵抗になる。
第２のトレンチ１０内に設けられた導電体１２は、ゲート電極７と電気的に接続されているために、ゲート電極７と同じ電圧が印加される。すなわち、導電体１２はゲート電位を有する。第２のゲートトレンチ１０が形成されているｐ＋形半導体層９は、エミッタ電極１７と電気的に接続されている。すなわち、ｐ＋形半導体層９は、エミッタ電位を有する。ｐ＋形半導体層９内に第２のトレンチ１０が形成されているため、第２のトレンチ１０の内壁は全てｐ＋形半導体層９で形成される。このため、第２のトレンチ１０内に形成された導電体１２、絶縁膜１１、及びｐ＋形半導体層９によりキャパシタが形成される。このキャパシタは、ＩＧＢＴ１００のゲート−エミッタ間の内蔵静電容量Ｃｇｅとなる。
次に、本実施形態に係るＩＧＢＴ１００の効果を説明するために、比較例のＩＧＢＴの動作について説明する。比較例の構造の図示は省略するが、比較例のＩＧＢＴは、本実施形態に係るＩＧＢＴ１００において、ｐ＋形半導体層９、第２のトレンチ１０、絶縁膜１１、導電体１２、及び第２の層間絶縁膜１３を有さない。この比較例のＩＧＢＴのターンオン時における、コレクタ電流Ｉｃ、コレクタ−エミッタ間電圧Ｖｃｅ、ゲート−エミッタ間電圧Ｖｇｅ、及びターンオン損失Ｅｏｎの時間変化を図２に示す。なお、ターンオン損失とは、ゲート−エミッタ間電圧が上昇し始めてからコレクタ−エミッタ間電圧がゼロ電圧に安定するまでの時間（以下、ターンオンに要する時間）中のコレクタ−エミッタ間電圧とコレクタ電流とによる電力損で定義される。
ターンオンに要する時間は、図２に示したようにＴ１とＴ２とからなる。Ｔ１は、ゲート−エミッタ間電圧が閾値に達するまでの時間であり、Ｔ２は、ゲート−エミッタ間電圧が閾値に達した後、ミラー効果により電圧が一定になる時間である。Ｔ２経過後は、ゲート−エミッタ間電圧は、再び上昇し始め、ゲート駆動回路の電源電圧に達する。Ｔ１とＴ２の和が大きいほど、ターンオン損失が大きい。ターンオン損失低減のためには、Ｔ１とＴ２の和を低減することが必要となる。
Ｔ１は、ゲート−エミッタ間の静電容量Ｃｇｅとゲート−コレクタ間の静電容量Ｃｇｃとの和とゲート抵抗Ｒｇとの積である（Ｃｇｅ＋Ｃｇｃ）×Ｒｇに比例する。Ｔ２は、Ｃｇｃ×Ｒｇに比例する。Ｔ１とＴ２の両者を低減したいが、Ｔ１を低減すると、コレクタ−エミッタ間電圧の変化量ｄＶｃｅ／ｄｔが大きくなる。この結果、ゲートにノイズが発生し、ＩＧＢＴ１００が素子破壊を起こしやすくなる。このため、Ｔ１を一定にしながら、Ｔ２を低減することが望まれる。
ここで、ゲート抵抗Ｒｇを小さくすると同時にゲート−エミッタ間容量Ｃｇｅを大きくして、Ｔ１が一定になるようにすれば、Ｔ２だけを小さくすることが可能である。本実施形態に係るＩＧＢＴ１００では、比較例のＩＧＢＴと比べて、第２のトレンチ１０内に形成された導電体１２、絶縁膜１１、及びｐ＋形半導体層９により構成されたキャパシタを有するので、大きなゲート−エミッタ間の内蔵静電容量を有する。このため、上記のようにＴ１が一定になるように、ゲート駆動回路に内蔵されるゲート抵抗Ｒｇを小さく設定すれば、本実施形態に係るＩＧＢＴ１００は、比較例のＩＧＢＴに比べてＴ２の時間を小さく有することができる。
ゲート−エミッタ間の内蔵静電容量Ｃｇｅが大きいほど、Ｔ１を一定のままＴ２だけを小さくすることができる。このため、本実施形態に係るＩＧＢＴ１００では、第２のトレンチ１０内に形成された導電体１２、絶縁膜１１、及びｐ＋形半導体層９により構成されたキャパシタのキャパシタンス（以下第２のトレンチのキャパシタンスと称す）が大きいほどターンオン損失が低減できる。
第２のトレンチ１０のキャパシタンスを大きくするためには、前述したように、第１のトレンチ５に形成するゲート絶縁膜６よりも誘電率が高い誘電体膜で、第２のトレンチ１０の絶縁膜１１を形成する方法がある。このような誘電体膜として、前述のｈｉｇｈ−ｋ膜と称される、ハフニウムシリケート（ＨｆＳｉＯ）、窒素添加ハフニウムシリケート（ＨｆＳｉＯＮ）、窒素添加ハフニウムアルミネート（ＨｆＡｌＯＮ）、酸化イットリウム（Ｙ２Ｏ３）、または酸化ハフニウム（ＨｆＯ２）などを用いることが可能である。また、ゲート絶縁膜６が酸化シリコンの場合は、絶縁膜は、窒化シリコンまたはアルミナとすることでも、第２のトレンチ１０のキャパシタンスを大きくすることが可能である。
また、絶縁膜１１をゲート絶縁膜よりも薄くして形成することでも、第２のトレンチ１０のキャパシタンスを大きくすることができる。絶縁膜の薄膜化と高誘電体膜化の両者を組み合わせることも勿論可能である。
以上、本実施形態によれば、ＩＧＢＴ１００は、大きなゲート−エミッタ間の内蔵静電容量を有することができるので、外付けキャパシタによることなくターンオン損失を低減することができる。
（第２の実施形態）
第２の実施形態に係るＩＧＢＴ２００を図３を用いて説明する。図３は、第２の実施形態に係るＩＧＢＴ２００の要部模式断面図である。なお、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施形態との相異点について主に説明する。
本実施形態に係るＩＧＢＴ２００には、素子領域及び終端領域が形成され、第１の実施形態に係るｐ＋形半導体層９、第２のトレンチ１０、絶縁膜１１、導電体１２、及び第２の層間絶縁膜１３を半導体チップの終端領域に設けた例である。
図３に示したように、素子領域は、第１の実施形態に係るＩＧＢＴ１００と同様に、ｎ−形ベース層２の第１の表面側に形成された第１のトレンチ５、ゲート絶縁膜６、ゲート電極７、第１の層間絶縁膜８、及びエミッタ電極１７と、ｎ−形ベース層２の第２の表面側に形成されたｎ＋形バッファ層１、ｐ＋形コレクタ層１５、及びコレクタ電極１６とを有する。素子領域には、ＩＧＢＴがオン状態のときに、コレクタ電極１６からエミッタ電極１７に向かって電流が流れる。
終端領域は、素子領域の外側で素子領域を囲み、ダイシングされた端部を最も外側に有する。終端領域は、ｎ−形ベース層２の第１の表面側に形成されたｐ＋形半導体層９、第２のトレンチ１０、絶縁膜１１、導電体１２、第２の層間絶縁膜１３、ゲート配線層１９、ｐ＋形ガードリング層２０、ガードリングメタル２１、２２、及び保護膜２３を有し、ｎ−形ベース層２の第２の表面側に設けられたｎ＋形バッファ層１、ｐ＋形コレクタ層１５、及びコレクタ電極１６とを有する。
終端領域は、Ｙ方向に沿って延伸して互いに対向する２つの辺部と、これらと直交するＸ方向に沿って延伸して互いに対向する２つの辺部と、半導体チップの四隅でこれらの辺部を接続する４つのコーナー部と、からなる。ｐ＋形半導体層９は、素子領域に隣接して素子領域を取り囲むように、終端領域内に設けられる。ｐ＋形半導体層９も終端領域と同様に、４つのコーナー部と４つの辺部を有する。ｐ＋形半導体層９の４つの辺部のうち対向する２つの辺部は、それぞれ、コーナー部の１つからＸ方向に沿って延伸する辺部であり、別の対向する２つの辺部は、それぞれ、コーナー部の１つからＹ方向に沿って延伸する２つの辺部からなる。
ｐ＋形半導体層９は、最も終端領域側の第１のトレンチ５に隣接して、ｎ−形ベース層２の第１の表面に設けられる。ｐ＋形半導体層９は、第１のトレンチ５の底部よりもｎ−形ベース層２の第２の表面側に延伸する。すなわち、ｐ＋形半導体層９の底部は、第１のトレンチ５の底部より深い。
第１のトレンチ５は、図中紙面奥行き方向のＹ方向に、例えばストライプ状に延伸し、Ｙ方向に垂直でｎ−形ベース層２の第１の表面に平行なＸ方向に複数配列される。ｐ＋形半導体層９は、上述のように、Ｘ方向に沿って延伸する辺部（図示省略）と、Ｙ方向に沿って延伸する辺部と、からなる。ｐ＋形半導体層９は、これら辺部において、素子領域から終端領域の外側（半導体チップの端部側）に向かって空乏層を伸ばす機能を有するガードリング層である。この機能を発揮するために、ｐ＋形半導体層９の辺部のＸ方向及びＹ方向における幅（水平方向の幅）は、耐圧が高いほど幅広に形成される。
ｐ＋形半導体層９のさらに外側のｎ−形ベース層２の第１の表面には、互いに離間する複数のｐ＋形ガードリング層２０が、ｐ＋形半導体層９を囲むように設けられる。複数のｐ＋形ガードリング層２０は、ｐ＋形半導体層９に比べて水平方向の幅が狭い。
ｐ＋形半導体層９の表面からｐ＋形半導体層９中に向かって延伸する第２のトレンチ１０が設けられる。第２のトレンチ１０は、Ｙ方向に延伸しＸ方向に配列された複数のストライプ構造であり、本実施形態では、Ｘ方向に配列された４つのストライプ構造からなる。第２のトレンチ１０は、Ｘ方向における幅と隣り合う第２のトレンチ１０との間隔が、第１のトレンチ５のＸ方向における幅と隣り合う第１のトレンチ５との間隔と、それぞれ、同じになるように形成される。また、第２のトレンチ１０のｐ＋形半導体層９の表面からの深さが、第１のトレンチ５のｎ−形ベース層２の第１の表面からの深さと同じになるように形成される。第２のトレンチ１０は、第１のトレンチと同一の工程で一体的に形成される。しかしながら、上記寸法に限定されることはない。また、第１のトレンチ５と第２のトレンチ１０は、同一工程で形成されなくてもよい。
本実施形態では、上記複数の第２のトレンチは、ｐ＋形半導体層９のＹ方向に沿って延伸する辺部に設けられている場合で説明した。しかしながら、上記複数の第２のトレンチは、ｐ＋形半導体層９のＸ方向に沿って延伸する辺部（図示せず）に形成されていてもよい。また、複数の第２のトレンチの延伸する方向は、上記実施形態に限定されることなく、ｐ＋形半導体層９の各辺部において、Ｘ方向、若しくはＹ方向、または、これらとは違う方向であってもよい。
導電体１２は、絶縁膜１１を介して複数の第２のトレンチ１０のそれぞれの中に設けられる。複数の第２のトレンチ１０内に設けられた導電体１２は、互いに電気的に接続される。本実施形態の例では、複数の第２のトレンチ１０内に設けられた導電体１２は、ｐ＋形半導体層９の表面上に絶縁膜１１を介して設けられた部分を有し、隣り合う第２のトレンチ１０内に設けられた導電体１２は、この部分により電気的に接続される。さらに、複数の第２のトレンチ１０内に設けられた導電体１２は、第１のトレンチ５内に設けられたゲート電極７に電気的に接続される。
第２の層間絶縁膜１３は、複数の第２のトレンチ１０内に設けられた導電体１２を覆うように設けられる。第２の層間絶縁膜１３は、絶縁膜１１とともに周囲から導電体１２を絶縁する。
ゲート配線層１９は、導電体１２の上に第２の層間絶縁膜１３を介して設けられる。ゲート配線層１９は、第２の層間絶縁膜１３に設けられた開口部を介して、導電体１２と電気的に接続される。
ガードリングメタル２１は、ゲート配線層１９よりもさらに外側のｐ＋形半導体層９上に設けられ、ｐ＋形半導体層９と電気的に接続される。さらに、別の複数のガードリンメタル２２が、ｐ＋形半導体層９よりもさらに外側にある複数のｐ＋形ガードリング層２０のそれぞれの上に電気的に接続されるように設けられる。
エミッタ電極１７、ゲート配線層１９、及びガードリングメタル２１、２２は、第１の実施形態同様に、アルミニウムまたは銅により形成されることができる。保護膜２３が、これらの上に設けられ、これらを互いに絶縁する。保護膜は、例えば酸化シリコンが用いられる。
本実施形態に係るＩＧＢＴ２００では、終端領域のうちＹ方向に沿って延伸する辺部に形成されたｐ＋形半導体層９内に、第２のトレンチ１０、絶縁膜１１、及び導電体１２が形成される。ｐ＋形半導体層９は、ガードリング層として機能するため、素子領域から終端領域の外側に向かって延伸する構造を有する。ｐ＋形半導体層９が外側に向かって延伸するほど、ＩＧＢＴ２００の耐圧があがる。このため、ＩＧＢＴ２００が高耐圧を有するようにするためには、ｐ＋形半導体層９の半導体チップに占める面積が大きくなる。
従って、本実施形態に係るＩＧＢＴ２００では、第１の実施形態に比べて、半導体チップ内にさらなる無効領域を形成することなく第２のトレンチのキャパシタンスを大きくすることが可能となる。特に、第２のトレンチ１０を、ｐ＋形半導体層９内に複数形成することにより、導電体１２とｐ＋形半導体層９との間に挟まれた絶縁膜１１の面積が増加するので、第２のトレンチ１０のキャパシタンスを大きくすることができる。
本実施形態では第２のトレンチ１０は４つのストライプ構造であるが、隣り合う第２のトレンチ１０の間隔を隣り合う第１のトレンチ５の間隔よりも狭くすることで、さらに第２のトレンチを多く形成することが可能となる。この結果、第２のトレンチのキャパシタンスをさらに増大することが可能となる。
本実施形態では、第２のトレンチは、紙面奥行きのＹ方向に延伸する複数のストライプ構造の場合で説明した。しかしながら、これに限定されることなく、第２のトレンチは、さらにＹ方向に直交するＸ方向に沿って延伸して隣の第２のトレンチと接続する複数の接続トレンチを有する格子構造、千鳥格子構造、または蜂の巣構造などの構造とすることも可能である。
また、本実施形態では、ｐ＋形半導体層９、第２のトレンチ１０、絶縁膜１１、及び導電体１２は、終端領域のうちＹ方向に沿った辺部において形成されている場合で説明した。しかしながら前述したように、これらは、終端領域のうちＸ方向に沿った辺部において形成されている場合でも同様に形成が可能である。
以上説明したように、本実施形態に係るＩＧＢＴ２００は、終端領域にｐ＋形半導体層９、第２のトレンチ１０、絶縁膜１１、及び導電体１２により形成される、第２のトレンチのキャパシタンスを有する。このため、ＩＧＢＴ２００は、さらなる無効領域を有することなく、さらに大きなゲート−エミッタ間の内蔵静電容量を有することができる。
（第３の実施形態）
第３の実施形態に係るＩＧＢＴ３００を図４を用いて説明する。図４は第３の実施形態に係るＩＧＢＴ３００の要部模式上面図である。なお、第２の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第２の実施形態との相異点について主に説明する。
図４は、本実施形態に係るＩＧＢＴ３００において、ｎ−形ベース層２の第１の表面における終端領域のコーナー部の平面パターンを示す。第１のトレンチ５及び第２のトレンチ１０内の構造の詳細は前述の各実施形態と同様なので省略する。また、ｎ−形ベース層２の第１の表面の上に設けられたエミッタ電極１７、第１の層間絶縁膜８、第２の層間絶縁膜１３、ゲート配線層１９、ガードリングメタル２１、２２、及び保護膜２３等は、省略した。
図４に示したように、第２の実施形態と同様に、素子領域にはＹ方向に延伸しＸ方向に複数配列された複数の第１のトレンチ５が形成される。複数の第１のトレンチのそれぞれの間には、第２の実施形態と同様に、ｐ形ベース層３及びｎ＋形エミッタ層４が設けられる。複数のｐ形ベース層３及び複数のｎ＋形エミッタ層４は、第１のトレンチに沿ってＹ方向に延伸する。
素子領域の外側には、素子領域を囲むように終端領域が第２の実施形態と同様に設けられる。すなわち、終端領域は、４つの辺部と、各辺部を四隅で繋ぐ４つのコーナー部と、からなる。
終端領域のコーナー部では、素子領域中に設けられた複数の第１のトレンチの外側の一部が、Ｙ方向に沿って素子領域の内側に向かって後退し、素子領域に凹みが形成される。言い換えると、素子領域中に設けられた複数のｐ形ベース層３の外側の一部が、Ｙ方向に沿って素子領域の内側に向かって後退し、素子領域に凹みが形成される。さらに言い換えると、素子領域のコーナー部では、素子領域中に設けられた複数の第１のトレンチのＸ方向における外側の一部及び複数のｐ形ベース層３のＸ方向における外側の一部が、Ｙ方向に沿って素子領域のコーナー部に至らない。これによって、素子領域のコーナー部に凹みが形成される。
この素子領域の凹みには、ｐ＋形半導体層９のコーナー部９ａが設けられ、素子領域に隣接する。ｐ＋形半導体層９のＹ方向に沿って延伸する辺部９ｂは、ｐ＋形半導体層９のコーナー部９ａからＹ方向に沿って素子領域に隣接しながら（言い換えると第１のトレンチ５に隣接しながら）延伸し反対側のｐ＋形半導体層９のコーナー部９ａに達する。このｐ＋形半導体層９の反対側のコーナー部９ａも、素子領域の凹みに同様に設けられる。
ｐ＋形半導体層９のＸ方向に沿って延伸する辺部９ｃは、ｐ＋形半導体層９の上記コーナー部９ａからＸ方向に沿って素子領域に接しながら（言い換えると複数のｐ形ベース層３及び複数の第１のトレンチの先端に隣接しながら）延伸し、ｐ＋形半導体層９の別の反対側のコーナー部９ａに達する。ｐ＋形半導体層９の別の反対側のコーナー部９ａも、素子領域の凹みに同様に設けられる。
素子領域は、上記ｐ＋形半導体層９のコーナー部９ａ、Ｙ方向に沿って延伸する辺部９ｂ、及びＸ方向に沿って延伸する辺部９ｃにより、周囲を取り囲まれる。第２の実施形態同様に、ｐ＋形半導体層９は、ガードリング層として機能する。ｐ＋形半導体層９のさらに外側（半導体チップ端部側）には、複数のｐ＋形ガードリング層２０が互いに離間して、ｐ＋形半導体層９を取り囲んで設けられる。複数のｐ＋形ガードリング層２０は、ｐ＋形半導体層９よりもＸ方向及びＹ方向における幅が狭い。
複数の第２のトレンチ１０は、ｐ＋形半導体層９のコーナー部９ａに設けられる。複数の第２のトレンチは、Ｙ方向にストライプ状に延伸し、Ｘ方向に沿って配列される。ｐ＋形半導体層９のコーナー部９ａは、４分の１の円状であり、ｐ＋形半導体層９のコーナー部９ａの素子領域とは反対側の端は円弧状に形成される。複数の第２のトレンチ１０は、全てｐ＋形半導体層９のコーナー部９ａの内部に収納される。また、本実施形態では、複数の第２のトレンチ１０は、素子領域の凹み部にＹ方向において隣接する第１のトレンチ５の数と同数であり、この第１のトレンチ５の延長線上に沿って、Ｙ方向に延伸する。複数の第２のトレンチ１０は、ｐ＋形半導体層９の他のコーナー部９ａにも同様に設けられる。
本実施形態では、複数の第２のトレンチ１０は、Ｙ方向に沿って延伸するストライプ構造である。しかしながら、複数の第２のトレンチ１０は、Ｘ方向に沿って延伸するストライプ構造であり、Ｙ方向に沿って配列されていてもよい。
本実施形態に係るＩＧＢＴ３００では、終端領域のコーナー部に設けられた素子領域の凹みに、ｐ＋形半導体層９のコーナー部９ａが形成される。このｐ＋形半導体層９のコーナー部９ａに、第２のトレンチ１０、絶縁膜１１、及び導電体１２が形成される。ＩＧＢＴ３００が高耐圧を有するほど、ｐ＋形半導体層９のコーナー部９ａの面積を大きくする必要がある。このため、ＩＧＢＴ３００が高耐圧を有するほど、ｐ＋形半導体層９のコーナー部９ａに第２のトレンチを数多く形成することが可能となるので、第２のトレンチ１０のキャパシタンスを大きくすることができる。
半導体チップ内に占めるｐ＋形半導体層９のコーナー部９ａの面積の方が、半導体チップ内に占めるｐ＋形半導体層９の辺部９ｂの面積よりも大きい。従って、本実施形態に係るＩＧＢＴ３００は、第２の実施形態に係るＩＧＢＴ２００よりも、無効領域を有することなくさらに大きなゲート−エミッタ間の内蔵静電容量を有することができる。
なお、本実施形態では、ｐ＋形半導体層９のコーナー部９ａにＹ方向において隣接する第１のトレンチ５と比べて、ｐ＋形半導体層９のＸ方向に延伸する辺部９ｃにＹ方向において隣接する第１のトレンチ５の方が、ｐ形ベース層３から半導体チップの端部に向かってＹ方向に突出する量が大きい。第１のトレンチ５の、ｐ＋形半導体層９のＸ方向に延伸する辺部９ｃに突出する部分は、第２のトレンチ１０と見なすことができる。すなわち、ｐ＋形半導体層のＸ方向に延伸する辺部９ｃにおいて、第１のトレンチ５と連続する第２のトレンチ１０が存在することによっても、本実施形態に係るＩＧＢＴ３００は、ゲート−エミッタ間の大きな内蔵静電容量を有するとみなすことも可能である。
（第４の実施形態）
第４の実施形態に係るＩＧＢＴ４００を図５を用いて説明する。図５は第４の実施形態に係るＩＧＢＴ４００の要部模式上面図である。なお、第３の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第３の実施形態との相異点について主に説明する。
本実施形態に係るＩＧＢＴ４００は、第３の実施形態に係るＩＧＢＴ３００のｐ＋形半導体層９のコーナー部９ａにおいて、第１のトレンチ５と第２のトレンチ１０とが接合されて一体化された構造である。本実施形態に係る効果は、第３の実施形態に係る効果とほぼ同じである。
（第５の実施形態）
第５の実施形態に係るＩＧＢＴ５００を図６を用いて説明する。図６は第５の実施形態に係るＩＧＢＴ５００の要部模式上面図である。なお、第３の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第３の実施形態との相異点について主に説明する。
本実施形態に係るＩＧＢＴ５００は、第３の実施形態に係るＩＧＢＴ３００において、複数の第２のトレンチ１０のうち、それぞれ隣り合う第２のトレンチは、Ｘ方向において、隣り合う第２のトレンチを接続する複数の接続トレンチ１０ａを有する。すなわち、ＩＧＢＴ５００では、複数の第２のトレンチ１０は、ｐ＋形半導体層９のコーナー部９ａにおいて、Ｘ方向及びＹ方向に延伸するように格子状に形成されている。導電体１２は、絶縁膜１１を介して、この格子状の第２のトレンチ内に格子状に形成される。また、第２のトレンチは、格子状に限らずに、千鳥格子状または蜂の巣状に形成されることも可能である。
本実施形態に係る効果は、第３の実施形態に係る効果とほぼ同じである。
（第６の実施形態）
第６の実施形態に係るＩＧＢＴ６００を図７を用いて説明する。図７は第６の実施形態に係るＩＧＢＴ６００の要部模式上面図である。なお、第３の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第３の実施形態との相異点について主に説明する。
本実施形態に係るＩＧＢＴ６００は、第３の実施形態に係るＩＧＢＴ３００において、複数の第２のトレンチ１０の間に、さらに第２のトレンチを備える。すなわち、本実施形態に係るＩＧＢＴ６００の複数の第２のトレンチ１０のＸ方向における周期は、第３の実施形態に係るＩＧＢＴ３００の複数の第２のトレンチ１０の周期の半分である。
本実施形態に係るＩＧＢＴ６００では、第３の実施形態に係るＩＧＢＴ３００と比べて、第２のトレンチの内壁面に形成された絶縁膜１１の総面積が２倍程度大きい。このため、本実施形態に係るＩＧＢＴ６００は、第３の実施形態に係るＩＧＢＴ３００よりも、さらに大きなエミッタ−ゲート間に内蔵された静電容量を有する。
なお、複数の第２のトレンチ１０のＸ方向における周期は、上記に限定されることなく、複数の第１のトレンチ５のＸ方向における周期よりも短ければよい。または、複数の第２のトレンチ１０のＸ方向における間隔は、複数の第１のトレンチ５のＸ方向における間隔より狭ければよい。
（第７の実施形態）
第７の実施形態に係るＩＧＢＴ７００を図８を用いて説明する。図８は第７の実施形態に係るＩＧＢＴ７００の要部模式上面図である。なお、第６の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第６の実施形態との相異点について主に説明する。
図８に示したように、本実施形態に係るＩＧＢＴ７００は、第６の実施形態に係るＩＧＢＴ６００において、複数の第２のトレンチ１０の一部１０ｂが、ｐ＋形半導体層９のコーナー部９ａからＹ方向に沿って延伸する辺部９ｂ内に延伸している構造を有する。または、本実施形態に係るＩＧＢＴ７００は、ｐ＋形半導体層９のコーナー部９ａに有する複数の第２のトレンチとは別に、さらに、ｐ＋形半導体層９のＹ方向に沿って延伸する辺部９ｂに別の複数の第２のトレンチを有していてもよい（図示せず）。
また、ＩＧＢＴ７００は、ｐ＋形半導体層９のＸ方向に沿って延伸する辺部９ｃに、さらに別の複数の第２のトレンチを有していてもよい（図示せず）。
ｐ＋形半導体層９のＹ方向に沿って延伸する辺部９ｂ及びＸ方向に沿って延伸する辺部９ｃのそれぞれに設けられる、図示しない上記別の複数の第２のトレンチ１０は、図８中に示したようにＹ方向に沿って延伸する場合に限らず、Ｘ方向に沿って延伸してもよい。
本実施形態に係るＩＧＢＴ７００は、第６の実施形態に係るＩＧＢＴ６００よりも、さらに大きなエミッタ−ゲート間に内蔵された静電容量を有する。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ ｎ＋形バッファ層
２ ｎ−形ベース層
３ ｐ形ベース層
４ ｎ＋形エミッタ層
５ 第１のトレンチ
６ ゲート絶縁膜
７ ゲート電極
８ 第１の層間絶縁膜
９、９ａ、９ｂ、９ｃ ｐ＋形半導体層
１０、１０ａ、１０ｂ 第２のトレンチ
１１ 絶縁膜
１２ 導電体
１３ 第２の層間絶縁膜
１４ フィールド絶縁膜
１５ ｐ＋形コレクタ層
１６ コレクタ電極
１７ エミッタ電極
１８ ゲート電極パッド
１９ ゲート配線層
２０ ｐ＋形ガードリング層
２１、２２ ガードリングメタル
２３ 保護膜

Claims (17)

  1. 第１の表面と前記第１の表面とは反対側の第２の表面とを有し、前記第１の表面から第２の表面に向かって延伸する第１のトレンチを有する第１導電形の第１の半導体層と、
    前記第１の半導体層の前記第１の表面に設けられ、前記第１のトレンチに隣接し前記第１のトレンチの側壁に露出した第２導電形の第２の半導体層と、
    前記第２の半導体層の表面に選択的に設けられ、前記第１のトレンチに隣接し前記第１のトレンチの側壁に露出した第１導電形の第３の半導体層と、
    前記第１の半導体層の前記第１の表面から前記第１のトレンチよりも前記第２の表面側に延伸する第２導電形の第４の半導体層と、
    前記第１のトレンチ内で前記第１の半導体層上、前記第２の半導体層上、及び前記第３の半導体層上にゲート絶縁膜を介して設けられたゲート電極と、
    前記第４の半導体層の表面から前記第４の半導体層内に至る第２のトレンチ内で前記第４の半導体層上に絶縁膜を介して設けられ、前記ゲート電極と電気的に接続された導電体と、
    前記ゲート電極上に設けられた第１の層間絶縁膜と、
    前記導電体上に設けられた第２の層間絶縁膜と、
    前記第１の半導体層の前記第２の表面に電気的に接続された第１の電極と、
    前記第２の半導体層、前記第３の半導体層、及び前記第４の半導体層に電気的に接続され、前記第１の層間絶縁膜により前記ゲート電極から絶縁された第２の電極と、
    前記第１の半導体層の前記第１の表面側で、前記導電体の上に前記第２の層間絶縁膜を介して設けられ、前記ゲート電極に電気的に接続されたゲート配線層と、
    前記第１の半導体層と前記第１の電極との間に、さらに第２導電形の第５の半導体層と、 を備え、
    前記第１の半導体層の前記第１の表面に設けられ、前記第１のトレンチ、前記ゲート絶縁膜、前記ゲート電極、前記第１の層間絶縁膜、前記第２の半導体層、前記第３の半導体層を含む単位構造を、前記第１の半導体層の前記第１の表面に平行な第１の方向に沿って複数有する素子領域と、
    前記素子領域の外周を囲み、前記第４の半導体層と前記第２のトレンチ、前記絶縁膜、前記導電体、及び前記第２の層間絶縁膜を有する終端領域と、
    が形成され、
    前記複数の第１のトレンチ及び前記複数の第２の半導体層は、前記第１の方向に垂直で前記第１の表面に平行な第２の方向に延伸し、
    前記素子領域の角部において、前記複数の第１のトレンチのうちの外側の一部の第１のトレンチ及び前記複数の第２の半導体層のうちの外側の一部の第２の半導体層が、前記第２の方向に沿って前記素子領域の前記角部に至らないことにより、前記素子領域の角部は凹みを有し、
    前記第４の半導体層は、前記素子領域の凹みにおいて前記素子領域と隣接する第１の部分と、前記第１の部分から前記第２の方向に沿って延伸し前記素子領域に隣接する第２の部分と、を有し、
    前記第２のトレンチは、前記第１の部分に、前記第２の方向に沿って延伸し、前記第１の方向に沿って複数、設けられ、
    前記複数の第２のトレンチの一部は、前記第４の半導体層の前記第２の部分内を前記第２の方向に沿って延伸し、
    前記複数の第２のトレンチの間隔は、前記複数の第１のトレンチの間隔よりも狭く、
    前記複数の第２のトレンチのうち、それぞれ隣り合う第２のトレンチは、前記第１の方向において前記隣り合う第２のトレンチを接続する複数の接続トレンチを有し、
    前記絶縁膜は、前記ゲート絶縁膜よりも高い誘電率を有し
    前記絶縁膜の膜厚は、前記ゲート絶縁膜の膜厚より薄い、
    電力用半導体装置。
  2. 第１の表面と前記第１の表面とは反対側の第２の表面とを有し、前記第１の表面から前記第２の表面に向かって延伸する第１のトレンチを有する第１導電形の第１の半導体層と、
    前記第１の半導体層の前記第１の表面に設けられ、前記第１のトレンチに隣接し前記第１のトレンチの側壁に露出した第２導電形の第２の半導体層と、
    前記第２の半導体層の表面に選択的に設けられ、前記第１のトレンチに隣接し前記第１のトレンチの側壁に露出した第１導電形の第３の半導体層と、
    前記第１の半導体層の前記第１の表面から前記第１のトレンチよりも前記第２の表面側に延伸する第２導電形の第４の半導体層と、
    前記第１のトレンチ内で前記第１の半導体層上、前記第２の半導体層上、及び前記第３の半導体層上にゲート絶縁膜を介して設けられたゲート電極と、
    前記第４の半導体層の表面から前記第４の半導体層内に至る第２のトレンチ内で前記第４の半導体層上に絶縁膜を介して設けられ、前記ゲート電極と電気的に接続された導電体と、
    前記ゲート電極上に設けられた第１の層間絶縁膜と、
    前記導電体上に設けられた第２の層間絶縁膜と、
    前記第１の半導体層の前記第２の表面に電気的に接続された第１の電極と、
    前記第２の半導体層、前記第３の半導体層、及び前記第４の半導体層に電気的に接続され、前記第１の層間絶縁膜により前記ゲート電極から絶縁された第２の電極と、
    を備えた電力用半導体装置。
  3. 前記第１の半導体層の前記第１の表面側で、前記導電体の上に前記第２の層間絶縁膜を介して設けられ、前記ゲート電極に電気的に接続されたゲート配線層をさらに備えた請求項２記載の電力用半導体装置。
  4. 前記第１の半導体層の前記第１の表面に設けられ、前記第１のトレンチ、前記ゲート絶縁膜、ゲート電極、第１の層間絶縁膜、前記第２の半導体層、前記第３の半導体層を含む単位構造を、前記第１の半導体層の前記第１の表面に平行な第１の方向に沿って複数有する素子領域と、
    前記素子領域の外周を囲み、前記第４の半導体層と前記第２のトレンチ、前記絶縁膜、前記導電体、及び前記第２の層間絶縁膜を有する終端領域と、
    が形成され、
    前記複数の第１のトレンチ及び前記複数の第２の半導体層は、前記第１の方向に垂直で前記第１の表面に平行な第２の方向に延伸し、
    前記素子領域の角部において、前記複数の第１のトレンチのうちの外側の一部の第１のトレンチ及び前記複数の第２の半導体層のうちの外側の一部の第２の半導体層が、前記第２の方向に沿って前記素子領域の前記角部に至らないことにより、前記素子領域の角部は凹みを有し、
    前記第４の半導体層は、前記素子領域の凹みにおいて前記素子領域と隣接する第１の部分を有し、
    前記第２のトレンチは、前記第１の部分に設けられている請求項２または３に記載の電力用半導体装置。
  5. 前記第２のトレンチは、前記第２の方向に沿って延伸し、第１の方向に沿って複数設けられた請求項４記載の電力用半導体装置。
  6. 前記第４の半導体層は、前記第１の部分から前記第２の方向に沿って延伸し前記素子領域に隣接する第２の部分をさらに有し、
    前記複数の第２のトレンチの一部は、前記第４の半導体層の前記第２の部分内を前記第２の方向に沿って延伸する、請求項５記載の電力用半導体装置。
  7. 前記複数の第２のトレンチの間隔は、前記複数の第１のトレンチの間隔よりも狭い、請求項５または６記載の電力用半導体装置。
  8. 前記複数の第２のトレンチは、前記複数の第１のトレンチの延長線上に設けられている、請求項５または６記載の電力用半導体装置。
  9. 前記複数の第２のトレンチは、前記複数の第１のトレンチと連続する、請求項８記載の電力用半導体装置。
  10. 前記複数の第２のトレンチのうち、それぞれ隣り合う第２のトレンチは、前記第１の方向において前記隣り合う第２のトレンチを接続する複数の接続トレンチを有する、請求項５〜９のいずれか１つに記載の電力用半導体装置。
  11. 前記第１の半導体層の前記第１の表面側で、前記導電体の上に前記第２の層間絶縁膜を介して設けられ第１導電形と第２導電形の接合部を有するダイオードを備えた請求項２記載の電力用半導体装置。
  12. 前記第１の半導体層の前記第１の表面側で、前記導電体の上に前記第２の層間絶縁膜を介して設けられた温度を検出する手段を備えた請求項２記載の電力用半導体装置。
  13. 半導体素子をさらに備え、
    前記半導体素子に電気的に接続された電極パッドが、前記第１の半導体層の前記第１の表面側で、前記導電体の上に前記第２の層間絶縁膜を介して設けられた、請求項２記載の電力用半導体装置。
  14. 前記絶縁膜は、前記ゲート絶縁膜よりも高い誘電率を有する、請求項２〜１３のいずれか１つに記載の電力用半導体装置。
  15. 前記絶縁膜の膜厚は、前記ゲート絶縁膜の膜厚より薄い、請求項２〜１４のいずれか１つに記載の電力用半導体装置。
  16. 前記第１の半導体層と前記第１の電極との間に、さらに第２導電形の第５の半導体層を備える、請求項２〜１５のいずれか１つに記載の電力用半導体装置。
  17. 前記第１の半導体層、前記第２の半導体層、前記第３の半導体層、及び前記第４の半導体層は、炭化シリコンまたは窒化物半導体により構成される請求項２記載の電力用半導体装置。
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