KR102531988B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치는, 소자영역(110)과 소자영역(110)의 주위를 둘러싸는 주변영역(120)이 주면에 배치된 반도체 기체(10)를 구비하고, 홈의 내벽면에 배치된 절연막(21) 및 홈의 내부에서 절연막(21) 위에 배치된 도전체막(22)을 갖는 외주 트렌치(20)가, 소자영역(110)의 주위를 둘러싸며 주변영역(120)에 배치되어 있다. 외주 트렌치(20)의 도전체막(22)이, 소자영역(110)에 형성된 반도체 소자의 부측의 주전극의 전위보다 높은 전위로 설정된다.

Description

반도체 장치
본 발명은, 외부요인에 의한 내압(耐壓)의 변동의 억제·안정성을 향상시키기 위한 구조가 형성되는 반도체 장치(半導體 裝置)에 관한 것이다.
반도체 장치의 내압을 향상시키기 위하여, 반도체 소자가 형성되는 소자영역 주위의 주변영역에 내압을 향상시키기 위한 구조가 형성되어 있다. 예를 들면, 내벽면(內壁面)에 절연막을 형성한 홈(groove)의 내부에 도전체막(導電體膜)이 메워진 트렌치(trench)를 주변영역에 배치하여, 반도체 장치의 내압의 향상이 도모되고 있다(특허문헌1을 참조).
: 일본국 공개특허 특개2007―59766호 공보
공핍층(空乏層)이 주변영역으로 확산하여 반도체 기체(半導體 基體)의 표면에 도달함으로써, 반도체 장치가 외부이온 등으로부터의 영향을 받기 쉬워진다. 예를 들면, 외부로부터 침입하는 이온의 영향에 의하여, 공핍층의 형상이 변형되어 내압이 변동되거나 불안정하게 된다. 또한 외측으로 확산되는 공핍층이, 칩화(chip化)된 반도체 장치의 측면에 도달하는 것을 방지할 필요가 있다. 이 때문에, 예를 들면 웨이퍼에 형성된 반도체 장치를 칩화시키기 위한 다이스 라인(dice line)에 도달하는 주변영역의 폭을 넓게 하는 대응을 생각할 수 있다. 그러나 이 대책에서는 칩 사이즈가 대형화되어 버린다. 또한 주변영역의 외측 가장자리에서 채널 스토퍼 영역(channel stopper 領域)을 깊게 형성하면, 제조공정이 길어지는 문제가 있다.
상기 문제점을 고려하여, 본 발명은, 소형이고 또한 외부이온 등의 외부요인에 의한 내압의 변동이 억제된 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 1태양에 의하면, 내벽면에 절연막을 형성한 홈의 내부에 도전체막이 배치된 외주 트렌치가 소자영역의 주위를 둘러싸서 배치되고, 외주 트렌치 내의 도전체막의 전위가, 반도체 장치의 부측의 주전극의 전위보다 높게 설정되는 반도체 장치가 제공된다.
본 발명에 의하면, 소형이고 또한 외부이온 등의 외부요인에 의한 내압의 변동이 억제된 반도체 장치를 제공할 수 있다.
도1은, 본 발명의 실시형태에 관한 반도체 장치의 구성을 나타내는 도식적인 단면도이다.
도2는, 본 발명의 실시형태에 관한 반도체 장치의 공핍층의 확산을 나타내는 도식적인 단면도이다.
도3은, 비교예의 반도체 장치의 공핍층의 확산을 나타내는 도식적인 단면도이다.
도4는, 비교예의 반도체 장치의 구성을 나타내는 도식적인 단면도이다.
도5는, 본 발명의 실시형태의 변형예에 관한 반도체 장치의 구성을 나타내는 도식적인 단면도이다.
다음에, 도면을 참조하여 본 발명의 실시형태를 설명한다. 이하의 도면의 기재에 있어서, 동일 또는 유사한 부분에는 동일 또는 유사한 부호를 붙이고 있다. 단, 도면은 도식적인 것으로서, 두께와 평면치수의 관계, 각 부의 길이의 비율 등은 실제의 것과는 다른 것에 유의하여야 한다. 따라서 구체적인 치수는 이하의 설명을 참작하여 판단하여야 할 것이다. 또한 도면 상호간에 있어서도 서로의 치수 관계나 비율이 다른 부분이 포함되어 있는 것은 물론이다.
또한 이하에 나타내는 실시형태는, 본 발명의 기술적 사상을 구체화하기 위한 장치나 방법을 예시하는 것이다. 본 발명의 기술적 사상은, 구성부품의 형상, 구조, 배치 등을 하기의 것으로 특정하는 것은 아니다.
본 발명의 실시형태에 관한 반도체 장치는, 도1에 나타내는 바와 같이 소자영역(110)과 상기 소자영역(110)의 주위를 둘러싸는 주변영역(120)이 주면(主面)에 배치된 반도체 기체(半導體 基體)(10)를 구비한다. 반도체 기체(10)의 상면(上面)에는 층간 절연막(層間 絶緣膜)(30)이 배치되어 있다.
주변영역(120)에는, 소자영역(110)의 주위를 둘러싸서 복수의 외주 트렌치(外周 trench)(20)가 서로 이간(離間)되어 다중(多重)으로 배치되어 있다. 즉 평면에서 볼 때에, 환상(環狀)의 외주 트렌치(20)가 소자영역(110)의 주위에 배치되어 있다. 외주 트렌치(20)는, 반도체 기체(10)의 상면으로부터 막두께방향으로 연신(延伸)되는 홈(groove)의 내벽면에 배치된 절연막(21), 및 홈의 내부에서 절연막(21) 위에 배치된 도전체막(導電體膜)(22)을 갖는다. 예를 들면, 제1도전형(第1導電型)의 제1반도체층(11) 위에 제2도전형의 제2반도체층(12)을 적층(積層)한 구성의 반도체 기체(10)의 외주 트렌치(20)의 홈이, 제2반도체층(12)의 상면으로부터 연신되어 제1반도체층(11)에 도달한다. 외주 트렌치(20)의 측면 및 바닥면에서는, 절연막(21)을 사이에 두고 도전체막(22)과 반도체 기체(10)가 대향(對向)한다. 여기에서, 절연막(21)의 바닥부는, 제1반도체층(11)과 제2반도체층(12)의 PN접합면보다 하방에 위치하고 있다. 이하의 설명에서는, 제1도전형이 n형, 제2도전형이 p형으로 한다.
도시를 생략하지만, 소자영역(110)에는, 2개의 주전극(主電極)의 사이에 전압을 인가하여 동작시키는 반도체 소자가 형성된다. 예를 들면 게이트 트렌치 구조(gate trench 構造)의 MOSFET나 절연 게이트 바이폴라 트랜지스터(IGBT) 등의 세로형 스위칭 소자가 소자영역(110)에 형성된다. 세로형 스위칭 소자가 소자영역(110)에 형성되었을 경우에, 반도체 기체(10)의 표면에 표면전극(表面電極)(도면에 나타내지 않음)이 배치되고, 반도체 기체(10)의 이면에 이면전극(裏面電極)(60)이 배치된 구성을 사용하여도 좋다. 이하에서는, 반도체 기체(10)의 상면에 배치된 표면전극이 반도체 소자의 부측(負側)의 주전극이고, 반도체 기체(10)의 하면에 배치된 이면전극(60)이 반도체 소자의 정측(正側)의 주전극인 경우를 설명한다.
도1에 나타내는 반도체 장치에서는, 외주 트렌치(20) 중에서 반도체 기체(10)의 외측 가장자리에 가장 가깝게 배치된 외주 트렌치(20)(이하에 있어서 「최외측 가장자리 트렌치」라고 한다)의 도전체막(22)이, 반도체 소자의 부측의 주전극의 전위보다 높은 전위로 설정된다. 도1에 나타내는 반도체 장치에서는, 최외측 가장자리 트렌치가 층간 절연막(30)의 개구부를 통하여, 반도체 기체(10)의 상면에 배치된 상면 도전체막(50)과 접속되어 있다. 또 최외측 가장자리 트렌치를 제외한 다른 외주 트렌치(20)의 도전체막(22)은 전기적으로 플로팅(floating) 상태이다.
상면 도전체막(50)은, 반도체 기체(10)의 외측 가장자리를 따라 배치된 채널 스토퍼 영역(channel stopper 領域)(40)의 상면과 접속되어 있다. 반도체 기체(10)의 제1반도체층(11)과 동일한 도전형인 채널 스토퍼 영역(40)은, 주변영역(120)의 제1반도체층(11)의 상부의 일부에, 평면에서 볼 때에 환상으로 형성되어 있다. 주변영역(120)의 외부이온 등의 외부요인에 의한 내압(耐壓)의 변동을 억제하는 것 등을 목적으로 하여 채널 스토퍼 영역(40)이 배치되어 있고, 채널 스토퍼 영역(40)의 불순물 농도는 제1반도체층(11)의 불순물 농도보다 높게 설정되어 있다. 채널 스토퍼 영역(40)과 제1반도체층(11)의 계면(界面) 근방에서 공핍층(空乏層)이 구부러지기 때문에, 반도체 기체(10)의 다이싱(dicing)된 측면(외측 가장자리)에 공핍층이 도달하는 것이 억제된다. 제1반도체층(11)은 주변영역(120)의 외측 가장자리까지 형성되어 있지만, 제2반도체층(12)의 단부(端部)는 반도체 기체(10)의 외측 가장자리에 도달하지 않는다. 이와 같이 제2반도체층(12)의 단부는 채널 스토퍼 영역(40)보다 내측에 있는 것이 바람직하다. 즉 반도체 기체(10)의 상면에 있어서, 제2반도체층(12)의 단부와 채널 스토퍼 영역(40)의 사이에 제1반도체층(11)이 끼워져 있다. 예를 들면, 제2반도체층(12)의 단부는 최외측 가장자리 트렌치의 내벽과 접하고 있지만, 최외측 가장자리 트렌치의 외벽으로부터 반도체 기체(10)의 외측 가장자리측으로는 제2반도체층(12)이 연신되지 않는다. 또 제2반도체층(12)의 단부는 최외측 가장자리 트렌치보다 채널 스토퍼 영역(40)측까지 연장되어 있어도 좋다. 또한 최외측 가장자리 트렌치의 바닥부가 제1반도체층(11)과 제2반도체층(12)의 PN접합면보다 아래에 있는 예를 나타내고 있지만, 최외측 가장자리 트렌치의 바닥부는 제1반도체층(11)과 제2반도체층(12)의 PN접합면에 도달하지 않아도 좋다.
도1에 나타내는 반도체 장치에서는, 상면 도전체막(50) 및 반도체 기체(10)를 통하여, 최외측 가장자리 트렌치의 도전체막(22)이 이면전극(60)과 전기적으로 접속된다. 예를 들면, 소자영역(110)에 형성된 반도체 소자가 트랜지스터이고, 부측의 주전극이 에미터 전극, 정측의 주전극이 컬렉터 전극인 경우에, 최외측 가장자리 트렌치의 도전체막(22)은 컬렉터 전극의 전위로 설정된다. 또한 부측의 주전극이 소스 전극, 정측의 주전극이 드레인 전극인 경우에, 최외측 가장자리 트렌치의 도전체막(22)은 드레인 전극의 전위로 설정된다. 또는 소자영역(110)에 형성된 반도체 소자가 다이오드인 경우에, 최외측 가장자리 트렌치의 도전체막(22)은 애노드의 전위로 설정된다.
반도체 장치를 오프 상태 또는 역바이어스 상태로 하였을 경우에, 소자영역(110)측의 제1반도체층(11)과 제2반도체층(12)으로부터 공핍층이 신장됨으로써, 주변영역(120)에 있어서 공핍층이 가로방향·하측방향으로 확산되어, 전계(電界)의 집중이 완화된다. 그리고 최외측 가장자리 트렌치의 도전체막(22)은 반도체 소자의 정측의 주전극과 전기적으로 접속됨으로써, 반도체 소자의 부측의 주전극의 전위보다 높은 전위로 설정된다. 이에 따라 주변영역(120)에 있어서의 상방이나 외단(外端)을 향하는 공핍층의 확산이 억제된다. 또한 채널 스토퍼 영역(40)과 최외측 가장자리 트렌치 내의 도전체막(22)이 전기적으로 접속되어 있고, 또한 최외측 가장자리 트렌치와 채널 스토퍼 영역(40)의 사이에 제1반도체층(11)이 있음으로써, 공핍층이 채널 스토퍼 영역(40)의 근방에 접근하는 것을 억제할 수 있다. 도2에, 도1에 나타내는 반도체 장치의 주변영역(120)에 있어서의 공핍층(100)의 확산을 나타내고, 도3에, 비교예의 반도체 장치의 주변영역(120)에 있어서의 공핍층(100)의 확산을 나타낸다. 도3에 나타내는 비교예에서는, 모든 외주 트렌치(20)의 도전체막(22)이 전기적으로 플로팅 상태이다.
도2와 도3을 비교하면 분명한 바와 같이, 도1에 나타내는 반도체 장치에서는, 비교예에 비하여 공핍층(100)이 주변영역(120)의 상방이나 외단으로 신장되는 것이 억제되어 있다. 이것은, 도1에 나타내는 반도체 장치에 의하면, 최외측 가장자리 트렌치의 도전체막(22)이 반도체 소자의 부측의 주전극의 전위보다 높은 전위로 설정되기 때문에, 공핍층(100)이 반도체 기체(10)의 상면을 향하여 신장되는 것을 저해하는 방향의 전계가 생기기 때문이다.
이에 대하여, 도3에 나타내는 바와 같이 공핍층(100)이 신장되는 경우에는, 반도체 기체(10)의 상면이나 측면의 다이스 라인(dice line)에 공핍층(100)이 도달하기 쉽다. 특히, 반도체 소자의 주전극의 사이에 인가되는 전압이 커질수록 공핍층이 외측으로 확산된다. 칩화된 반도체 장치의 측면에 공핍층(100)이 도달하지 않도록 소자영역(110)으로부터 다이스 라인에 도달하는 폭을 넓게 하면, 칩 사이즈가 대형화되는 문제가 생긴다. 이 때문에, 예를 들면 도4에 나타내는 바와 같이 채널 스토퍼 영역(40)을 깊게 형성한다. 그러나, 이에 따라 채널 스토퍼 영역(40)의 폭이 넓어지거나 제조공정이 길어지는 문제가 생긴다. 또한 공핍층(100)이 반도체 기체(10)의 상면에 도달함으로써, 반도체 장치가 외부로부터의 영향을 받기 쉬워진다.
한편, 도1에 나타내는 반도체 장치에서는, 최외측 가장자리 트렌치에 의하여 주변영역(120)의 외단을 향하는 공핍층의 신장이 억제된다. 이 때문에 다이스 라인의 폭을 넓게 할 필요가 없어, 칩 사이즈의 대형화가 억제된다. 또한 채널 스토퍼 영역(40)을 깊게 형성할 필요도 없다. 또한 도1에 나타내는 반도체 장치에 의하면, 공핍층이 반도체 기체(10)의 상면에 도달하는 것이 억제되기 때문에, 반도체 장치가 외부로부터 영향을 받는 것을 방지할 수 있다.
외주 트렌치(20)는, 예를 들면 이하와 같이 형성된다. 우선, 주변영역(120)에 외주 트렌치(20)의 홈을 형성한다. 그 후에 열산화법(熱酸化法) 등을 사용하여 홈의 내벽면에 절연막(21)을 형성한다. 다음에 홈의 내부에 도전체막(22)을 형성한다. 도전체막(22)은 예를 들면 폴리실리콘막 등이다. 예를 들면, 홈이 도전체막(22)에 의하여 메워지도록, 반도체 기체(10)의 상면의 전체 면에 도전체막(22)을 형성한다. 그리고 외주 트렌치(20)의 도전체막(22)의 상면의 위치가 반도체 기체(10)의 상면의 위치보다 하방 또는 동일하게 되도록 평탄화된다.
또 소자영역(110)에 게이트 트렌치 구조의 반도체 소자를 형성하는 경우에, 게이트 트렌치의 형성과 동시에 외주 트렌치(20)의 홈을 형성하여도 좋다. 그리고 게이트 트렌치의 내벽면에 게이트 절연막을 형성함과 동시에 외주 트렌치(20)의 절연막(21)을 형성하고, 게이트 전극의 형성과 동시에 도전체막(22)을 형성한다.
그런데 도1에 나타내는 반도체 장치에서는, 상면 도전체막(50)이, 최외측 가장자리 트렌치의 상방을 넘어서 내측의 외주 트렌치(20)의 상방까지 더 연장되어 있다. 반도체 기체(10)의 상방에 배치된 부분에 있어서, 상면 도전체막(50)은 필드 플레이트(field plate)와 동일하게 기능시킬 수 있다. 최외측 가장자리 트렌치의 도전체막(22)을, 반도체 소자의 부측의 주전극의 전위보다 높은 전위로 설정하고, 또한 상면 도전체막(50)을 내측의 외주 트렌치(20)의 상방까지 연장시킴으로써, 상면 도전체막(50)이 반도체 기체(10)의 상면의 공핍층을 제어하여, 최외측 가장자리 트렌치에서 하측방향으로 공핍층을 신장시킬 수 있어 상승효과를 얻을 수 있다. 단, 필드 플레이트의 효과에 의하여 공핍층이 소자영역(110)측으로 구부러지지 않도록, 소자영역(110)에 가까운 영역까지는 상면 도전체막(50)을 연장시키지 않는 것이 바람직하다.
이상에서 설명한 바와 같이 본 발명의 실시형태에 관한 반도체 장치에서는, 외주 트렌치(20) 중에서 최외측 가장자리 트렌치의 도전체막(22)을, 반도체 소자의 부측의 주전극의 전위보다 높은 전위로 설정한다. 이에 따라 주변영역(120)에 있어서의 공핍층의 확산이 억제되고, 또한 외부이온 등의 외부요인에 의한 내압의 변동이 억제된 반도체 장치를 실현할 수 있다.
또한 이면전극(60)과 최외측 가장자리 트렌치의 도전체막(22)을 전기적으로 접속시키는 구성을 채용함으로써, 최외측 가장자리 트렌치의 도전체막(22)을 반도체 소자의 부측의 주전극의 전위보다 높은 전위로 설정하기 위한 구조를 용이하게 실현할 수 있다. 이 때문에, 도1에 나타내는 반도체 장치는 제조가 용이하다.
<변형예>
도5에 나타내는 본 발명의 실시형태의 변형예에 관한 반도체 장치는, 최외측 가장자리 트렌치의 도전체막(22)의 폭(W)이, 다른 외주 트렌치(20)의 도전체막(22)의 폭보다 넓다. 최외측 가장자리 트렌치의 도전체막(22)의 폭(W)을 넓게 함으로써, 공핍층(100)을 주변영역(120)의 하면을 향하여 더 신장시키기 쉽게 하는 전계의 강도가 강하게 된다.
그 결과, 도5에 나타내는 반도체 장치에 있어서는, 주변영역(120)의 상면이나 외단을 향하는 공핍층(100)의 신장이 억제된다. 따라서 다이스 라인의 폭을 넓게 할 필요도 없고, 채널 스토퍼 영역(40)을 깊게 형성할 필요도 없다.
(그 이외의 실시형태)
상기와 같이 본 발명은 실시형태에 의하여 기재하였지만, 이 개시의 일부를 이루는 설명 및 도면은 본 발명을 한정하는 것으로 이해하여서는 안 된다. 이 개시로부터 당업자에게는 다양한 대체 실시형태, 실시예 및 운용기술이 명백하게 될 것이다.
예를 들면, 상기에서는 최외측 가장자리 트렌치가 반도체 기체(10)의 하면에 배치된 이면전극(60)과 전기적으로 접속되는 경우를 예시적으로 나타내었지만, 부측의 주전극보다 높은 전위로 설정되는 반도체 장치의 다른 전극과 최외측 가장자리 트렌치를 전기적으로 접속하여도 좋다.
또한 최외측 가장자리 트렌치의 홈의 깊이를, 다른 외주 트렌치(20) 또는 게이트 트렌치 중에서 적어도 일방(一方)의 홈의 깊이보다 깊게 하여도 좋다.
또한 외주 트렌치(20)는 최외측 가장자리 트렌치만이어도 좋고, 최외측 가장자리 트렌치 이외의 외주 트렌치(20)를 대신하여, 리사프 영역(RESURF 領域)이나 FLR 등 이미 알고 있는 내압개선영역으로 치환하여도 좋다. 즉 외주 트렌치(20) 내의 도전체막(22)과 채널 스토퍼 영역(40)이 전기적으로 접속되어 있으면 좋다. 또한 외주 트렌치(20)와 채널 스토퍼 영역(40)이 반도체 기체(10)의 상면측에서 이간되고, 외주 트렌치(20)와 채널 스토퍼 영역(40)의 사이에 제1반도체층(11)이 삽입되어 있는 것이 바람직하다.
이와 같이 본 발명은 여기에서는 기재하지 않은 다양한 실시형태 등을 포함하는 것은 물론이다.
본 발명의 반도체 장치는, 외부이온 등의 외부요인에 의한 내압의 변동을 억제한 반도체 장치를 제조하는 제조업을 포함하는 전자기기산업에 이용할 수 있다.
10 … 반도체 기체
20 … 외주 트렌치
21 … 절연막
22 … 도전체막
30 … 층간 절연막
40 … 채널 스토퍼 영역
50 … 상면 도전체막
60 … 이면전극
100 … 공핍층
110 … 소자영역
120 … 주변영역

Claims (5)

  1. 삭제
  2. 소자영역과 상기 소자영역의 주위를 둘러싸는 주변영역이 주면(主面)에 배치된 반도체 기체(半導體 基體)를 구비하고,
    상기 주변영역에, 상기 반도체 기체의 상면(上面)으로부터 막두께방향으로 연신(延伸)되는 홈(groove)의 내벽면에 배치된 절연막 및 상기 홈의 내부에서 상기 절연막 위에 배치된 도전체막(導電體膜)을 갖는 최외주 트렌치(最外周 trench)가 배치되고,
    상기 반도체 기체가,
    상기 소자영역과 상기 주변영역에 걸쳐서 형성된 제1도전형(第1導電型)의 제1반도체층과,
    상기 제1반도체층보다 불순물 농도가 높고, 상기 최외주 트렌치 내의 상기 도전체막과 전기적으로 접속되고, 상기 최외주 트렌치로부터 이간되어 상기 주변영역에 형성된 제1도전형의 채널 스토퍼 영역(channel stopper 領域)을
    포함하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 최외주 트렌치와 상기 채널 스토퍼 영역 사이의 상기 반도체 기체에 제1도전형의 반도체층이 배치되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제2항 또는 제3항에 있어서,
    정측(正側)의 주전극이 상기 반도체 기체의 하면에 배치되고,
    상기 반도체 기체를 통하여 상기 정측의 주전극과 상기 최외주 트렌치 내의 상기 도전체막이 전기적으로 접속되는 것을
    특징으로 하는 반도체 장치.
  5. 제2항 또는 제3항에 있어서,
    상기 최외주 트렌치와 상기 소자영역 사이에 복수의 트렌치가 배치되어 있고,
    상기 복수의 트렌치가, 상기 반도체 기체의 상면으로부터 막두께방향으로 연신되는 홈의 내벽면에 배치된 절연막과 그 절연막 위에 배치된 도전체막을 각각 구비하고,
    상기 최외주 트렌치 내의 상기 도전체막의 폭 또는 깊이가, 상기 복수의 트렌치 내의 상기 도전체막의 폭보다 넓거나 또는 깊은 것을
    특징으로 하는 반도체 장치.
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