JP2009176891A - 半導体装置 - Google Patents

Abstract

【課題】横型ＩＧＢＴにおいて、オン電圧を低くし、かつ、素子耐圧およびラッチアップ耐量を高くすること。
【解決手段】支持基板１上に絶縁膜２を介してｎ型ドリフト層３が設けられている。また、ｎ型ドリフト層３の表面層のｐ型ベース層４およびｎ型バッファ層７に挟まれた部分に、支持基板１上の絶縁膜２よりも浅いトレンチ１３が設けられている。トレンチ１３は、トレンチ内絶縁膜１４により埋められている。エミッタ電極１１のコレクタ側の端部およびコレクタ電極１２のエミッタ側の端部は、トレンチ内絶縁膜１４の上方で終端となっている。エミッタ電極１１のコレクタ側の端部およびコレクタ電極１２のエミッタ側の端部は、層間絶縁膜２２を挟んで上下に配置されている。
【選択図】図２

Description

この発明は、半導体装置に関し、特に、横型ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）に代表されるＭＯＳ構造（金属−酸化膜−半導体）を有する高耐圧横型半導体装置に関する。

一般に、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に設けられた高電圧スイッチング素子は、プラズマディスプレイ等のフラットパネルディスプレイのドライバーＩＣや車載用ＩＣの出力段に使われている。このような素子の中には、ＭＯＳ駆動素子とバイポーラトランジスタを融合したＩＧＢＴがある。ＩＧＢＴは、ＭＯＳ駆動素子のように駆動回路の構成が簡素であり、かつ、バイポーラトランジスタのように耐圧部分の導電度変調によりオン抵抗が低いという利点を有する。それゆえ、高耐圧と大電力レベルを必要とする分野で重要視されている。

以下に、従来のＩＧＢＴの構造について説明する。なお、本明細書において、ｎまたはｐを冠した半導体は、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎ⁺やｎ^-などのように、ｎやｐに付す「＋」または「−」は、それぞれそれらが付されていない半導体の不純物濃度よりも比較的高濃度または比較的低濃度であることを表す。

図２６は、従来の横型ＩＧＢＴの構造を示す断面図である（たとえば、下記非特許文献１参照。）。図２６に示すように、ＳＯＩ基板は、支持基板２０１上に絶縁膜２０２を介して、活性層となるｎ^-型ドリフト領域２０３を積層した構成となっている。したがって、支持基板２０１とｎ^-型ドリフト領域２０３とは、絶縁膜２０２によって絶縁されている。従来の横型ＩＧＢＴ２００では、ｎ^-型ドリフト領域２０３の表面層の一部に、ｐ型ベース領域２０４が設けられている。ｐ型ベース領域２０４の表面層の一部には、ｎ⁺型ソース領域２０５と、不純物濃度の高いｐ⁺型コンタクト領域２０６が設けられている。ｐ⁺型コンタクト領域２０６は、ｎ⁺型ソース領域２０５と隣接している。このｐ⁺型コンタクト領域２０６の一部は、ｎ⁺型ソース領域２０５の下側の一部を占めている。

ｎ^-型ドリフト領域２０３の表面層の一部に、ｐ⁺型コレクタ領域２０７が、ｐ型ベース領域２０４から離れて設けられている。また、ｎ^-型ドリフト領域２０３中に、ｎ型バッファ領域２０８がｐ⁺型コレクタ領域２０７を包囲するように設けられている。ｎ型バッファ領域２０８は、ｎ^-型ドリフト領域２０３よりも不純物濃度が高い。エミッタ電極２０９は、ＳＯＩ基板の表面において、ｎ⁺型ソース領域２０５とｐ⁺型コンタクト領域２０６とを短絡させるように設けられている。ｎ^-型ドリフト領域２０３、ｐ型ベース領域２０４およびｎ⁺型ソース領域２０５の表面には、絶縁膜２１０を介して制御電極（ゲート電極）２１１が設けられている。また、ｐ⁺型コレクタ領域２０７の表面には、コレクタ電極２１２が設けられている。

図２６に示したように、従来の横型ＩＧＢＴ２００は、ｐ型ベース領域２０４と、ｎ^-型ドリフト領域２０３およびｎ型バッファ領域２０８と、ｐ⁺型コレクタ領域２０７と、によって第１のバイポーラトランジスタが構成される。また、ｎ⁺型ソース領域２０５とｐ型ベース領域２０４とｎ^-型ドリフト領域２０３によって第２のバイポーラトランジスタが構成される。第１のバイポーラトランジスタと、第２のバイポーラトランジスタとは、寄生サイリスタを構成する。この寄生サイリスタのラッチアップを避けるために、オン電流の上限が制限される。

オン電流の上限を上げる方法としては、いくつかの方法が提案されている。まず、ｎ⁺型ソース領域２０５下のチャンネル端側からｐ⁺型コンタクト領域２０６に到達する抵抗を下げる方法が挙げられる（たとえば、下記非特許文献２参照。）。この方法によれば、第２のバイポーラトランジスタの動作を制御することができる。

つぎに、ｎ⁺型ソース領域２０５を形成する際のマスクアライメントの不正確さをなくして、第１のバイポーラトランジスタおよび第２のバイポーラトランジスタの通路の長さを最小限にするために、ゲート電極と自己整合を取る方法が挙げられる（たとえば、下記非特許文献３参照。）。さらに、素子オン時に、ｐ⁺型コレクタ領域２０７からｎ^-型ドリフト領域２０３に流れ込むキャリアの大部分を、第１のバイポーラトランジスタまたは第２のバイポーラトランジスタの通路を通らせずにｐ⁺型コンタクト領域２０６へ到達させる方法が挙げられる（たとえば、下記非特許文献４参照。）。

しかしながら、図２６に示したような従来の横型ＩＧＢＴ２００は、上述の非特許文献１〜４の方法を用いても、素子導通時に電流の大部分が素子表面を流れるため、素子内の電流分布に偏りが生じやすい。このため、以下の問題が生じる。まず、第１に、ｎ^-型ドリフト領域２０３内が均一に伝導度変調せず、オン電圧が高くなるという問題がある。第２に、素子表面に電流の大部分が流れて、ｎ⁺型ソース領域２０５の下に電流が流れやすくなる。このため、ラッチアップが生じるという問題がある。第３に、高耐圧化素子を設計する場合、ｎ^-型ドリフト領域２０３が素子の表面方向に沿って形成されるため、ｎ^-型ドリフト領域２０３を長くする必要がある。そのため、高耐圧で大きい電流が必要な用途の場合、オン電圧が高くなり、また、チップ面積も大きくなるという問題がある。

このような問題を解決する方法としては、ｎ^-型ドリフト領域２０３に絶縁物領域を形成する方法が提案されている（たとえば、下記特許文献１、下記非特許文献５参照。）。この方法によれば、ｎ^-型ドリフト領域２０３が屈曲するため、ｎ^-型ドリフト領域２０３の平面寸法が増加することなく、ドリフト長を長くすることができる。また、ｎ^-型ドリフト領域２０３にトレンチを形成し、このトレンチの下にｎ^-型ドリフト領域２０３よりも抵抗率の低い第１導電型のバイパス層を形成する方法が提案されている（たとえば、下記特許文献２参照。）。この方法によれば、電子電流がバイパス層を流れるため減少しない。したがって、素子のオン電圧が減少する。

また、ｎ^-型ドリフト領域２０３に形成されたトレンチ内にフィールドプレートを埋め込む構成が提案されている（たとえば、下記特許文献３参照。）。この方法によれば、トレンチの開口部付近の電界を緩和することができる。

さらに、ゲート電極部分をトレンチゲート化する方法が提案されている（たとえば、下記特許文献４参照。）。図２７は、ゲート電極部分をトレンチゲート化した横型ＩＧＢＴの構造を示す断面図である。図２７に示す横型ＩＧＢＴ２２０は、図２６に示した横型ＩＧＢＴ２００と異なり、ｎ⁺型ソース領域２０５の表面から、ｐ型ベース領域２０４を貫通し、ｎ^-型ドリフト領域２０３に達する複数のトレンチ２２１が設けられている。そして、トレンチ２２１内に、図示省略したゲート絶縁膜を介して制御電極２１１が設けられている。この方法によれば、単位面積あたりの総チャンネル幅が増える。したがって、ＭＯＳＦＥＴ部分からの電子電流が増大し、オン電圧が低減する。また、図２６に示した横型ＩＧＢＴ２００と比べると、素子内の電流分布が均一になるため、伝導度変調が均一となる。これによっても、素子のオン電圧が低減する。

また、Ｓｉ基板にトレンチを形成し、このトレンチ内部を絶縁物で充填し、ゲート電極をトレンチ上部まで伸長し、さらにこのトレンチ上方にソース電極およびドレイン電極をフィールドプレートとして形成した横型高耐圧ＭＯＳＦＥＴが提案されている（たとえば、下記特許文献５、下記特許文献６参照。）。

特開平２−１８００７４号公報 特開平８−８８３５７号公報 特開２００６−５１７５号公報 特開平９−７４１９７号公報 特開２００３−３１８０４号公報 特開２００３−３７２６７号公報 Ｈ．スミダ、Ａ．ヒラバヤシ、Ｈ．コバヤシ（Ｈ．Ｓｕｍｉｄａ，Ａ．Ｈｉｒａｂａｙａｓｈｉ ａｎｄ Ｈ．Ｋｏｂａｙａｓｈｉ）、「ア ハイ ボルテージ ラテラル ＩＧＢＴ ウィズ シグニフィカントリー インプルーブド オン―ステート キャラクタリスティックス オン ＳＯＩ フォア アン アドバンスド ＰＤＰ スキャン ドライバー ＩＣ（Ａ Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｌａｔｅｒａｌ ＩＧＢＴ ｗｉｔｈ Ｓｉｇｎｉｆｉｃａｎｔｌｙ Ｉｍｐｒｏｖｅｄ Ｏｎ−ｓｔａｔｅ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｏｎ ＳＯＩ ｆｏｒ ａｎ Ａｄｖａｎｃｅｄ ＰＤＰ Ｓｃａｎ Ｄｒｉｖｅｒ ＩＣ）」 ２００２ ＩＥＥＥ Ｉｎｔ． ＳＯＩ Ｃｏｎｆ．、２００２年、６４−６５頁 Ｄ．Ｒ．ディズニー、Ｊ．Ｄ．プラマー（Ｄ．Ｒ．Ｄｉｓｎｅｙ ａｎｄ Ｊ．Ｄ．Ｐｌｕｍｍｅｒ）「ＳＯＩ ＬＩＧＢＴ デバイス ウィズ ア デュアル Ｐ−ウェル インプラント フォア インプルーブド ラッチング キャラクタリスティックス（ＳＯＩ ＬＩＧＢＴ Ｄｅｖｉｃｅｓ ｗｉｔｈ ａ Ｄｕａｌ Ｐ−ｗｅｌｌ Ｉｍｐｌａｎｔ ｆｏｒ Ｉｍｐｒｏｖｅｄ Ｌａｔｃｈｉｎｇ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ）」、プロセディング オブ ＩＳＰＳＤ'９３（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ＩＳＰＳＤ'９３）、１９９３年、２５４−２５８頁 Ｐ．Ｋ．Ｔ．モック、Ａ．ニーザ、Ｃ．Ａ．Ｔ．サラマ（Ｐ．Ｋ．Ｔ．Ｍｏｋ，Ａ．Ｎｅｚａｒ ａｎｄ Ｃ．Ａ．Ｔ．Ｓａｌａｍａ）、「ア セルフ アラインド トレンチト カソード ラテラル インシュレッティッド ゲート バイポーラ トランジスタ ウィズ ハイ ラッチアップ レジスタンス（Ａ Ｓｅｌｆ−ａｌｉｇｎｅｄ Ｔｒｅｎｃｈｅｄ Ｃａｔｈｏｄｅ ｌａｔｅｒａｌ Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ ｗｉｔｈ Ｈｉｇｈ Ｌａｔｃｈ−ｕｐ Ｒｅｓｉｓｔａｎｃｅ）」、アイトリプルイー トランス オン エレクトロン デバイスズ（ＩＥＥＥ Ｔｒａｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ）、ｖｏｌ．４２、ｎｏ．１２、１９９５年、２２３６−２２３９頁 ジュン・カイ、ジョニーＫ．Ｏ．シン、フィリップＫ．Ｔ．モック、ワイ−タン Ｎｇ、ピーターＰ．Ｔ．（Ｊｕｎ Ｃａｉ， Ｊｏｈｎｎｙ Ｋ． Ｏ． Ｓｉｎ， Ｐｈｉｌｉｐ Ｋ． Ｔ． Ｍｏｋ， Ｗａｉ−Ｔｕｎｇ Ｎｇ ａｎｄ Ｐｅｔｅｒ Ｐ． Ｔ． Ｌａｉ）「ア ニュウ ラテラル トレンチ−ゲート コンダクティビティ モデュレイティッド パワー トランジスタ（Ａ Ｎｅｗ Ｌａｔｅｒａｌ Ｔｒｅｎｃｈ−ｇａｔｅ Ｃｏｎｄｕｃｔｉｖｉｔｙ Ｍｏｄｕｌａｔｅｄ Ｐｏｗｅｒ Ｔｒａｎｓｉｓｔｏｒ）」、アイトリプルイー トランス オン エレクトロン デバイスズ（ＩＥＥＥ Ｔｒａｎｓ． ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ）、ｖｏｌ．４６、ｎｏ．８、１９９９年、１７８８−１７９３頁 デビッド・ホンフェイ・ルー、シンイチ・ジンボ、ナオト・フジシマ（Ｄａｖｉｄ Ｈｏｎｇｆｅｉ Ｌｕ， Ｓｈｉｎｉｃｈｉ Ｊｉｍｂｏ ａｎｄ Ｎａｏｔｏ Ｆｕｊｉｓｈｉｍａ）、「ア ロウ オン−レジスタンス アンド ハイ ボルテージ ＳＯＩ−ＬＩＧＢＴ ウィズ オキシド トレンチ イン ドリフト リージョン アンド ホール バイパス ゲート コンフィグレーション（Ａ Ｌｏｗ Ｏｎ−Ｒｅｓｉｓｔａｎｃｅ ａｎｄ Ｈｉｇｈ Ｖｏｌｔａｇｅ ＳＯＩ−ＬＩＧＢＴ ｗｉｔｈ Ｏｘｉｄｅ Ｔｒｅｎｃｈ ｉｎ Ｄｒｉｆｔ Ｒｅｇｉｏｎ ａｎｄ Ｈｏｌｅ Ｂｙｐａｓｓ Ｇａｔｅ Ｃｏｎｆｉｇｕｒａｔｉｏｎ）」、アイトリプルイー ＩＥＤＭ テック ディグ（ＩＥＥＥ ＩＥＤＭ Ｔｅｃｈ．，Ｄｉｇ．）、２００５年、３９３−３９６頁

しかしながら、上述した従来技術では、縦型ＩＧＢＴと比べると、素子内の電流の流れが不均一であり、伝導度変調も不均一となる。このため、縦型ＩＧＢＴより、オン電圧が高くなり、素子耐圧およびラッチアップ耐量が低くなるという問題がある。また、フィールドプレートなどを付加する場合、構造が複雑となり、作製するのに手間がかかるといった問題がある。また、ドリフト領域にトレンチを形成する場合、トレンチの深さが長くなると、ドリフト長が大きくなり、オン電圧が上昇してしまうため、トレンチの深さを好適な範囲内にしなければならないといった問題がある。

この発明は、上述した従来技術による問題点を解消するため、オン電圧が低く、かつ、素子耐圧およびラッチアップ耐量の高い横型半導体装置を提供することを目的とする。

上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、以下の特徴を有する。支持基板上に絶縁膜を介して、第１導電型のドリフト層が設けられている。このドリフト層の表面層の一部には、第２導電型のベース層が設けられ、このベース層の表面層の一部に第１導電型のソース層が設けられている。ゲート電極は、ドリフト層とソース層との間のベース層の表面上にゲート絶縁膜を介して設けられている。また、エミッタ電極は、ベース層とソース層とに電気的に接続されるように設けられている。ドリフト層の表面層の一部には、ベース層から離れて第２導電型のコレクタ層が設けられている。コレクタ電極は、コレクタ層に電気的に接続されるように設けられている。さらに、ベース層とコレクタ層との間のドリフト層には、支持基板上の絶縁膜よりも浅いトレンチが設けられている。このトレンチ内には、トレンチ内絶縁膜が埋め込まれている。そして、エミッタ電極のコレクタ側の端部およびコレクタ電極のエミッタ側の端部は、トレンチ内絶縁膜の上方で終端となっている。また、エミッタ電極のコレクタ側の端部およびコレクタ電極のエミッタ側の端部は、絶縁膜を挟んで上下に配置されている。

また、請求項２の発明にかかる半導体装置は、以下の特徴を有する。支持基板上に絶縁膜を介して、第１導電型のドリフト層が設けられている。このドリフト層の表面層の一部には、第２導電型のベース層が設けられ、このベース層の表面層の一部に第１導電型のソース層が設けられている。ゲート電極は、ソース層に接し、かつベース層を貫通してドリフト層に達するように設けられたゲートトレンチ内にゲート絶縁膜を介して設けられている。また、エミッタ電極は、ベース層とソース層とに電気的に接続されるように設けられている。ドリフト層の表面層の一部には、ベース層から離れて第２導電型のコレクタ層が設けられている。コレクタ電極は、コレクタ層に電気的に接続されるように設けられている。さらに、ベース層とコレクタ層との間のドリフト層には、支持基板上の絶縁膜よりも浅いトレンチが設けられている。このトレンチ内には、トレンチ内絶縁膜が埋め込まれている。そして、エミッタ電極のコレクタ側の端部およびコレクタ電極のエミッタ側の端部は、トレンチ内絶縁膜の上方で終端となっている。また、エミッタ電極のコレクタ側の端部およびコレクタ電極のエミッタ側の端部は、絶縁膜を挟んで上下に配置されている。

また、請求項３の発明にかかる半導体装置は、以下の特徴を有する。支持基板上に絶縁膜を介して、第１導電型のドリフト層が設けられている。このドリフト層の表面層の一部には、第２導電型のベース層が設けられ、このベース層の表面層の一部に第１導電型のソース層が設けられている。ゲート電極は、ドリフト層とソース層との間のベース層の表面上にゲート絶縁膜を介して設けられている。また、エミッタ電極は、ベース層とソース層とに電気的に接続されるように設けられている。ドリフト層の表面層の一部には、ベース層から離れて第２導電型のコレクタ層が設けられている。コレクタ電極は、コレクタ層に電気的に接続されるように設けられている。さらに、ベース層とコレクタ層との間のドリフト層には、支持基板上の絶縁膜よりも浅いトレンチが設けられている。このトレンチ内には、トレンチ内絶縁膜が埋め込まれている。そして、ゲート電極のコレクタ側の端部およびコレクタ電極のエミッタ側の端部は、トレンチ内絶縁膜の上方で終端となっている。また、ゲート電極のコレクタ側の端部およびコレクタ電極のエミッタ側の端部は、絶縁膜を挟んで上下に配置されている。

また、請求項４の発明にかかる半導体装置は、請求項１または２に記載の発明において、エミッタ電極のコレクタ側の端部とコレクタ電極のエミッタ側の端部が、上下に重なるように対向していることを特徴とする。

また、請求項５の発明にかかる半導体装置は、請求項３に記載の発明において、ゲート電極のコレクタ側の端部とコレクタ電極のエミッタ側の端部が、上下に重なるように対向していることを特徴とする。

また、請求項６の発明にかかる半導体装置は、請求項１〜５のいずれか一つに記載の発明において、ベース層とコレクタ層の間のドリフト層に設けられたトレンチの底部と支持基板上の絶縁膜との距離が、１μｍ以上であり、かつ、ドリフト層の厚さの７５％以下であることを特徴とする。

また、請求項７の発明にかかる半導体装置は、請求項１〜６のいずれか一つに記載の発明において、ベース層とコレクタ層の間のドリフト層に設けられたトレンチの中心位置が、エミッタ電極の中心位置とコレクタ電極の中心位置との間の距離の３分の１以上で、かつ、３分の２以下の範囲の距離だけ、エミッタ電極の中心位置から離れていることを特徴とする。

また、請求項８の発明にかかる半導体装置は、請求項７に記載の発明において、ベース層とコレクタ層の間のドリフト層に設けられたトレンチが、ベース層から離れて設けられていることを特徴とする。

また、請求項９の発明にかかる半導体装置は、請求項１〜８のいずれか一つに記載の発明において、トレンチ内絶縁膜が、シリコン酸化膜であることを特徴とする。

また、請求項１０の発明にかかる半導体装置は、請求項１〜９のいずれか一つに記載の発明において、各半導体層が、シリコンであることを特徴とする。

上記各発明によれば、横型半導体装置に縦型半導体装置の特徴を加えた構造であるため、素子内の電流が極めて均一に流れ、オン電圧が低減する。また、トレンチ内部のトレンチ内絶縁膜によって、素子耐圧が垂直方向に保持されるため、素子耐圧が向上し、単位セルの所要面積を小さくすることができる。また、電流が縦型半導体装置のように流れるため、ラッチアップ耐量が向上する。また、トレンチ内絶縁膜で埋められたトレンチ内にフィールドプレートなどを設ける必要がないため、素子の構造が簡単になり、簡便に素子を作製することができる。また、ゲート構造がトレンチゲート構造である場合には、プレーナゲート構造である場合に比べてセルピッチを短くすることができるので、オン電圧の増加を抑えつつ、高耐圧化を図ることができる。

また、エミッタ電極のコレクタ側の端部もしくはゲート電極のコレクタ側の端部と、コレクタ電極のエミッタ側の端部とがトレンチ内絶縁膜の上方で終端となり、かつ絶縁膜を挟んで上下に配置されていることによって、トレンチ内絶縁膜の幅、すなわちトレンチ内絶縁膜が埋め込まれたトレンチの幅が狭くても、コレクタ・エミッタ間に大きな電圧が印加された際の電気力線を厚い絶縁膜内に集中させることができる。従って、オン電圧が低減するとともに、素子耐圧が向上する。

本発明にかかる半導体装置によれば、ドリフト層内に設けられたトレンチの深さを好適な範囲にすることで、オン電圧が低く、かつ、素子耐圧およびラッチアップ耐量が高くなるという効果を奏する。

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明およびすべての添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態１）
図１は、実施の形態１にかかる半導体装置の概要を示す説明図である。図１に示すように、本発明にかかる半導体装置１００は、従来の横型ＩＧＢＴ２００に、従来の縦型ＩＧＢＴ２３０の特徴を加えた構造となっている。本発明においては、縦型ＩＧＢＴ２３０の特徴を従来の横型ＩＧＢＴ２００に適用させるため、縦型ＩＧＢＴ２３０のドリフト層（ｎ^-層）の中心付近（図１に、一点鎖線で示す）を折り曲げた形状とする。すなわち、素子裏面に位置するコレクタ電極（Ｃ）を素子のおもて面に設けるようにする。また、ドリフト層の折り曲げられた部分にＳＯＩ構造の絶縁膜（ＳｉＯ₂：酸化ケイ素）を配置する。

図２は、実施の形態１にかかる半導体装置の構造を示す断面図である。図３は、実施の形態１にかかる半導体装置の要部を拡大して示す断面図である。図１〜図３に示すように、実施の形態１にかかる半導体装置１００は、横型ＩＧＢＴ構造を有している。実施の形態１にかかる半導体装置１００は、ＳＯＩ基板を用いて作製されている。ＳＯＩ基板は、支持基板１の上に絶縁膜２およびｎ型ドリフト層３を、この順に積層した構成となっている。ｎ型ドリフト層３は、比較的高い抵抗率を有している。たとえば、ｎ型ドリフト層３の厚さは１４μｍであり、比抵抗は１０Ωｃｍである。絶縁膜２の厚さは、たとえば、１μｍである。また、絶縁膜２は、たとえば、シリコン酸化膜である。本実施の形態におけるＳＯＩ基板の各半導体層は、たとえば、シリコンである。なお、ＳＯＩ基板として、シリコン以外の半導体や酸化膜以外の絶縁膜により構成された基板を用いることができる。

ｐ型ベース層４は、ｎ型ドリフト層３の表面層の一部に設けられている。たとえば、ｐ型ベース層４の深さは２．０μｍであり、不純物濃度は表面濃度で２．５×１０¹⁷ｃｍ^-3である。ｎ型ソース層５は、ｐ型ベース層４の表面の一部に設けられている。たとえば、ｎ型ソース層５の深さは０．１２μｍであり、不純物濃度は表面濃度で３．０×１０²⁰ｃｍ^-3である。ｐ⁺型層６は、ｐ型ベース層４内の不純物濃度の高い領域であり、ｎ型ソース層５に接して設けられている。ｐ⁺型層６は、ｐ型ベース層４よりも低い抵抗率を有する。たとえば、ｐ⁺型層６の深さは０．２μｍであり、不純物濃度は表面濃度で５．０×１０¹⁹ｃｍ^-3である。

ｎ型バッファ層７は、ｎ型ドリフト層３の表面層の一部に、ｐ型ベース層４から所定の距離だけ離れて選択的に設けられている。ｎ型バッファ層７は、ｎ型ドリフト層３よりも低い抵抗率を有する。たとえば、ｎ型バッファ層７の深さは２．９μｍであり、不純物濃度は表面濃度で１．０×１０¹⁷ｃｍ^-3である。ｐ型コレクタ層８は、ｎ型バッファ層７の表面の一部に設けられている。たとえば、ｐ型コレクタ層８の深さは０．２μｍであり、不純物濃度は表面濃度で５．０×１０¹⁹ｃｍ^-3である。

ゲート電極９は、ｎ型ソース層５とｎ型ドリフト層３に挟まれたｐ型ベース層４の表面と、ｐ型ベース層４に接するｎ型ドリフト層３の表面とに、ゲート絶縁膜１０を介して設けられている。ゲート電極９は、たとえば、リンをドープしたポリシリコンである。また、ゲート絶縁膜１０の厚さは、たとえば、２０ｎｍ程度である。ゲート絶縁膜１０は、例えば、酸化膜でできている。

ｎ型ドリフト層３の表面には、選択酸化膜（ＬＯＣＯＳ：Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）２０が設けられている。選択酸化膜２０は、たとえば、シリコン酸化膜である。ゲート電極９および選択酸化膜２０の上には、たとえば酸化膜からなる第１層間絶縁膜２１が積層されている。第１層間絶縁膜２１は、選択的に除去され、コンタクトホールとなる開口部が設けられている。エミッタ電極１１は、この開口部においてｎ型ソース層５およびｐ⁺型層６の表面に接するように設けられている。また、エミッタ電極１１は、第１層間絶縁膜２１の表面に沿ってコレクタ側へ延び、後述するトレンチ１３の上方で終端となっている。

第１層間絶縁膜２１の上には、たとえば酸化膜からなる第２層間絶縁膜２２が積層されている。特に限定しないが、たとえば、第２層間絶縁膜２２は、後述するトレンチ１３の上方部分にのみ形成されている。選択酸化膜２０および第１層間絶縁膜２１は、選択的に除去され、コンタクトホールとなる開口部が設けられている。コレクタ電極１２は、この開口部においてｐ型コレクタ層８の表面に接するように設けられている。また、コレクタ電極１２は、第１層間絶縁膜２１の表面および第２層間絶縁膜２２の表面に沿って階段状にエミッタ側へ延び、後述するトレンチ１３の上方で終端となっている。従って、コレクタ電極１２のエミッタ側の端部とエミッタ電極１１のコレクタ側の端部は、第２層間絶縁膜２２を挟んで上下に配置されていることになる。また、電極としての金属膜１５は、支持基板１の裏面に接するように設けられている。

トレンチ１３は、ｎ型ドリフト層３の、ｐ型ベース層４とｎ型バッファ層７との間に設けられている。また、トレンチ１３内には、例えばシリコン酸化膜からなるトレンチ内絶縁膜１４が充填されている。トレンチ１３の幅は、たとえば、表面で０．９２μｍ程度であり、底部で０．８８μｍ程度である。また、トレンチ１３の深さは、たとえば、素子表面から５．０μｍであり、選択酸化膜２０とｎ型ドリフト層３の界面からは４．７μｍである（選択酸化膜２０の厚さが０．６μｍの場合）。エミッタ電極１１の中心の座標を原点０（ゼロ）とし、コレクタ電極１２の中心の座標をＸとすると、トレンチ１３の中心線の座標はＸ／２である。具体的には、単位セルピッチを１９．５μｍとして設計する場合、トレンチ１３の中心線の位置は、エミッタ電極１１の中心から９．７５μｍの位置である。従って、トレンチ１３の中心線が単位セルの中心線に一致する。

ここで、トレンチ１３の形成方法の一例について説明する。トレンチ１３は、たとえば、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法でエッチングすることによって形成される。この場合、ＲＩＥ後のダメージを熱酸化で除去する。そして、トレンチ１３内に、トレンチ内絶縁膜１４を「す」ができないように充填する。トレンチ内絶縁膜１４は、たとえば、ＴＥＯＳ（テトラエトキシシラン）酸化膜である。

実施の形態１においては、ゲート電極９を含むＭＯＳＦＥＴ部を形成した後、トレンチ１３を形成し、トレンチ１３をトレンチ内絶縁膜１４で埋める。その後、第１層間絶縁膜２１を積層し、エミッタ用のコンタクトホールを形成する。そして、金属膜を積層し、その金属膜をパターニングしてエミッタ電極１１を形成する。次いで、第２層間絶縁膜２２を積層し、その第２層間絶縁膜２２をパターニングし、コレクタ用のコンタクトホールを形成する。そして、金属膜を積層し、その金属膜をパターニングしてコレクタ電極１２を形成する。その後、支持基板１の裏面に金属膜１５を積層し、素子が完成する。

上述したように、トレンチ１３を形成する前にＭＯＳＦＥＴ部を形成する場合、トレンチ１３の上方にゲート電極９を形成することはできない。実施の形態１では、たとえば、ゲート電極９のコレクタ側の端部は、トレンチ１３の中心からエミッタ側に１．８０μｍ離れた所に位置している。このようにゲート電極９がトレンチ１３の上方の近傍まで延びていることによるフィールドプレートの効果と、エミッタ電極１１がトレンチ１３の上方まで延びていることによるフィールドプレートの効果により、ｐ型ベース層４とｎ型ドリフト層３の接合にかかる電界を緩和することができる。

特に限定しないが、図２に示す例では、エミッタ電極１１のコレクタ側の端部とコレクタ電極１２のエミッタ側の端部が丁度重ならないようになっている。たとえば、エミッタ電極１１は、エミッタ側からコレクタ側へ延び、前記Ｘ／２の座標で終端となっている。また、たとえば、コレクタ電極１２は、コレクタ側からエミッタ側へ延び、前記Ｘ／２の座標で終端となっている。なお、図４に示す半導体装置１１０のように、トレンチ１３の上方において、エミッタ電極１１のコレクタ側の端部とコレクタ電極１２のエミッタ側の端部が、第２層間絶縁膜２２を挟んで上下に重なるように対向していてもよい。

つぎに、図５を用いて、実施の形態１にかかる半導体装置１００および従来の横型ＩＧＢＴ２００の素子耐圧について説明する。図５は、実施の形態１にかかる半導体装置および従来の横型ＩＧＢＴの素子の耐圧波形を示す特性図である。図５において、縦軸はコレクタ電流Ｉｃｅであり、横軸はコレクタ・エミッタ間電圧Ｖｃｅである。また、●および▲のプロットは、それぞれ、実施の形態１にかかる半導体装置１００および従来の横型ＩＧＢＴ２００の特性を示している。図５においては、従来の横型ＩＧＢＴ２００の各層は、厚さ、比抵抗、深さおよび不純物濃度を、実施の形態１にかかる半導体装置１００と同様とする。

また、実施の形態１にかかる半導体装置１００および従来の横型ＩＧＢＴ２００は、たとえば、活性面積を１０６μｍ×６７０μｍとし、定格電流を０．４Ａとする。従来の横型ＩＧＢＴ２００のセルピッチは、素子耐圧を１９０Ｖ確保しようとすると２５．０μｍとなり、実施の形態１にかかる半導体装置１００のセルピッチ（１９．５μｍ）と比べると、５．５μｍ長い。セルピッチが短くなった分、チャネル幅を長くすることができ、オン抵抗を低減できる。また、測定は、室温（２５℃）において実施した。図５に示すように、実施の形態１にかかる半導体装置１００の素子耐圧は２８０Ｖとなり、従来の横型ＩＧＢＴ２００の素子耐圧（１９０Ｖ）と比べて、＋９０Ｖ（＋４７％）向上する。これは活性領域内に形成したトレンチ１３とそこに充填されたトレンチ内絶縁膜１４がコレクタ・エミッタ間電圧を十分負担しているからである。その結果、半導体装置１００のセルピッチを従来よりも小さくすることができるのである。

つぎに、図６を用いて、実施の形態１にかかる半導体装置１００および従来の横型ＩＧＢＴ２００において、コレクタ・エミッタ間に素子耐圧が印加された場合の素子内部の電圧分布をデバイスシミュレーションによって解析した結果を示す。図６は、実施の形態１にかかる半導体装置および従来の横型ＩＧＢＴの素子内部の電圧分布を示す特性図である。図６に示すように、実施の形態１にかかる半導体装置１００（同図において、本発明としたもの）は、従来の横型ＩＧＢＴ２００（同図において、従来のＩＧＢＴとしたもの）と比べて、トレンチ内絶縁膜１４が充填されたトレンチ１３に多くの電気力線が通っている。したがって、このトレンチ１３内のトレンチ内絶縁膜１４において多くの電圧を負担したため、素子耐圧が向上する。また、エミッタ電極１１のコレクタ側の端部およびコレクタ電極１２のエミッタ側の端部がトレンチ１３上で終端していることによって、素子表面近傍においても厚い酸化膜層で電圧を負担することになるため、素子耐圧が向上する。

つぎに、図７を用いて、実施の形態１にかかる半導体装置１００および従来の横型ＩＧＢＴ２００における電流導通特性のＩ−Ｖ特性曲線を示す。図７は、実施の形態１にかかる半導体装置および従来の横型ＩＧＢＴにおける電流導通特性のＩ−Ｖ特性曲線を示す特性図である。図７においては、縦軸はコレクタ電流Ｉｃｅであり、横軸はコレクタ・エミッタ間電圧Ｖｃｅである。また、●および▲のプロットは、それぞれ、実施の形態１にかかる半導体装置１００および従来の横型ＩＧＢＴ２００の特性を示している。

図７に示すように、実施の形態１にかかる半導体装置１００のオン電圧は、１．８０Ｖである。ここでオン電圧は、ゲート電圧Ｖｇを５Ｖとし、コレクタ電流Ｉｃｅが０．４Ａ流れた場合のコレクタ・エミッタ間電圧Ｖｃｅである。実施の形態１にかかる半導体装置１００のオン電圧は、従来の横型ＩＧＢＴ２００のオン電圧（２．６０Ｖ）と比べると、０．８０Ｖ低減している。これによって、電流導通能力が大幅に向上したことがわかる。具体的には、たとえば、コレクタ・エミッタ間電圧Ｖｃｅ＝２．６０Ｖの場合、実施の形態１にかかる半導体装置１００のコレクタ電流Ｉｃｅは０．８０Ａとなり、従来の横型ＩＧＢＴ２００のコレクタ電流Ｉｃｅは０．４Ａとなる。したがって、コレクタ・エミッタ間電圧Ｖｃｅ＝２．６０Ｖの場合、実施の形態１にかかる半導体装置１００のコレクタ電流Ｉｃｅは、従来の横型ＩＧＢＴ２００のコレクタ電流Ｉｃｅに対して１００％増大する。実施の形態１にかかる半導体装置１００では、従来の横型ＩＧＢＴ２００と比べると、ｎ型ドリフト層３に均等に電流が流れる。このことと、上述したセルピッチの短縮により、低オン電圧特性および電流導通特性が改善される。

つぎに、比較として、エミッタ電極のコレクタ側の端部とコレクタ電極のエミッタ側の端部を上下に配置しないで、離した構造のＩＧＢＴ（以下、比較ＩＧＢＴとする）を試作し、電気特性を評価した結果について説明する。図８は、比較ＩＧＢＴの構造を示す断面図である。図８に示すように、比較ＩＧＢＴ１２０は、エミッタ電極１１およびコレクタ電極１２の配置が異なるだけで、その他の構造は、図２に示す半導体装置１００と同じである。コレクタ電極１２とエミッタ電極１１の間の距離は、素子耐圧に近い電圧が印加されても沿面放電を起こさないように、３μｍである。

図９は、実施の形態１にかかる半導体装置および比較ＩＧＢＴの耐圧波形を示す特性図である。図１０は、実施の形態１にかかる半導体装置および比較ＩＧＢＴのＩ−Ｖ特性曲線を示す特性図である。図９に示すように、コレクタ・エミッタ間電圧Ｖｃｅ＝２．６０Ｖでの比較ＩＧＢＴの導通電流Ｉｃｅは０．８０Ａであり、実施の形態１にかかる半導体装置１００と同一である。しかし、比較ＩＧＢＴの素子耐圧は２５５Ｖであり、実施の形態１にかかる半導体装置１００よりも２５Ｖ低い（図９参照）。

そこで、比較ＩＧＢＴの素子耐圧を実施の形態１にかかる半導体装置１００と同じ２８０Ｖにするため、比較ＩＧＢＴのトレンチ幅をさらに０．６０μｍ広げて１．５０μｍにすると、エミッタとコレクタの間の距離が長くなる分、コレクタ・エミッタ間電圧Ｖｃｅ＝２．６０Ｖでの比較ＩＧＢＴの導通電流Ｉｃｅは０．７０Ａに減る（図１０参照）。このことから、エミッタ電極１１とコレクタ電極１２を絶縁膜を挟んで上下に配置することによって、高耐圧と大電流特性を同時に実現できることがわかる。

つぎに、実施の形態１にかかる半導体装置１００のラッチアップ耐量について説明する。図１１は、ラッチアップ耐量について説明する特性図である。図１１においては、縦軸はコレクタ電流Ｉｃｅであり、横軸はコレクタ・エミッタ間電圧Ｖｃｅである。図１１に示すように、ラッチアップ耐量は、Ｉ−Ｖ特性曲線において負性抵抗が発生するコレクタ電流Ｉｃｅ値である。ラッチアップ耐量の評価は、温度が１２５℃、ゲート電圧Ｖｇが７Ｖの状態で、コレクタ電極１２に電圧を印加した場合のＩ−Ｖ特性曲線を比較することで評価する。素子をこの状態にすることで、素子内により多くの電流が流れることとなり、ラッチアップ耐量の比較が容易となる。

実施の形態１にかかる半導体装置１００のラッチアップ耐量は、４．３０Ａとなり、従来の横型ＩＧＢＴ２００のラッチアップ耐量（２．２５Ａ）と比べると、約１．９倍となる。これは、実施の形態１にかかる半導体装置１００が縦型ＩＧＢＴ２３０の特徴を備えているためである。これによって、エミッタ電極１１近傍での電流の流れが従来の横型ＩＧＢＴ２００とは異なり、ｎ型ソース層５の下を横切る正孔電流が小さくなる。

つぎに、図１２を用いて実施の形態１にかかる半導体装置１００の負荷短絡耐量について説明する。図１２は、実施の形態１にかかる半導体装置の負荷短絡耐量について示した特性図である。図１２において、縦軸はコレクタ電流Ｉｃｅであり、横軸は時間ｔである。また、図１２において、素子はコレクタ・エミッタ間にＶｃｅ＝２００Ｖが直接印加された状態である。この状態は、無負荷状態であり、アーム短絡となっている。さらに、ゲート電圧Ｖｇ＝５．５Ｖを印加して、素子が破壊するまでの時間ｔを測定した。図１２に示すように、負荷短絡耐量は、２０μｓｅｃ以上となる。これは、負荷短絡耐量としては十分に大きな値である。

つぎに、図１３〜図１５を用いてトレンチ１３の深さと電気特性との関係について説明する。図１３は、ｎ型ドリフト層３の厚さが１４μｍの場合の、トレンチ１３の深さと電気特性との関係を測定した測定結果の一覧である。ここで、電気特性は、オン電圧、素子耐圧およびラッチアップ耐量である。図１３に示すように、トレンチ１３の深さが１μｍ以上１３μｍ以下の場合、実施の形態１にかかる半導体装置１００は、従来の横型ＩＧＢＴ２００と比べると、オン電圧、素子耐圧およびラッチアップ耐量がともに向上している。また、特にトレンチ１３の深さが３μｍ以上１３μｍ以下の場合、すなわち、トレンチ１３の底部とＳＯＩ基板の絶縁膜２との距離が１μｍ以上１１μｍ以下の場合、電気特性にほとんど変化がなく、良好な特性を示している。なお、トレンチ１３の深さが１４μｍの場合、電流が流れず、スイッチング素子としての機能を果たさない。これは、トレンチ１３の底部がＳＯＩ基板の絶縁膜２と接触し、エミッタ電極１１とコレクタ電極１２とが絶縁されたためである。

図１４は、ｎ型ドリフト層３の厚さが８μｍの場合の、トレンチ１３の深さと電気特性との関係を測定した測定結果の一覧である。図１４において、ｎ型ドリフト層３の厚さは８μｍであり、比抵抗は７Ωｃｍである。ここで、比抵抗が異なるのは、ｎ型ドリフト層３の厚さを変更した場合にも、所望の耐圧以上の耐圧を確保するためである。図１４においては、トレンチ１３の深さが２μｍ以上７μｍ以下の場合、すなわち、トレンチ１３の底部とＳＯＩ基板の絶縁膜２との距離が１μｍ以上６μｍ以下の場合、電気特性にほとんど変化がなく、良好な特性を示している。なお、トレンチ１３の深さが８μｍの場合、トレンチ１３の底部がＳＯＩ基板の絶縁膜２と接触するため電流が流れない。

図１５は、ｎ型ドリフト層３の厚さが１６μｍの場合の、トレンチ１３の深さと電気特性との関係を測定した測定結果の一覧である。図１５において、ｎ型ドリフト層３の厚さは１６μｍであり、比抵抗は１５Ωｃｍである。図１５においては、トレンチ１３の深さが４μｍ以上１５μｍ以下の場合、すなわち、トレンチ１３の底部とＳＯＩ基板の絶縁膜２との距離が１μｍ以上１２μｍ以下の場合、電気特性にほとんど変化がなく、良好な特性を示している。なお、トレンチ１３の深さが１６μｍの場合、トレンチ１３の底部がＳＯＩ基板の絶縁膜２と接触するため電流が流れない。

つぎに、図１６〜図１８を用いて、トレンチ１３の底部とＳＯＩ基板の絶縁膜２との距離を細かく変化させた場合の、電気特性との関係について説明する。図１６〜図１８は、それぞれｎ型ドリフト層３の厚さが１４μｍ、８μｍ、１６μｍの場合の、トレンチ１３の深さと電気特性との詳細な関係を測定した測定結果の一覧である。図１６〜図１８に示すように、トレンチ１３の底部とＳＯＩ基板の絶縁膜２との距離が１μｍ以上の場合、電気特性にほとんど変化がなく、良好な特性を示している。一方、トレンチ１３の底部とＳＯＩ基板の絶縁膜２との距離が１μｍ未満の場合、オン電圧が急激に上昇している。これは、トレンチ１３の底部とＳＯＩ基板の絶縁膜２との距離が１μｍ未満となると、この領域で電位降下が顕著化するためである。

上述したように、実施の形態１にかかる半導体装置１００によれば、従来の横型ＩＧＢＴ２００に、従来の縦型ＩＧＢＴ２３０の特徴を加えた構造となっている。一般に縦型ＩＧＢＴ２３０は電流を導通した場合、素子内の電流が極めて均一に流れる。このため、ドリフト層内の伝導度変調は、従来の横型ＩＧＢＴ２００と比べて均一になり、オン電圧が低減する。また、ドリフト層の折り曲げられた部分に埋め込まれた絶縁膜によって、素子耐圧が垂直方向に保持される。これによって、単位セルの所要面積を従来の横型ＩＧＢＴ２００よりも小さくすることができる。また、シリコンなどの半導体層と絶縁膜とを比較すると、同じ長さで保持できる耐圧は絶縁膜のほうが十分高いことが周知である。したがって、絶縁膜で保持された電圧分だけ、素子耐圧が向上されることとなる。

さらに、トレンチ内絶縁膜１４の上方でエミッタ電極１１とコレクタ電極１２が絶縁膜を挟んで上下に配置されていることによって、高耐圧と大電流特性が同時に実現される。このように、本発明にかかる半導体装置１００は、横型素子であるにも関わらず、電流が縦型ＩＧＢＴ２３０のように流れる。このため、従来の横型ＩＧＢＴ２００と比べると、ラッチアップ耐量が格段に向上する。また、トレンチ１３とＳＯＩ基板の絶縁膜２との距離は、１μｍ以上、かつ、ｎ型ドリフト層３の厚さの７５％以下であることが好ましい。

（実施の形態２）
つぎに、図１９を用いて実施の形態２にかかる半導体装置１３０について説明する。図１９に示すように、実施の形態２にかかる半導体装置１３０は、横型ＩＧＢＴ構造を有している。図１９は、実施の形態２にかかる半導体装置の構造を示す断面図である。実施の形態２にかかる半導体装置１３０は、実施の形態１にかかる半導体装置１００と異なり、ゲート電極がトレンチゲート構造となっている。図１９においては、ｐ型ベース層４を貫通し、ｎ型ドリフト層３に達するゲートトレンチ１６が設けられている。ゲートトレンチ１６は、ｎ型ソース層５に接している。たとえば、ゲートトレンチ１６の幅は０．８μｍであり、深さは３．０μｍである。

ゲートトレンチ１６の内部には、厚さ２０ｎｍ程度のゲート絶縁膜１７が設けられている。ゲート絶縁膜１７は、例えば、酸化膜でできている。また、ゲートトレンチ１６内は、たとえば、ポリシリコンで埋められている。このポリシリコン部分が、トレンチゲート電極１８となる。ｐ型ベース層４は、ゲートトレンチ１６によって分断される。実施の形態２においてはコレクタ電極１２側のｐ型ベース層４は、エミッタ電極１１と離れている。

実施の形態２では、ゲート構造がトレンチゲート構造であるため、単位セルピッチがたとえば１５．０μｍとなり、実施の形態１（単位セルピッチ：１９．５μｍ）に比べてたとえば４．５μｍ短くなる。従って、実施の形態１と同様に、エミッタ電極１１の中心の座標を原点０（ゼロ）とし、コレクタ電極１２の中心の座標をＸとし、トレンチ１３の中心線の座標をＸ／２とすると、トレンチ１３の中心線の位置は、エミッタ電極１１の中心から７．５０μｍの位置となる。その他の構成は、実施の形態１にかかる半導体装置１００と同じである。

つぎに、図２０を用いて実施の形態２にかかる半導体装置１３０および従来の横型ＩＧＢＴ２００の素子耐圧について説明する。図２０は、実施の形態２にかかる半導体装置および従来の横型ＩＧＢＴの素子の耐圧波形を示す特性図である。図２０において、縦軸はコレクタ電流Ｉｃｅであり、横軸はコレクタ・エミッタ間電圧Ｖｃｅである。また、●および▲のプロットは、それぞれ、実施の形態２にかかる半導体装置１３０および従来の横型ＩＧＢＴ２００の特性を示している。なお、実施の形態２における各層は、厚さ、比抵抗、深さおよび不純物濃度が、実施の形態１と同様である。また、実施の形態２にかかる半導体装置１３０は、実施の形態１にかかる半導体装置１００および従来の横型ＩＧＢＴ２００と同様に、たとえば、活性面積を１０６μｍ×６７０μｍとし、定格電流を０．４Ａとする。図２０に示すように、実施の形態２にかかる半導体装置１３０の素子耐圧は２８２Ｖとなり、従来の横型ＩＧＢＴ２００の素子耐圧（１９０Ｖ）と比べると、９２Ｖ（４８％）向上する。

つぎに、図２１を用いて実施の形態２にかかる半導体装置１３０および従来の横型ＩＧＢＴ２００における電流導通特性のＩ−Ｖ特性曲線を示す。図２１は、実施の形態２にかかる半導体装置および従来のＩＧＢＴにおける電流導通特性のＩ−Ｖ特性曲線を示す特性図である。図２１においては、縦軸はコレクタ電流Ｉｃｅであり、横軸はコレクタ・エミッタ間電圧Ｖｃｅである。また、●および▲のプロットは、それぞれ、実施の形態２にかかる半導体装置１３０および従来の横型ＩＧＢＴ２００の特性を示している。図２１に示すように、コレクタ電流Ｉｃｅが０．４Ａ流れた場合の実施の形態２にかかる半導体装置１３０におけるコレクタ・エミッタ間電圧Ｖｃｅ、すなわち、実施の形態２にかかる半導体装置１３０のオン電圧は、１．７７Ｖである。実施の形態２にかかる半導体装置１３０のオン電圧は、従来の横型ＩＧＢＴ２００のオン電圧（２．６０Ｖ）と比べると、０．８３Ｖ低減する。また、たとえば、コレクタ・エミッタ間電圧Ｖｃｅ＝２．６０Ｖの場合、実施の形態２にかかる半導体装置１３０のコレクタ電流Ｉｃｅは０．８８Ａとなり、従来の横型ＩＧＢＴ２００のコレクタ電流Ｉｃｅ（０．４Ａ）と比べると、１２０．０％増大する。したがって、電流導通能力が大幅に向上していることがわかる。また、負荷短絡耐量は、２０μｓｅｃ以上である。

つぎに、図２２を用いてトレンチ１３の深さと電気特性との関係について説明する。図２２は、トレンチ１３の深さと電気特性との関係を測定した測定結果の一覧である。図２２においては、トレンチ１３の深さが１μｍ以上１３μｍ以下の場合、実施の形態２にかかる半導体装置１３０は、従来の横型ＩＧＢＴ２００と比べると、オン電圧、素子耐圧およびラッチアップ耐量がともに向上している。また、特にトレンチ１３の深さが３μｍ以上１３μｍ以下の場合、すなわち、トレンチ１３の底部とＳＯＩ基板の絶縁膜２との距離が１μｍ以上１１μｍ以内の場合、電気特性にほとんど変化がなく、良好な特性を示している。ｎ型ドリフト層３の厚さが８μｍ（比抵抗：７Ωｃｍ）または１６μｍ（比抵抗：１５Ωｃｍ）の場合のトレンチ１３の深さと電気特性との関係についても、実施の形態１と同様の結果が得られる。さらに、トレンチ１３の底部とＳＯＩ基板の絶縁膜２との距離を細かく変化させた場合の、電気特性との関係についても、実施の形態１と同様の結果が得られる。

上述したように、実施の形態２にかかる半導体装置１３０によれば、トレンチゲート構造を有するので、プレーナーゲート構造に比べて単位セル寸法を小さくすることができる。したがって、オン電圧および電流導通能力がさらに向上する。これによって、実施の形態２にかかる半導体装置１３０は、実施の形態１にかかる半導体装置１００の電気特性を維持したまま、実施の形態１にかかる半導体装置１００よりチップ面積を小さくすることができる。

（実施の形態３）
つぎに、図２３を用いて実施の形態３にかかる半導体装置１４０の構造について説明する。図２３に示すように、実施の形態３にかかる半導体装置１４０は、横型ＩＧＢＴ構造を有している。図２３は、実施の形態３にかかる半導体装置の構造を示した断面図である。実施の形態３にかかる半導体装置１４０は、実施の形態１または実施の形態２にかかる横型ＩＧＢＴと異なり、トレンチ１３の中心線が単位セルの中心線に一致しない。図２３においては、具体的には、単位セルピッチを１９．５μｍとして設計する場合、トレンチ１３は、その中心線がエミッタ電極１１の中心からたとえば８．７５μｍとなる位置に設けられている。エミッタ電極１１およびコレクタ電極１２はともにトレンチ１３の上方で終端となっている。その他の構成は、実施の形態１にかかる半導体装置１００と同じである。なお、図２３においては、選択酸化膜が省略されている。

コレクタ電流Ｉｃｅ＝０．４Ａ、室温（２５℃）で測定した結果、素子耐圧は２７８Ｖであり、オン電圧は１．８０Ｖである。また、コレクタ・エミッタ間電圧Ｖｃｅ＝２．６０Ｖ、室温（２５℃）で測定した結果、電流導通能力Ｉｃｅは０．７９Ａである。さらに、コレクタ・エミッタ間電圧Ｖｃｅ＝２００Ｖ、室温（２５℃）で測定した結果、負荷短絡耐量は２０μｓｅｃ以上である。これらすべてが従来の横型ＩＧＢＴ２００と比べると、大きく向上していることがわかる。

つぎに、図２４を用いて、エミッタ電極１１の中心からトレンチ１３の中心線の距離Ｘを変更した場合の電気特性を説明する。図２４は、エミッタ電極１１の中心からトレンチ１３の中心線の距離Ｘが変更された場合の電気特性の一覧である。図２４に示すように、Ｘが６．５μｍ以上１３．０μｍ以下の範囲で、オン電圧および素子耐圧が従来の横型ＩＧＢＴ２００と比べると、良好な値を示す。ここでＸ＝６．５μｍは、セルピッチの３分の１の距離であり、Ｘ＝１３．０μｍは、セルピッチの３分の２の距離である。したがって、トレンチ１３の中心線の位置が、エミッタ電極１１の中心からセルピッチの３分の１以上３分の２以下の距離にあるときに、オン電圧および素子耐圧が従来の横型ＩＧＢＴ２００と比べて良好な値を示すことがわかる。また、Ｘ＝１３．０μｍの場合の素子の負荷短絡耐量は２０μｓｅｃ以上である。

なお、図２４に示すように、Ｘ＝２．５μｍおよび３．５μｍの場合、オン電圧が測定されない。これは、トレンチ１３がｐ型ベース層４と接触したためである。この場合、ＭＯＳＦＥＴ部分からの電子電流がｎ型ドリフト層３まで到達しないため、ＩＧＢＴ動作が起こらない。

上述したように、実施の形態３にかかる半導体装置１４０によれば、エミッタ電極１１の中心からコレクタ電極１２の中心までの距離の３分の１以上３分の２以下の領域にトレンチ１３の中心線が位置するようにトレンチ１３を形成するとともに、トレンチ１３がｐ型ベース層４に接触しないようにすることによって、オン電圧を低減し、素子耐圧を向上させることができる。

（実施の形態４）
つぎに、図２５を用いて実施の形態４にかかる半導体装置１５０の構造を説明する。図２５に示すように、実施の形態４にかかる半導体装置１５０は、横型ＩＧＢＴ構造を有している。図２５は、実施の形態４にかかる半導体装置の構造を示す断面図である。実施の形態４にかかる半導体装置１５０は、実施の形態１〜３にかかる横型ＩＧＢＴと異なり、ゲート電極９が選択酸化膜２０に沿ってトレンチ内絶縁膜１４の上方まで延びている。そして、トレンチ内絶縁膜１４の上方において、ゲート電極９のコレクタ側の端部とコレクタ電極１２のエミッタ側の端部が第１層間絶縁膜２１および第２層間絶縁膜２２を挟んで上下に配置されている。

図２５に示す例では、ゲート電極９のコレクタ側の端部とコレクタ電極１２のエミッタ側の端部が、上下に重ならないようになっているが、上下に重なるように対向していてもよい。エミッタ電極１１は、トレンチ内絶縁膜１４よりもエミッタ寄りの位置までしか延びていない。実施の形態４にかかる半導体装置１５０を作製する際には、ゲート絶縁膜１０やゲート電極９などのＭＯＳＦＥＴ部分を形成する前にトレンチ１３が形成される。そして、トレンチ１３にトレンチ内絶縁膜１４を充填した後に、ＭＯＳＦＥＴ部分が形成される。

実施の形態４にかかる半導体装置１５０の寸法や不純物濃度などを実施の形態１にかかる半導体装置１００と同じにすると、実施の形態４にかかる半導体装置１５０の電気特性は、実施の形態１にかかる半導体装置１００の電気特性とほぼ同等の値を示す。したがって、従来の横型ＩＧＢＴ２００と比べると、電気特性が大きく向上する。

上述したように、実施の形態４にかかる半導体装置１５０によれば、コレクタ電極１２に大きな電圧が印加された場合、ｐ型ベース層４とｎ型ドリフト層３の接合にかかる電界を緩和することができる。これによって、素子耐圧を保持することができる。

以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態中に記載した寸法や濃度などは一例であり、本発明はそれらの値に限定されるものではない。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。さらに、本発明は、ＩＧＢＴに限らず、ＭＯＳＦＥＴにも適用できる。

以上のように、本発明にかかる半導体装置は、高電圧スイッチング素子に有用であり、特に、プラズマディスプレイ等のフラットパネルディスプレイのドライバーＩＣや車載用ＩＣの出力段に用いる高電圧スイッチング素子に適している。

実施の形態１にかかる半導体装置の概要を示す説明図である。 実施の形態１にかかる半導体装置の構造を示す断面図である。 実施の形態１にかかる半導体装置の要部を拡大して示す断面図である。 実施の形態１にかかる半導体装置の変形例を示す断面図である。 実施の形態１にかかる半導体装置および従来の横型ＩＧＢＴの素子の耐圧波形を示す特性図である。 実施の形態１にかかる半導体装置および従来の横型ＩＧＢＴの素子内部の電圧分布を示す特性図である。 実施の形態１にかかる半導体装置および従来の横型ＩＧＢＴのＩ−Ｖ特性曲線を示す特性図である。 比較ＩＧＢＴの構造を示す断面図である。 実施の形態１にかかる半導体装置および比較ＩＧＢＴの素子の耐圧波形を示す特性図である。 実施の形態１にかかる半導体装置および比較ＩＧＢＴのＩ−Ｖ特性曲線を示す特性図である。 ラッチアップ耐量について説明する特性図である。 実施の形態１にかかる半導体装置の負荷短絡耐量について示す特性図である。 ｎ型ドリフト層の厚さが１４μｍの場合の、トレンチの深さと電気特性との関係を測定した測定結果の一覧を示す図である。 ｎ型ドリフト層の厚さが８μｍの場合の、トレンチの深さと電気特性との関係を測定した測定結果の一覧を示す図である。 ｎ型ドリフト層の厚さが１６μｍの場合の、トレンチの深さと電気特性との関係を測定した測定結果の一覧を示す図である。 ｎ型ドリフト層の厚さが１４μｍの場合の、トレンチの深さと電気特性との詳細な関係を測定した測定結果の一覧を示す図である。 ｎ型ドリフト層の厚さが８μｍの場合の、トレンチの深さと電気特性との詳細な関係を測定した測定結果の一覧を示す図である。 ｎ型ドリフト層の厚さが１６μｍの場合の、トレンチの深さと電気特性との詳細な関係を測定した測定結果の一覧を示す図である。 実施の形態２にかかる半導体装置の構造を示す断面図である。 実施の形態２にかかる半導体装置および従来の横型ＩＧＢＴの素子の耐圧波形を示す特性図である。 実施の形態２にかかる半導体装置および従来の横型ＩＧＢＴのＩ−Ｖ特性曲線を示す特性図である。 トレンチの深さと電気特性との関係を測定した測定結果の一覧を示す図である。 実施の形態３にかかる半導体装置の構造を示す断面図である。 エミッタ電極の中心からトレンチの中心線の距離Ｘが変更された場合の電気特性の一覧を示す図である。 実施の形態４にかかる半導体装置の構造を示す断面図である。 従来の横型ＩＧＢＴの構造を示す断面図である。 ゲート電極部分をトレンチゲート化した横型ＩＧＢＴの構造を示す断面図である。

符号の説明

１ 支持基板
２ 絶縁膜
３ ｎ型ドリフト層
４ ｐ型ベース層
５ ｎ型ソース層
６ ｐ⁺型層
８ ｐ型コレクタ層
９，１８ ゲート電極
１０，１７ ゲート絶縁膜
１１ エミッタ電極
１２ コレクタ電極
１３ トレンチ
１４ トレンチ内絶縁膜
１６ ゲートトレンチ
２１，２２ 層間絶縁膜
１００，１１０，１３０，１４０，１５０ 半導体装置

Claims (10)

1. 支持基板上に絶縁膜を介して設けられた第１導電型のドリフト層と、
   前記ドリフト層の表面層の一部に設けられた第２導電型のベース層と、
   前記ベース層の表面層の一部に設けられた第１導電型のソース層と、
   前記ドリフト層と前記ソース層との間の前記ベース層の表面上にゲート絶縁膜を介して設けられたゲート電極と、
   前記ベース層と前記ソース層とに電気的に接続されるように設けられたエミッタ電極と、
   前記ドリフト層の表面層の一部に、前記ベース層から離れて設けられた第２導電型のコレクタ層と、
   前記コレクタ層に電気的に接続されるように設けられたコレクタ電極と、
   前記ベース層と前記コレクタ層との間の前記ドリフト層に前記支持基板上の前記絶縁膜よりも浅く設けられたトレンチと、
   前記トレンチ内に埋め込まれたトレンチ内絶縁膜と、
   を備え、
   前記エミッタ電極のコレクタ側の端部および前記コレクタ電極のエミッタ側の端部は、前記トレンチ内絶縁膜の上方で終端となるとともに、絶縁膜を挟んで上下に配置されていることを特徴とする半導体装置。
2. 支持基板上に絶縁膜を介して設けられた第１導電型のドリフト層と、
   前記ドリフト層の表面層の一部に設けられた第２導電型のベース層と、
   前記ベース層の表面層の一部に設けられた第１導電型のソース層と、
   前記ソース層に接し、かつ前記ベース層を貫通して前記ドリフト層に達するように設けられたゲートトレンチと、
   前記ゲートトレンチ内にゲート絶縁膜を介して設けられたゲート電極と、
   前記ベース層と前記ソース層とに電気的に接続されるように設けられたエミッタ電極と、
   前記ドリフト層の表面層の一部に、前記ベース層から離れて設けられた第２導電型のコレクタ層と、
   前記コレクタ層に電気的に接続されるように設けられたコレクタ電極と、
   前記ベース層と前記コレクタ層との間の前記ドリフト層に、前記支持基板上の前記絶縁膜よりも浅く設けられたトレンチと、
   前記トレンチ内に埋め込まれたトレンチ内絶縁膜と、
   を備え、
   前記エミッタ電極のコレクタ側の端部および前記コレクタ電極のエミッタ側の端部は、前記トレンチ内絶縁膜の上方で終端となるとともに、絶縁膜を挟んで上下に配置されていることを特徴とする半導体装置。
3. 支持基板上に絶縁膜を介して設けられた第１導電型のドリフト層と、
   前記ドリフト層の表面層の一部に設けられた第２導電型のベース層と、
   前記ベース層の表面層の一部に設けられた第１導電型のソース層と、
   前記ドリフト層と前記ソース層との間の前記ベース層の表面上にゲート絶縁膜を介して設けられたゲート電極と、
   前記ベース層と前記ソース層とに電気的に接続されるように設けられたエミッタ電極と、
   前記ドリフト層の表面層の一部に、前記ベース層から離れて設けられた第２導電型のコレクタ層と、
   前記コレクタ層に電気的に接続されるように設けられたコレクタ電極と、
   前記ベース層と前記コレクタ層との間の前記ドリフト層に、前記支持基板上の前記絶縁膜よりも浅く設けられたトレンチと、
   前記トレンチ内に埋め込まれたトレンチ内絶縁膜と、
   を備え、
   前ゲート電極のコレクタ側の端部および前記コレクタ電極のエミッタ側の端部は、前記トレンチ内絶縁膜の上方で終端となるとともに、絶縁膜を挟んで上下に配置されていることを特徴とする半導体装置。
4. 前記エミッタ電極のコレクタ側の端部と前記コレクタ電極のエミッタ側の端部は、上下に重なるように対向していることを特徴とする請求項１または２に記載の半導体装置。
5. 前記ゲート電極のコレクタ側の端部と前記コレクタ電極のエミッタ側の端部は、上下に重なるように対向していることを特徴とする請求項３に記載の半導体装置。
6. 前記ベース層と前記コレクタ層の間の前記ドリフト層に設けられた前記トレンチの底部と前記支持基板上の前記絶縁膜との距離が、１μｍ以上であり、かつ、前記ドリフト層の厚さの７５％以下であることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
7. 前記ベース層と前記コレクタ層の間の前記ドリフト層に設けられた前記トレンチの中心位置は、前記エミッタ電極の中心位置と前記コレクタ電極の中心位置との間の距離の３分の１以上で、かつ、３分の２以下の範囲の距離だけ、前記エミッタ電極の中心位置から離れていることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
8. 前記ベース層と前記コレクタ層の間の前記ドリフト層に設けられた前記トレンチは、前記ベース層から離れて設けられていることを特徴とする請求項７に記載の半導体装置。
9. 前記トレンチ内絶縁膜は、シリコン酸化膜であることを特徴とする請求項１〜８のいずれか一つに記載の半導体装置。
10. 前記各半導体層は、シリコンであることを特徴とする請求項１〜９のいずれか一つに記載の半導体装置。

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