JP2009176891A - 半導体装置 - Google Patents
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Abstract
【課題】横型IGBTにおいて、オン電圧を低くし、かつ、素子耐圧およびラッチアップ耐量を高くすること。
【解決手段】支持基板1上に絶縁膜2を介してn型ドリフト層3が設けられている。また、n型ドリフト層3の表面層のp型ベース層4およびn型バッファ層7に挟まれた部分に、支持基板1上の絶縁膜2よりも浅いトレンチ13が設けられている。トレンチ13は、トレンチ内絶縁膜14により埋められている。エミッタ電極11のコレクタ側の端部およびコレクタ電極12のエミッタ側の端部は、トレンチ内絶縁膜14の上方で終端となっている。エミッタ電極11のコレクタ側の端部およびコレクタ電極12のエミッタ側の端部は、層間絶縁膜22を挟んで上下に配置されている。
【選択図】図2
【解決手段】支持基板1上に絶縁膜2を介してn型ドリフト層3が設けられている。また、n型ドリフト層3の表面層のp型ベース層4およびn型バッファ層7に挟まれた部分に、支持基板1上の絶縁膜2よりも浅いトレンチ13が設けられている。トレンチ13は、トレンチ内絶縁膜14により埋められている。エミッタ電極11のコレクタ側の端部およびコレクタ電極12のエミッタ側の端部は、トレンチ内絶縁膜14の上方で終端となっている。エミッタ電極11のコレクタ側の端部およびコレクタ電極12のエミッタ側の端部は、層間絶縁膜22を挟んで上下に配置されている。
【選択図】図2
Description
この発明は、半導体装置に関し、特に、横型IGBT(Insulated Gate Bipolar Transistor:絶縁ゲート型バイポーラトランジスタ)に代表されるMOS構造(金属−酸化膜−半導体)を有する高耐圧横型半導体装置に関する。
一般に、SOI(Silicon On Insulator)基板上に設けられた高電圧スイッチング素子は、プラズマディスプレイ等のフラットパネルディスプレイのドライバーICや車載用ICの出力段に使われている。このような素子の中には、MOS駆動素子とバイポーラトランジスタを融合したIGBTがある。IGBTは、MOS駆動素子のように駆動回路の構成が簡素であり、かつ、バイポーラトランジスタのように耐圧部分の導電度変調によりオン抵抗が低いという利点を有する。それゆえ、高耐圧と大電力レベルを必要とする分野で重要視されている。
以下に、従来のIGBTの構造について説明する。なお、本明細書において、nまたはpを冠した半導体は、それぞれ電子または正孔が多数キャリアであることを意味する。また、n+やn-などのように、nやpに付す「+」または「−」は、それぞれそれらが付されていない半導体の不純物濃度よりも比較的高濃度または比較的低濃度であることを表す。
図26は、従来の横型IGBTの構造を示す断面図である(たとえば、下記非特許文献1参照。)。図26に示すように、SOI基板は、支持基板201上に絶縁膜202を介して、活性層となるn-型ドリフト領域203を積層した構成となっている。したがって、支持基板201とn-型ドリフト領域203とは、絶縁膜202によって絶縁されている。従来の横型IGBT200では、n-型ドリフト領域203の表面層の一部に、p型ベース領域204が設けられている。p型ベース領域204の表面層の一部には、n+型ソース領域205と、不純物濃度の高いp+型コンタクト領域206が設けられている。p+型コンタクト領域206は、n+型ソース領域205と隣接している。このp+型コンタクト領域206の一部は、n+型ソース領域205の下側の一部を占めている。
n-型ドリフト領域203の表面層の一部に、p+型コレクタ領域207が、p型ベース領域204から離れて設けられている。また、n-型ドリフト領域203中に、n型バッファ領域208がp+型コレクタ領域207を包囲するように設けられている。n型バッファ領域208は、n-型ドリフト領域203よりも不純物濃度が高い。エミッタ電極209は、SOI基板の表面において、n+型ソース領域205とp+型コンタクト領域206とを短絡させるように設けられている。n-型ドリフト領域203、p型ベース領域204およびn+型ソース領域205の表面には、絶縁膜210を介して制御電極(ゲート電極)211が設けられている。また、p+型コレクタ領域207の表面には、コレクタ電極212が設けられている。
図26に示したように、従来の横型IGBT200は、p型ベース領域204と、n-型ドリフト領域203およびn型バッファ領域208と、p+型コレクタ領域207と、によって第1のバイポーラトランジスタが構成される。また、n+型ソース領域205とp型ベース領域204とn-型ドリフト領域203によって第2のバイポーラトランジスタが構成される。第1のバイポーラトランジスタと、第2のバイポーラトランジスタとは、寄生サイリスタを構成する。この寄生サイリスタのラッチアップを避けるために、オン電流の上限が制限される。
オン電流の上限を上げる方法としては、いくつかの方法が提案されている。まず、n+型ソース領域205下のチャンネル端側からp+型コンタクト領域206に到達する抵抗を下げる方法が挙げられる(たとえば、下記非特許文献2参照。)。この方法によれば、第2のバイポーラトランジスタの動作を制御することができる。
つぎに、n+型ソース領域205を形成する際のマスクアライメントの不正確さをなくして、第1のバイポーラトランジスタおよび第2のバイポーラトランジスタの通路の長さを最小限にするために、ゲート電極と自己整合を取る方法が挙げられる(たとえば、下記非特許文献3参照。)。さらに、素子オン時に、p+型コレクタ領域207からn-型ドリフト領域203に流れ込むキャリアの大部分を、第1のバイポーラトランジスタまたは第2のバイポーラトランジスタの通路を通らせずにp+型コンタクト領域206へ到達させる方法が挙げられる(たとえば、下記非特許文献4参照。)。
しかしながら、図26に示したような従来の横型IGBT200は、上述の非特許文献1〜4の方法を用いても、素子導通時に電流の大部分が素子表面を流れるため、素子内の電流分布に偏りが生じやすい。このため、以下の問題が生じる。まず、第1に、n-型ドリフト領域203内が均一に伝導度変調せず、オン電圧が高くなるという問題がある。第2に、素子表面に電流の大部分が流れて、n+型ソース領域205の下に電流が流れやすくなる。このため、ラッチアップが生じるという問題がある。第3に、高耐圧化素子を設計する場合、n-型ドリフト領域203が素子の表面方向に沿って形成されるため、n-型ドリフト領域203を長くする必要がある。そのため、高耐圧で大きい電流が必要な用途の場合、オン電圧が高くなり、また、チップ面積も大きくなるという問題がある。
このような問題を解決する方法としては、n-型ドリフト領域203に絶縁物領域を形成する方法が提案されている(たとえば、下記特許文献1、下記非特許文献5参照。)。この方法によれば、n-型ドリフト領域203が屈曲するため、n-型ドリフト領域203の平面寸法が増加することなく、ドリフト長を長くすることができる。また、n-型ドリフト領域203にトレンチを形成し、このトレンチの下にn-型ドリフト領域203よりも抵抗率の低い第1導電型のバイパス層を形成する方法が提案されている(たとえば、下記特許文献2参照。)。この方法によれば、電子電流がバイパス層を流れるため減少しない。したがって、素子のオン電圧が減少する。
また、n-型ドリフト領域203に形成されたトレンチ内にフィールドプレートを埋め込む構成が提案されている(たとえば、下記特許文献3参照。)。この方法によれば、トレンチの開口部付近の電界を緩和することができる。
さらに、ゲート電極部分をトレンチゲート化する方法が提案されている(たとえば、下記特許文献4参照。)。図27は、ゲート電極部分をトレンチゲート化した横型IGBTの構造を示す断面図である。図27に示す横型IGBT220は、図26に示した横型IGBT200と異なり、n+型ソース領域205の表面から、p型ベース領域204を貫通し、n-型ドリフト領域203に達する複数のトレンチ221が設けられている。そして、トレンチ221内に、図示省略したゲート絶縁膜を介して制御電極211が設けられている。この方法によれば、単位面積あたりの総チャンネル幅が増える。したがって、MOSFET部分からの電子電流が増大し、オン電圧が低減する。また、図26に示した横型IGBT200と比べると、素子内の電流分布が均一になるため、伝導度変調が均一となる。これによっても、素子のオン電圧が低減する。
また、Si基板にトレンチを形成し、このトレンチ内部を絶縁物で充填し、ゲート電極をトレンチ上部まで伸長し、さらにこのトレンチ上方にソース電極およびドレイン電極をフィールドプレートとして形成した横型高耐圧MOSFETが提案されている(たとえば、下記特許文献5、下記特許文献6参照。)。
しかしながら、上述した従来技術では、縦型IGBTと比べると、素子内の電流の流れが不均一であり、伝導度変調も不均一となる。このため、縦型IGBTより、オン電圧が高くなり、素子耐圧およびラッチアップ耐量が低くなるという問題がある。また、フィールドプレートなどを付加する場合、構造が複雑となり、作製するのに手間がかかるといった問題がある。また、ドリフト領域にトレンチを形成する場合、トレンチの深さが長くなると、ドリフト長が大きくなり、オン電圧が上昇してしまうため、トレンチの深さを好適な範囲内にしなければならないといった問題がある。
この発明は、上述した従来技術による問題点を解消するため、オン電圧が低く、かつ、素子耐圧およびラッチアップ耐量の高い横型半導体装置を提供することを目的とする。
上述した課題を解決し、目的を達成するため、請求項1の発明にかかる半導体装置は、以下の特徴を有する。支持基板上に絶縁膜を介して、第1導電型のドリフト層が設けられている。このドリフト層の表面層の一部には、第2導電型のベース層が設けられ、このベース層の表面層の一部に第1導電型のソース層が設けられている。ゲート電極は、ドリフト層とソース層との間のベース層の表面上にゲート絶縁膜を介して設けられている。また、エミッタ電極は、ベース層とソース層とに電気的に接続されるように設けられている。ドリフト層の表面層の一部には、ベース層から離れて第2導電型のコレクタ層が設けられている。コレクタ電極は、コレクタ層に電気的に接続されるように設けられている。さらに、ベース層とコレクタ層との間のドリフト層には、支持基板上の絶縁膜よりも浅いトレンチが設けられている。このトレンチ内には、トレンチ内絶縁膜が埋め込まれている。そして、エミッタ電極のコレクタ側の端部およびコレクタ電極のエミッタ側の端部は、トレンチ内絶縁膜の上方で終端となっている。また、エミッタ電極のコレクタ側の端部およびコレクタ電極のエミッタ側の端部は、絶縁膜を挟んで上下に配置されている。
また、請求項2の発明にかかる半導体装置は、以下の特徴を有する。支持基板上に絶縁膜を介して、第1導電型のドリフト層が設けられている。このドリフト層の表面層の一部には、第2導電型のベース層が設けられ、このベース層の表面層の一部に第1導電型のソース層が設けられている。ゲート電極は、ソース層に接し、かつベース層を貫通してドリフト層に達するように設けられたゲートトレンチ内にゲート絶縁膜を介して設けられている。また、エミッタ電極は、ベース層とソース層とに電気的に接続されるように設けられている。ドリフト層の表面層の一部には、ベース層から離れて第2導電型のコレクタ層が設けられている。コレクタ電極は、コレクタ層に電気的に接続されるように設けられている。さらに、ベース層とコレクタ層との間のドリフト層には、支持基板上の絶縁膜よりも浅いトレンチが設けられている。このトレンチ内には、トレンチ内絶縁膜が埋め込まれている。そして、エミッタ電極のコレクタ側の端部およびコレクタ電極のエミッタ側の端部は、トレンチ内絶縁膜の上方で終端となっている。また、エミッタ電極のコレクタ側の端部およびコレクタ電極のエミッタ側の端部は、絶縁膜を挟んで上下に配置されている。
また、請求項3の発明にかかる半導体装置は、以下の特徴を有する。支持基板上に絶縁膜を介して、第1導電型のドリフト層が設けられている。このドリフト層の表面層の一部には、第2導電型のベース層が設けられ、このベース層の表面層の一部に第1導電型のソース層が設けられている。ゲート電極は、ドリフト層とソース層との間のベース層の表面上にゲート絶縁膜を介して設けられている。また、エミッタ電極は、ベース層とソース層とに電気的に接続されるように設けられている。ドリフト層の表面層の一部には、ベース層から離れて第2導電型のコレクタ層が設けられている。コレクタ電極は、コレクタ層に電気的に接続されるように設けられている。さらに、ベース層とコレクタ層との間のドリフト層には、支持基板上の絶縁膜よりも浅いトレンチが設けられている。このトレンチ内には、トレンチ内絶縁膜が埋め込まれている。そして、ゲート電極のコレクタ側の端部およびコレクタ電極のエミッタ側の端部は、トレンチ内絶縁膜の上方で終端となっている。また、ゲート電極のコレクタ側の端部およびコレクタ電極のエミッタ側の端部は、絶縁膜を挟んで上下に配置されている。
また、請求項4の発明にかかる半導体装置は、請求項1または2に記載の発明において、エミッタ電極のコレクタ側の端部とコレクタ電極のエミッタ側の端部が、上下に重なるように対向していることを特徴とする。
また、請求項5の発明にかかる半導体装置は、請求項3に記載の発明において、ゲート電極のコレクタ側の端部とコレクタ電極のエミッタ側の端部が、上下に重なるように対向していることを特徴とする。
また、請求項6の発明にかかる半導体装置は、請求項1〜5のいずれか一つに記載の発明において、ベース層とコレクタ層の間のドリフト層に設けられたトレンチの底部と支持基板上の絶縁膜との距離が、1μm以上であり、かつ、ドリフト層の厚さの75%以下であることを特徴とする。
また、請求項7の発明にかかる半導体装置は、請求項1〜6のいずれか一つに記載の発明において、ベース層とコレクタ層の間のドリフト層に設けられたトレンチの中心位置が、エミッタ電極の中心位置とコレクタ電極の中心位置との間の距離の3分の1以上で、かつ、3分の2以下の範囲の距離だけ、エミッタ電極の中心位置から離れていることを特徴とする。
また、請求項8の発明にかかる半導体装置は、請求項7に記載の発明において、ベース層とコレクタ層の間のドリフト層に設けられたトレンチが、ベース層から離れて設けられていることを特徴とする。
また、請求項9の発明にかかる半導体装置は、請求項1〜8のいずれか一つに記載の発明において、トレンチ内絶縁膜が、シリコン酸化膜であることを特徴とする。
また、請求項10の発明にかかる半導体装置は、請求項1〜9のいずれか一つに記載の発明において、各半導体層が、シリコンであることを特徴とする。
上記各発明によれば、横型半導体装置に縦型半導体装置の特徴を加えた構造であるため、素子内の電流が極めて均一に流れ、オン電圧が低減する。また、トレンチ内部のトレンチ内絶縁膜によって、素子耐圧が垂直方向に保持されるため、素子耐圧が向上し、単位セルの所要面積を小さくすることができる。また、電流が縦型半導体装置のように流れるため、ラッチアップ耐量が向上する。また、トレンチ内絶縁膜で埋められたトレンチ内にフィールドプレートなどを設ける必要がないため、素子の構造が簡単になり、簡便に素子を作製することができる。また、ゲート構造がトレンチゲート構造である場合には、プレーナゲート構造である場合に比べてセルピッチを短くすることができるので、オン電圧の増加を抑えつつ、高耐圧化を図ることができる。
また、エミッタ電極のコレクタ側の端部もしくはゲート電極のコレクタ側の端部と、コレクタ電極のエミッタ側の端部とがトレンチ内絶縁膜の上方で終端となり、かつ絶縁膜を挟んで上下に配置されていることによって、トレンチ内絶縁膜の幅、すなわちトレンチ内絶縁膜が埋め込まれたトレンチの幅が狭くても、コレクタ・エミッタ間に大きな電圧が印加された際の電気力線を厚い絶縁膜内に集中させることができる。従って、オン電圧が低減するとともに、素子耐圧が向上する。
本発明にかかる半導体装置によれば、ドリフト層内に設けられたトレンチの深さを好適な範囲にすることで、オン電圧が低く、かつ、素子耐圧およびラッチアップ耐量が高くなるという効果を奏する。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明およびすべての添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
(実施の形態1)
図1は、実施の形態1にかかる半導体装置の概要を示す説明図である。図1に示すように、本発明にかかる半導体装置100は、従来の横型IGBT200に、従来の縦型IGBT230の特徴を加えた構造となっている。本発明においては、縦型IGBT230の特徴を従来の横型IGBT200に適用させるため、縦型IGBT230のドリフト層(n-層)の中心付近(図1に、一点鎖線で示す)を折り曲げた形状とする。すなわち、素子裏面に位置するコレクタ電極(C)を素子のおもて面に設けるようにする。また、ドリフト層の折り曲げられた部分にSOI構造の絶縁膜(SiO2:酸化ケイ素)を配置する。
図1は、実施の形態1にかかる半導体装置の概要を示す説明図である。図1に示すように、本発明にかかる半導体装置100は、従来の横型IGBT200に、従来の縦型IGBT230の特徴を加えた構造となっている。本発明においては、縦型IGBT230の特徴を従来の横型IGBT200に適用させるため、縦型IGBT230のドリフト層(n-層)の中心付近(図1に、一点鎖線で示す)を折り曲げた形状とする。すなわち、素子裏面に位置するコレクタ電極(C)を素子のおもて面に設けるようにする。また、ドリフト層の折り曲げられた部分にSOI構造の絶縁膜(SiO2:酸化ケイ素)を配置する。
図2は、実施の形態1にかかる半導体装置の構造を示す断面図である。図3は、実施の形態1にかかる半導体装置の要部を拡大して示す断面図である。図1〜図3に示すように、実施の形態1にかかる半導体装置100は、横型IGBT構造を有している。実施の形態1にかかる半導体装置100は、SOI基板を用いて作製されている。SOI基板は、支持基板1の上に絶縁膜2およびn型ドリフト層3を、この順に積層した構成となっている。n型ドリフト層3は、比較的高い抵抗率を有している。たとえば、n型ドリフト層3の厚さは14μmであり、比抵抗は10Ωcmである。絶縁膜2の厚さは、たとえば、1μmである。また、絶縁膜2は、たとえば、シリコン酸化膜である。本実施の形態におけるSOI基板の各半導体層は、たとえば、シリコンである。なお、SOI基板として、シリコン以外の半導体や酸化膜以外の絶縁膜により構成された基板を用いることができる。
p型ベース層4は、n型ドリフト層3の表面層の一部に設けられている。たとえば、p型ベース層4の深さは2.0μmであり、不純物濃度は表面濃度で2.5×1017cm-3である。n型ソース層5は、p型ベース層4の表面の一部に設けられている。たとえば、n型ソース層5の深さは0.12μmであり、不純物濃度は表面濃度で3.0×1020cm-3である。p+型層6は、p型ベース層4内の不純物濃度の高い領域であり、n型ソース層5に接して設けられている。p+型層6は、p型ベース層4よりも低い抵抗率を有する。たとえば、p+型層6の深さは0.2μmであり、不純物濃度は表面濃度で5.0×1019cm-3である。
n型バッファ層7は、n型ドリフト層3の表面層の一部に、p型ベース層4から所定の距離だけ離れて選択的に設けられている。n型バッファ層7は、n型ドリフト層3よりも低い抵抗率を有する。たとえば、n型バッファ層7の深さは2.9μmであり、不純物濃度は表面濃度で1.0×1017cm-3である。p型コレクタ層8は、n型バッファ層7の表面の一部に設けられている。たとえば、p型コレクタ層8の深さは0.2μmであり、不純物濃度は表面濃度で5.0×1019cm-3である。
ゲート電極9は、n型ソース層5とn型ドリフト層3に挟まれたp型ベース層4の表面と、p型ベース層4に接するn型ドリフト層3の表面とに、ゲート絶縁膜10を介して設けられている。ゲート電極9は、たとえば、リンをドープしたポリシリコンである。また、ゲート絶縁膜10の厚さは、たとえば、20nm程度である。ゲート絶縁膜10は、例えば、酸化膜でできている。
n型ドリフト層3の表面には、選択酸化膜(LOCOS:Local Oxidation of Silicon)20が設けられている。選択酸化膜20は、たとえば、シリコン酸化膜である。ゲート電極9および選択酸化膜20の上には、たとえば酸化膜からなる第1層間絶縁膜21が積層されている。第1層間絶縁膜21は、選択的に除去され、コンタクトホールとなる開口部が設けられている。エミッタ電極11は、この開口部においてn型ソース層5およびp+型層6の表面に接するように設けられている。また、エミッタ電極11は、第1層間絶縁膜21の表面に沿ってコレクタ側へ延び、後述するトレンチ13の上方で終端となっている。
第1層間絶縁膜21の上には、たとえば酸化膜からなる第2層間絶縁膜22が積層されている。特に限定しないが、たとえば、第2層間絶縁膜22は、後述するトレンチ13の上方部分にのみ形成されている。選択酸化膜20および第1層間絶縁膜21は、選択的に除去され、コンタクトホールとなる開口部が設けられている。コレクタ電極12は、この開口部においてp型コレクタ層8の表面に接するように設けられている。また、コレクタ電極12は、第1層間絶縁膜21の表面および第2層間絶縁膜22の表面に沿って階段状にエミッタ側へ延び、後述するトレンチ13の上方で終端となっている。従って、コレクタ電極12のエミッタ側の端部とエミッタ電極11のコレクタ側の端部は、第2層間絶縁膜22を挟んで上下に配置されていることになる。また、電極としての金属膜15は、支持基板1の裏面に接するように設けられている。
トレンチ13は、n型ドリフト層3の、p型ベース層4とn型バッファ層7との間に設けられている。また、トレンチ13内には、例えばシリコン酸化膜からなるトレンチ内絶縁膜14が充填されている。トレンチ13の幅は、たとえば、表面で0.92μm程度であり、底部で0.88μm程度である。また、トレンチ13の深さは、たとえば、素子表面から5.0μmであり、選択酸化膜20とn型ドリフト層3の界面からは4.7μmである(選択酸化膜20の厚さが0.6μmの場合)。エミッタ電極11の中心の座標を原点0(ゼロ)とし、コレクタ電極12の中心の座標をXとすると、トレンチ13の中心線の座標はX/2である。具体的には、単位セルピッチを19.5μmとして設計する場合、トレンチ13の中心線の位置は、エミッタ電極11の中心から9.75μmの位置である。従って、トレンチ13の中心線が単位セルの中心線に一致する。
ここで、トレンチ13の形成方法の一例について説明する。トレンチ13は、たとえば、RIE(Reactive Ion Etching)法でエッチングすることによって形成される。この場合、RIE後のダメージを熱酸化で除去する。そして、トレンチ13内に、トレンチ内絶縁膜14を「す」ができないように充填する。トレンチ内絶縁膜14は、たとえば、TEOS(テトラエトキシシラン)酸化膜である。
実施の形態1においては、ゲート電極9を含むMOSFET部を形成した後、トレンチ13を形成し、トレンチ13をトレンチ内絶縁膜14で埋める。その後、第1層間絶縁膜21を積層し、エミッタ用のコンタクトホールを形成する。そして、金属膜を積層し、その金属膜をパターニングしてエミッタ電極11を形成する。次いで、第2層間絶縁膜22を積層し、その第2層間絶縁膜22をパターニングし、コレクタ用のコンタクトホールを形成する。そして、金属膜を積層し、その金属膜をパターニングしてコレクタ電極12を形成する。その後、支持基板1の裏面に金属膜15を積層し、素子が完成する。
上述したように、トレンチ13を形成する前にMOSFET部を形成する場合、トレンチ13の上方にゲート電極9を形成することはできない。実施の形態1では、たとえば、ゲート電極9のコレクタ側の端部は、トレンチ13の中心からエミッタ側に1.80μm離れた所に位置している。このようにゲート電極9がトレンチ13の上方の近傍まで延びていることによるフィールドプレートの効果と、エミッタ電極11がトレンチ13の上方まで延びていることによるフィールドプレートの効果により、p型ベース層4とn型ドリフト層3の接合にかかる電界を緩和することができる。
特に限定しないが、図2に示す例では、エミッタ電極11のコレクタ側の端部とコレクタ電極12のエミッタ側の端部が丁度重ならないようになっている。たとえば、エミッタ電極11は、エミッタ側からコレクタ側へ延び、前記X/2の座標で終端となっている。また、たとえば、コレクタ電極12は、コレクタ側からエミッタ側へ延び、前記X/2の座標で終端となっている。なお、図4に示す半導体装置110のように、トレンチ13の上方において、エミッタ電極11のコレクタ側の端部とコレクタ電極12のエミッタ側の端部が、第2層間絶縁膜22を挟んで上下に重なるように対向していてもよい。
つぎに、図5を用いて、実施の形態1にかかる半導体装置100および従来の横型IGBT200の素子耐圧について説明する。図5は、実施の形態1にかかる半導体装置および従来の横型IGBTの素子の耐圧波形を示す特性図である。図5において、縦軸はコレクタ電流Iceであり、横軸はコレクタ・エミッタ間電圧Vceである。また、●および▲のプロットは、それぞれ、実施の形態1にかかる半導体装置100および従来の横型IGBT200の特性を示している。図5においては、従来の横型IGBT200の各層は、厚さ、比抵抗、深さおよび不純物濃度を、実施の形態1にかかる半導体装置100と同様とする。
また、実施の形態1にかかる半導体装置100および従来の横型IGBT200は、たとえば、活性面積を106μm×670μmとし、定格電流を0.4Aとする。従来の横型IGBT200のセルピッチは、素子耐圧を190V確保しようとすると25.0μmとなり、実施の形態1にかかる半導体装置100のセルピッチ(19.5μm)と比べると、5.5μm長い。セルピッチが短くなった分、チャネル幅を長くすることができ、オン抵抗を低減できる。また、測定は、室温(25℃)において実施した。図5に示すように、実施の形態1にかかる半導体装置100の素子耐圧は280Vとなり、従来の横型IGBT200の素子耐圧(190V)と比べて、+90V(+47%)向上する。これは活性領域内に形成したトレンチ13とそこに充填されたトレンチ内絶縁膜14がコレクタ・エミッタ間電圧を十分負担しているからである。その結果、半導体装置100のセルピッチを従来よりも小さくすることができるのである。
つぎに、図6を用いて、実施の形態1にかかる半導体装置100および従来の横型IGBT200において、コレクタ・エミッタ間に素子耐圧が印加された場合の素子内部の電圧分布をデバイスシミュレーションによって解析した結果を示す。図6は、実施の形態1にかかる半導体装置および従来の横型IGBTの素子内部の電圧分布を示す特性図である。図6に示すように、実施の形態1にかかる半導体装置100(同図において、本発明としたもの)は、従来の横型IGBT200(同図において、従来のIGBTとしたもの)と比べて、トレンチ内絶縁膜14が充填されたトレンチ13に多くの電気力線が通っている。したがって、このトレンチ13内のトレンチ内絶縁膜14において多くの電圧を負担したため、素子耐圧が向上する。また、エミッタ電極11のコレクタ側の端部およびコレクタ電極12のエミッタ側の端部がトレンチ13上で終端していることによって、素子表面近傍においても厚い酸化膜層で電圧を負担することになるため、素子耐圧が向上する。
つぎに、図7を用いて、実施の形態1にかかる半導体装置100および従来の横型IGBT200における電流導通特性のI−V特性曲線を示す。図7は、実施の形態1にかかる半導体装置および従来の横型IGBTにおける電流導通特性のI−V特性曲線を示す特性図である。図7においては、縦軸はコレクタ電流Iceであり、横軸はコレクタ・エミッタ間電圧Vceである。また、●および▲のプロットは、それぞれ、実施の形態1にかかる半導体装置100および従来の横型IGBT200の特性を示している。
図7に示すように、実施の形態1にかかる半導体装置100のオン電圧は、1.80Vである。ここでオン電圧は、ゲート電圧Vgを5Vとし、コレクタ電流Iceが0.4A流れた場合のコレクタ・エミッタ間電圧Vceである。実施の形態1にかかる半導体装置100のオン電圧は、従来の横型IGBT200のオン電圧(2.60V)と比べると、0.80V低減している。これによって、電流導通能力が大幅に向上したことがわかる。具体的には、たとえば、コレクタ・エミッタ間電圧Vce=2.60Vの場合、実施の形態1にかかる半導体装置100のコレクタ電流Iceは0.80Aとなり、従来の横型IGBT200のコレクタ電流Iceは0.4Aとなる。したがって、コレクタ・エミッタ間電圧Vce=2.60Vの場合、実施の形態1にかかる半導体装置100のコレクタ電流Iceは、従来の横型IGBT200のコレクタ電流Iceに対して100%増大する。実施の形態1にかかる半導体装置100では、従来の横型IGBT200と比べると、n型ドリフト層3に均等に電流が流れる。このことと、上述したセルピッチの短縮により、低オン電圧特性および電流導通特性が改善される。
つぎに、比較として、エミッタ電極のコレクタ側の端部とコレクタ電極のエミッタ側の端部を上下に配置しないで、離した構造のIGBT(以下、比較IGBTとする)を試作し、電気特性を評価した結果について説明する。図8は、比較IGBTの構造を示す断面図である。図8に示すように、比較IGBT120は、エミッタ電極11およびコレクタ電極12の配置が異なるだけで、その他の構造は、図2に示す半導体装置100と同じである。コレクタ電極12とエミッタ電極11の間の距離は、素子耐圧に近い電圧が印加されても沿面放電を起こさないように、3μmである。
図9は、実施の形態1にかかる半導体装置および比較IGBTの耐圧波形を示す特性図である。図10は、実施の形態1にかかる半導体装置および比較IGBTのI−V特性曲線を示す特性図である。図9に示すように、コレクタ・エミッタ間電圧Vce=2.60Vでの比較IGBTの導通電流Iceは0.80Aであり、実施の形態1にかかる半導体装置100と同一である。しかし、比較IGBTの素子耐圧は255Vであり、実施の形態1にかかる半導体装置100よりも25V低い(図9参照)。
そこで、比較IGBTの素子耐圧を実施の形態1にかかる半導体装置100と同じ280Vにするため、比較IGBTのトレンチ幅をさらに0.60μm広げて1.50μmにすると、エミッタとコレクタの間の距離が長くなる分、コレクタ・エミッタ間電圧Vce=2.60Vでの比較IGBTの導通電流Iceは0.70Aに減る(図10参照)。このことから、エミッタ電極11とコレクタ電極12を絶縁膜を挟んで上下に配置することによって、高耐圧と大電流特性を同時に実現できることがわかる。
つぎに、実施の形態1にかかる半導体装置100のラッチアップ耐量について説明する。図11は、ラッチアップ耐量について説明する特性図である。図11においては、縦軸はコレクタ電流Iceであり、横軸はコレクタ・エミッタ間電圧Vceである。図11に示すように、ラッチアップ耐量は、I−V特性曲線において負性抵抗が発生するコレクタ電流Ice値である。ラッチアップ耐量の評価は、温度が125℃、ゲート電圧Vgが7Vの状態で、コレクタ電極12に電圧を印加した場合のI−V特性曲線を比較することで評価する。素子をこの状態にすることで、素子内により多くの電流が流れることとなり、ラッチアップ耐量の比較が容易となる。
実施の形態1にかかる半導体装置100のラッチアップ耐量は、4.30Aとなり、従来の横型IGBT200のラッチアップ耐量(2.25A)と比べると、約1.9倍となる。これは、実施の形態1にかかる半導体装置100が縦型IGBT230の特徴を備えているためである。これによって、エミッタ電極11近傍での電流の流れが従来の横型IGBT200とは異なり、n型ソース層5の下を横切る正孔電流が小さくなる。
つぎに、図12を用いて実施の形態1にかかる半導体装置100の負荷短絡耐量について説明する。図12は、実施の形態1にかかる半導体装置の負荷短絡耐量について示した特性図である。図12において、縦軸はコレクタ電流Iceであり、横軸は時間tである。また、図12において、素子はコレクタ・エミッタ間にVce=200Vが直接印加された状態である。この状態は、無負荷状態であり、アーム短絡となっている。さらに、ゲート電圧Vg=5.5Vを印加して、素子が破壊するまでの時間tを測定した。図12に示すように、負荷短絡耐量は、20μsec以上となる。これは、負荷短絡耐量としては十分に大きな値である。
つぎに、図13〜図15を用いてトレンチ13の深さと電気特性との関係について説明する。図13は、n型ドリフト層3の厚さが14μmの場合の、トレンチ13の深さと電気特性との関係を測定した測定結果の一覧である。ここで、電気特性は、オン電圧、素子耐圧およびラッチアップ耐量である。図13に示すように、トレンチ13の深さが1μm以上13μm以下の場合、実施の形態1にかかる半導体装置100は、従来の横型IGBT200と比べると、オン電圧、素子耐圧およびラッチアップ耐量がともに向上している。また、特にトレンチ13の深さが3μm以上13μm以下の場合、すなわち、トレンチ13の底部とSOI基板の絶縁膜2との距離が1μm以上11μm以下の場合、電気特性にほとんど変化がなく、良好な特性を示している。なお、トレンチ13の深さが14μmの場合、電流が流れず、スイッチング素子としての機能を果たさない。これは、トレンチ13の底部がSOI基板の絶縁膜2と接触し、エミッタ電極11とコレクタ電極12とが絶縁されたためである。
図14は、n型ドリフト層3の厚さが8μmの場合の、トレンチ13の深さと電気特性との関係を測定した測定結果の一覧である。図14において、n型ドリフト層3の厚さは8μmであり、比抵抗は7Ωcmである。ここで、比抵抗が異なるのは、n型ドリフト層3の厚さを変更した場合にも、所望の耐圧以上の耐圧を確保するためである。図14においては、トレンチ13の深さが2μm以上7μm以下の場合、すなわち、トレンチ13の底部とSOI基板の絶縁膜2との距離が1μm以上6μm以下の場合、電気特性にほとんど変化がなく、良好な特性を示している。なお、トレンチ13の深さが8μmの場合、トレンチ13の底部がSOI基板の絶縁膜2と接触するため電流が流れない。
図15は、n型ドリフト層3の厚さが16μmの場合の、トレンチ13の深さと電気特性との関係を測定した測定結果の一覧である。図15において、n型ドリフト層3の厚さは16μmであり、比抵抗は15Ωcmである。図15においては、トレンチ13の深さが4μm以上15μm以下の場合、すなわち、トレンチ13の底部とSOI基板の絶縁膜2との距離が1μm以上12μm以下の場合、電気特性にほとんど変化がなく、良好な特性を示している。なお、トレンチ13の深さが16μmの場合、トレンチ13の底部がSOI基板の絶縁膜2と接触するため電流が流れない。
つぎに、図16〜図18を用いて、トレンチ13の底部とSOI基板の絶縁膜2との距離を細かく変化させた場合の、電気特性との関係について説明する。図16〜図18は、それぞれn型ドリフト層3の厚さが14μm、8μm、16μmの場合の、トレンチ13の深さと電気特性との詳細な関係を測定した測定結果の一覧である。図16〜図18に示すように、トレンチ13の底部とSOI基板の絶縁膜2との距離が1μm以上の場合、電気特性にほとんど変化がなく、良好な特性を示している。一方、トレンチ13の底部とSOI基板の絶縁膜2との距離が1μm未満の場合、オン電圧が急激に上昇している。これは、トレンチ13の底部とSOI基板の絶縁膜2との距離が1μm未満となると、この領域で電位降下が顕著化するためである。
上述したように、実施の形態1にかかる半導体装置100によれば、従来の横型IGBT200に、従来の縦型IGBT230の特徴を加えた構造となっている。一般に縦型IGBT230は電流を導通した場合、素子内の電流が極めて均一に流れる。このため、ドリフト層内の伝導度変調は、従来の横型IGBT200と比べて均一になり、オン電圧が低減する。また、ドリフト層の折り曲げられた部分に埋め込まれた絶縁膜によって、素子耐圧が垂直方向に保持される。これによって、単位セルの所要面積を従来の横型IGBT200よりも小さくすることができる。また、シリコンなどの半導体層と絶縁膜とを比較すると、同じ長さで保持できる耐圧は絶縁膜のほうが十分高いことが周知である。したがって、絶縁膜で保持された電圧分だけ、素子耐圧が向上されることとなる。
さらに、トレンチ内絶縁膜14の上方でエミッタ電極11とコレクタ電極12が絶縁膜を挟んで上下に配置されていることによって、高耐圧と大電流特性が同時に実現される。このように、本発明にかかる半導体装置100は、横型素子であるにも関わらず、電流が縦型IGBT230のように流れる。このため、従来の横型IGBT200と比べると、ラッチアップ耐量が格段に向上する。また、トレンチ13とSOI基板の絶縁膜2との距離は、1μm以上、かつ、n型ドリフト層3の厚さの75%以下であることが好ましい。
(実施の形態2)
つぎに、図19を用いて実施の形態2にかかる半導体装置130について説明する。図19に示すように、実施の形態2にかかる半導体装置130は、横型IGBT構造を有している。図19は、実施の形態2にかかる半導体装置の構造を示す断面図である。実施の形態2にかかる半導体装置130は、実施の形態1にかかる半導体装置100と異なり、ゲート電極がトレンチゲート構造となっている。図19においては、p型ベース層4を貫通し、n型ドリフト層3に達するゲートトレンチ16が設けられている。ゲートトレンチ16は、n型ソース層5に接している。たとえば、ゲートトレンチ16の幅は0.8μmであり、深さは3.0μmである。
つぎに、図19を用いて実施の形態2にかかる半導体装置130について説明する。図19に示すように、実施の形態2にかかる半導体装置130は、横型IGBT構造を有している。図19は、実施の形態2にかかる半導体装置の構造を示す断面図である。実施の形態2にかかる半導体装置130は、実施の形態1にかかる半導体装置100と異なり、ゲート電極がトレンチゲート構造となっている。図19においては、p型ベース層4を貫通し、n型ドリフト層3に達するゲートトレンチ16が設けられている。ゲートトレンチ16は、n型ソース層5に接している。たとえば、ゲートトレンチ16の幅は0.8μmであり、深さは3.0μmである。
ゲートトレンチ16の内部には、厚さ20nm程度のゲート絶縁膜17が設けられている。ゲート絶縁膜17は、例えば、酸化膜でできている。また、ゲートトレンチ16内は、たとえば、ポリシリコンで埋められている。このポリシリコン部分が、トレンチゲート電極18となる。p型ベース層4は、ゲートトレンチ16によって分断される。実施の形態2においてはコレクタ電極12側のp型ベース層4は、エミッタ電極11と離れている。
実施の形態2では、ゲート構造がトレンチゲート構造であるため、単位セルピッチがたとえば15.0μmとなり、実施の形態1(単位セルピッチ:19.5μm)に比べてたとえば4.5μm短くなる。従って、実施の形態1と同様に、エミッタ電極11の中心の座標を原点0(ゼロ)とし、コレクタ電極12の中心の座標をXとし、トレンチ13の中心線の座標をX/2とすると、トレンチ13の中心線の位置は、エミッタ電極11の中心から7.50μmの位置となる。その他の構成は、実施の形態1にかかる半導体装置100と同じである。
つぎに、図20を用いて実施の形態2にかかる半導体装置130および従来の横型IGBT200の素子耐圧について説明する。図20は、実施の形態2にかかる半導体装置および従来の横型IGBTの素子の耐圧波形を示す特性図である。図20において、縦軸はコレクタ電流Iceであり、横軸はコレクタ・エミッタ間電圧Vceである。また、●および▲のプロットは、それぞれ、実施の形態2にかかる半導体装置130および従来の横型IGBT200の特性を示している。なお、実施の形態2における各層は、厚さ、比抵抗、深さおよび不純物濃度が、実施の形態1と同様である。また、実施の形態2にかかる半導体装置130は、実施の形態1にかかる半導体装置100および従来の横型IGBT200と同様に、たとえば、活性面積を106μm×670μmとし、定格電流を0.4Aとする。図20に示すように、実施の形態2にかかる半導体装置130の素子耐圧は282Vとなり、従来の横型IGBT200の素子耐圧(190V)と比べると、92V(48%)向上する。
つぎに、図21を用いて実施の形態2にかかる半導体装置130および従来の横型IGBT200における電流導通特性のI−V特性曲線を示す。図21は、実施の形態2にかかる半導体装置および従来のIGBTにおける電流導通特性のI−V特性曲線を示す特性図である。図21においては、縦軸はコレクタ電流Iceであり、横軸はコレクタ・エミッタ間電圧Vceである。また、●および▲のプロットは、それぞれ、実施の形態2にかかる半導体装置130および従来の横型IGBT200の特性を示している。図21に示すように、コレクタ電流Iceが0.4A流れた場合の実施の形態2にかかる半導体装置130におけるコレクタ・エミッタ間電圧Vce、すなわち、実施の形態2にかかる半導体装置130のオン電圧は、1.77Vである。実施の形態2にかかる半導体装置130のオン電圧は、従来の横型IGBT200のオン電圧(2.60V)と比べると、0.83V低減する。また、たとえば、コレクタ・エミッタ間電圧Vce=2.60Vの場合、実施の形態2にかかる半導体装置130のコレクタ電流Iceは0.88Aとなり、従来の横型IGBT200のコレクタ電流Ice(0.4A)と比べると、120.0%増大する。したがって、電流導通能力が大幅に向上していることがわかる。また、負荷短絡耐量は、20μsec以上である。
つぎに、図22を用いてトレンチ13の深さと電気特性との関係について説明する。図22は、トレンチ13の深さと電気特性との関係を測定した測定結果の一覧である。図22においては、トレンチ13の深さが1μm以上13μm以下の場合、実施の形態2にかかる半導体装置130は、従来の横型IGBT200と比べると、オン電圧、素子耐圧およびラッチアップ耐量がともに向上している。また、特にトレンチ13の深さが3μm以上13μm以下の場合、すなわち、トレンチ13の底部とSOI基板の絶縁膜2との距離が1μm以上11μm以内の場合、電気特性にほとんど変化がなく、良好な特性を示している。n型ドリフト層3の厚さが8μm(比抵抗:7Ωcm)または16μm(比抵抗:15Ωcm)の場合のトレンチ13の深さと電気特性との関係についても、実施の形態1と同様の結果が得られる。さらに、トレンチ13の底部とSOI基板の絶縁膜2との距離を細かく変化させた場合の、電気特性との関係についても、実施の形態1と同様の結果が得られる。
上述したように、実施の形態2にかかる半導体装置130によれば、トレンチゲート構造を有するので、プレーナーゲート構造に比べて単位セル寸法を小さくすることができる。したがって、オン電圧および電流導通能力がさらに向上する。これによって、実施の形態2にかかる半導体装置130は、実施の形態1にかかる半導体装置100の電気特性を維持したまま、実施の形態1にかかる半導体装置100よりチップ面積を小さくすることができる。
(実施の形態3)
つぎに、図23を用いて実施の形態3にかかる半導体装置140の構造について説明する。図23に示すように、実施の形態3にかかる半導体装置140は、横型IGBT構造を有している。図23は、実施の形態3にかかる半導体装置の構造を示した断面図である。実施の形態3にかかる半導体装置140は、実施の形態1または実施の形態2にかかる横型IGBTと異なり、トレンチ13の中心線が単位セルの中心線に一致しない。図23においては、具体的には、単位セルピッチを19.5μmとして設計する場合、トレンチ13は、その中心線がエミッタ電極11の中心からたとえば8.75μmとなる位置に設けられている。エミッタ電極11およびコレクタ電極12はともにトレンチ13の上方で終端となっている。その他の構成は、実施の形態1にかかる半導体装置100と同じである。なお、図23においては、選択酸化膜が省略されている。
つぎに、図23を用いて実施の形態3にかかる半導体装置140の構造について説明する。図23に示すように、実施の形態3にかかる半導体装置140は、横型IGBT構造を有している。図23は、実施の形態3にかかる半導体装置の構造を示した断面図である。実施の形態3にかかる半導体装置140は、実施の形態1または実施の形態2にかかる横型IGBTと異なり、トレンチ13の中心線が単位セルの中心線に一致しない。図23においては、具体的には、単位セルピッチを19.5μmとして設計する場合、トレンチ13は、その中心線がエミッタ電極11の中心からたとえば8.75μmとなる位置に設けられている。エミッタ電極11およびコレクタ電極12はともにトレンチ13の上方で終端となっている。その他の構成は、実施の形態1にかかる半導体装置100と同じである。なお、図23においては、選択酸化膜が省略されている。
コレクタ電流Ice=0.4A、室温(25℃)で測定した結果、素子耐圧は278Vであり、オン電圧は1.80Vである。また、コレクタ・エミッタ間電圧Vce=2.60V、室温(25℃)で測定した結果、電流導通能力Iceは0.79Aである。さらに、コレクタ・エミッタ間電圧Vce=200V、室温(25℃)で測定した結果、負荷短絡耐量は20μsec以上である。これらすべてが従来の横型IGBT200と比べると、大きく向上していることがわかる。
つぎに、図24を用いて、エミッタ電極11の中心からトレンチ13の中心線の距離Xを変更した場合の電気特性を説明する。図24は、エミッタ電極11の中心からトレンチ13の中心線の距離Xが変更された場合の電気特性の一覧である。図24に示すように、Xが6.5μm以上13.0μm以下の範囲で、オン電圧および素子耐圧が従来の横型IGBT200と比べると、良好な値を示す。ここでX=6.5μmは、セルピッチの3分の1の距離であり、X=13.0μmは、セルピッチの3分の2の距離である。したがって、トレンチ13の中心線の位置が、エミッタ電極11の中心からセルピッチの3分の1以上3分の2以下の距離にあるときに、オン電圧および素子耐圧が従来の横型IGBT200と比べて良好な値を示すことがわかる。また、X=13.0μmの場合の素子の負荷短絡耐量は20μsec以上である。
なお、図24に示すように、X=2.5μmおよび3.5μmの場合、オン電圧が測定されない。これは、トレンチ13がp型ベース層4と接触したためである。この場合、MOSFET部分からの電子電流がn型ドリフト層3まで到達しないため、IGBT動作が起こらない。
上述したように、実施の形態3にかかる半導体装置140によれば、エミッタ電極11の中心からコレクタ電極12の中心までの距離の3分の1以上3分の2以下の領域にトレンチ13の中心線が位置するようにトレンチ13を形成するとともに、トレンチ13がp型ベース層4に接触しないようにすることによって、オン電圧を低減し、素子耐圧を向上させることができる。
(実施の形態4)
つぎに、図25を用いて実施の形態4にかかる半導体装置150の構造を説明する。図25に示すように、実施の形態4にかかる半導体装置150は、横型IGBT構造を有している。図25は、実施の形態4にかかる半導体装置の構造を示す断面図である。実施の形態4にかかる半導体装置150は、実施の形態1〜3にかかる横型IGBTと異なり、ゲート電極9が選択酸化膜20に沿ってトレンチ内絶縁膜14の上方まで延びている。そして、トレンチ内絶縁膜14の上方において、ゲート電極9のコレクタ側の端部とコレクタ電極12のエミッタ側の端部が第1層間絶縁膜21および第2層間絶縁膜22を挟んで上下に配置されている。
つぎに、図25を用いて実施の形態4にかかる半導体装置150の構造を説明する。図25に示すように、実施の形態4にかかる半導体装置150は、横型IGBT構造を有している。図25は、実施の形態4にかかる半導体装置の構造を示す断面図である。実施の形態4にかかる半導体装置150は、実施の形態1〜3にかかる横型IGBTと異なり、ゲート電極9が選択酸化膜20に沿ってトレンチ内絶縁膜14の上方まで延びている。そして、トレンチ内絶縁膜14の上方において、ゲート電極9のコレクタ側の端部とコレクタ電極12のエミッタ側の端部が第1層間絶縁膜21および第2層間絶縁膜22を挟んで上下に配置されている。
図25に示す例では、ゲート電極9のコレクタ側の端部とコレクタ電極12のエミッタ側の端部が、上下に重ならないようになっているが、上下に重なるように対向していてもよい。エミッタ電極11は、トレンチ内絶縁膜14よりもエミッタ寄りの位置までしか延びていない。実施の形態4にかかる半導体装置150を作製する際には、ゲート絶縁膜10やゲート電極9などのMOSFET部分を形成する前にトレンチ13が形成される。そして、トレンチ13にトレンチ内絶縁膜14を充填した後に、MOSFET部分が形成される。
実施の形態4にかかる半導体装置150の寸法や不純物濃度などを実施の形態1にかかる半導体装置100と同じにすると、実施の形態4にかかる半導体装置150の電気特性は、実施の形態1にかかる半導体装置100の電気特性とほぼ同等の値を示す。したがって、従来の横型IGBT200と比べると、電気特性が大きく向上する。
上述したように、実施の形態4にかかる半導体装置150によれば、コレクタ電極12に大きな電圧が印加された場合、p型ベース層4とn型ドリフト層3の接合にかかる電界を緩和することができる。これによって、素子耐圧を保持することができる。
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態中に記載した寸法や濃度などは一例であり、本発明はそれらの値に限定されるものではない。また、各実施の形態では第1導電型をn型とし、第2導電型をp型としたが、本発明は第1導電型をp型とし、第2導電型をn型としても同様に成り立つ。さらに、本発明は、IGBTに限らず、MOSFETにも適用できる。
以上のように、本発明にかかる半導体装置は、高電圧スイッチング素子に有用であり、特に、プラズマディスプレイ等のフラットパネルディスプレイのドライバーICや車載用ICの出力段に用いる高電圧スイッチング素子に適している。
1 支持基板
2 絶縁膜
3 n型ドリフト層
4 p型ベース層
5 n型ソース層
6 p+型層
8 p型コレクタ層
9,18 ゲート電極
10,17 ゲート絶縁膜
11 エミッタ電極
12 コレクタ電極
13 トレンチ
14 トレンチ内絶縁膜
16 ゲートトレンチ
21,22 層間絶縁膜
100,110,130,140,150 半導体装置
2 絶縁膜
3 n型ドリフト層
4 p型ベース層
5 n型ソース層
6 p+型層
8 p型コレクタ層
9,18 ゲート電極
10,17 ゲート絶縁膜
11 エミッタ電極
12 コレクタ電極
13 トレンチ
14 トレンチ内絶縁膜
16 ゲートトレンチ
21,22 層間絶縁膜
100,110,130,140,150 半導体装置
Claims (10)
- 支持基板上に絶縁膜を介して設けられた第1導電型のドリフト層と、
前記ドリフト層の表面層の一部に設けられた第2導電型のベース層と、
前記ベース層の表面層の一部に設けられた第1導電型のソース層と、
前記ドリフト層と前記ソース層との間の前記ベース層の表面上にゲート絶縁膜を介して設けられたゲート電極と、
前記ベース層と前記ソース層とに電気的に接続されるように設けられたエミッタ電極と、
前記ドリフト層の表面層の一部に、前記ベース層から離れて設けられた第2導電型のコレクタ層と、
前記コレクタ層に電気的に接続されるように設けられたコレクタ電極と、
前記ベース層と前記コレクタ層との間の前記ドリフト層に前記支持基板上の前記絶縁膜よりも浅く設けられたトレンチと、
前記トレンチ内に埋め込まれたトレンチ内絶縁膜と、
を備え、
前記エミッタ電極のコレクタ側の端部および前記コレクタ電極のエミッタ側の端部は、前記トレンチ内絶縁膜の上方で終端となるとともに、絶縁膜を挟んで上下に配置されていることを特徴とする半導体装置。 - 支持基板上に絶縁膜を介して設けられた第1導電型のドリフト層と、
前記ドリフト層の表面層の一部に設けられた第2導電型のベース層と、
前記ベース層の表面層の一部に設けられた第1導電型のソース層と、
前記ソース層に接し、かつ前記ベース層を貫通して前記ドリフト層に達するように設けられたゲートトレンチと、
前記ゲートトレンチ内にゲート絶縁膜を介して設けられたゲート電極と、
前記ベース層と前記ソース層とに電気的に接続されるように設けられたエミッタ電極と、
前記ドリフト層の表面層の一部に、前記ベース層から離れて設けられた第2導電型のコレクタ層と、
前記コレクタ層に電気的に接続されるように設けられたコレクタ電極と、
前記ベース層と前記コレクタ層との間の前記ドリフト層に、前記支持基板上の前記絶縁膜よりも浅く設けられたトレンチと、
前記トレンチ内に埋め込まれたトレンチ内絶縁膜と、
を備え、
前記エミッタ電極のコレクタ側の端部および前記コレクタ電極のエミッタ側の端部は、前記トレンチ内絶縁膜の上方で終端となるとともに、絶縁膜を挟んで上下に配置されていることを特徴とする半導体装置。 - 支持基板上に絶縁膜を介して設けられた第1導電型のドリフト層と、
前記ドリフト層の表面層の一部に設けられた第2導電型のベース層と、
前記ベース層の表面層の一部に設けられた第1導電型のソース層と、
前記ドリフト層と前記ソース層との間の前記ベース層の表面上にゲート絶縁膜を介して設けられたゲート電極と、
前記ベース層と前記ソース層とに電気的に接続されるように設けられたエミッタ電極と、
前記ドリフト層の表面層の一部に、前記ベース層から離れて設けられた第2導電型のコレクタ層と、
前記コレクタ層に電気的に接続されるように設けられたコレクタ電極と、
前記ベース層と前記コレクタ層との間の前記ドリフト層に、前記支持基板上の前記絶縁膜よりも浅く設けられたトレンチと、
前記トレンチ内に埋め込まれたトレンチ内絶縁膜と、
を備え、
前ゲート電極のコレクタ側の端部および前記コレクタ電極のエミッタ側の端部は、前記トレンチ内絶縁膜の上方で終端となるとともに、絶縁膜を挟んで上下に配置されていることを特徴とする半導体装置。 - 前記エミッタ電極のコレクタ側の端部と前記コレクタ電極のエミッタ側の端部は、上下に重なるように対向していることを特徴とする請求項1または2に記載の半導体装置。
- 前記ゲート電極のコレクタ側の端部と前記コレクタ電極のエミッタ側の端部は、上下に重なるように対向していることを特徴とする請求項3に記載の半導体装置。
- 前記ベース層と前記コレクタ層の間の前記ドリフト層に設けられた前記トレンチの底部と前記支持基板上の前記絶縁膜との距離が、1μm以上であり、かつ、前記ドリフト層の厚さの75%以下であることを特徴とする請求項1〜5のいずれか一つに記載の半導体装置。
- 前記ベース層と前記コレクタ層の間の前記ドリフト層に設けられた前記トレンチの中心位置は、前記エミッタ電極の中心位置と前記コレクタ電極の中心位置との間の距離の3分の1以上で、かつ、3分の2以下の範囲の距離だけ、前記エミッタ電極の中心位置から離れていることを特徴とする請求項1〜6のいずれか一つに記載の半導体装置。
- 前記ベース層と前記コレクタ層の間の前記ドリフト層に設けられた前記トレンチは、前記ベース層から離れて設けられていることを特徴とする請求項7に記載の半導体装置。
- 前記トレンチ内絶縁膜は、シリコン酸化膜であることを特徴とする請求項1〜8のいずれか一つに記載の半導体装置。
- 前記各半導体層は、シリコンであることを特徴とする請求項1〜9のいずれか一つに記載の半導体装置。
Priority Applications (1)
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---|---|---|---|
JP2008013017A JP2009176891A (ja) | 2008-01-23 | 2008-01-23 | 半導体装置 |
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015167167A (ja) * | 2014-03-03 | 2015-09-24 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP2017204342A (ja) * | 2016-05-09 | 2017-11-16 | 松定プレシジョン株式会社 | 絶縁構造、荷電粒子銃及び荷電粒子線応用装置 |
CN110299406A (zh) * | 2019-07-30 | 2019-10-01 | 北方民族大学 | 一种低功耗绝缘栅极区双极型晶体管 |
CN113380882A (zh) * | 2020-03-09 | 2021-09-10 | 三菱电机株式会社 | 半导体装置 |
-
2008
- 2008-01-23 JP JP2008013017A patent/JP2009176891A/ja active Pending
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