JP2008288510A - 半導体装置 - Google Patents

Abstract

【課題】ドリフト領域に設けられたトレンチ内に抵抗性フィールドプレートを有し、トレンチ底部近傍の電界強度がトレンチ開口部近傍の電界強度に近く、高耐圧で駆動が可能であり、オン電圧の増加を抑制することができる安価な半導体装置を提供すること。
【解決手段】ｎドリフト領域３の表面層のｐボディ領域４およびｎバッファ領域７に挟まれた部分に設けられたトレンチ１１に、酸化膜１２を介して、抵抗性薄膜１３が設けられている。この抵抗性薄膜１３に、コレクタ（ドレイン）電極１７と、ゲート電極１６もしくはエミッタ（ソース）電極１５と、を接続させることで抵抗性フィールドプレートとする。これによって、トレンチ１１の開口部近傍の電界強度と、トレンチ１１の底部近傍の電界強度と、がほぼ同等となるため、ｎドリフト領域３の電流経路が短くなり、デバイスを高耐圧で駆動する場合にも、オン電圧の増加を抑制することができる。
【選択図】図１

Description

この発明は、横型ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）や横型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等のＭＯＳ構造（金属−酸化膜−半導体）を有する高耐圧横型半導体装置に関し、特に、ドリフト領域内にトレンチ構造を有する高耐圧横型半導体装置に関する。

一般に、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に設けられた高電圧スイッチング素子は、プラズマディスプレイ等のフラットパネルディスプレイのドライバーＩＣや車載用ＩＣの出力段に使われている。このような素子のうち、ＭＯＳ駆動素子とバイポーラトランジスタを融合したＩＧＢＴは、ＭＯＳ駆動素子のように駆動回路の構成が簡素であり、かつ、バイポーラトランジスタのように耐圧部分の導電度変調によりオン抵抗が低いという利点を有する。それゆえ、高耐圧と大電力レベルを必要とする分野で重要視されている。

ＩＧＢＴの中には、ドリフト領域にトレンチが設けられたトレンチドリフト領域横型ＩＧＢＴがある。このトレンチドリフト領域横型ＩＧＢＴによれば、トレンチでドリフト領域を折り曲げた構造になるため、短いデバイスピッチでデバイスの耐圧に必要な沿面距離を確保することができる。

以下に、従来のトレンチドリフト領域横型ＩＧＢＴの構造について説明する。なお、本明細書において、ｎまたはｐを冠した層または領域は、それぞれ電子、正孔を多数キャリアとする層または領域である。また、ｎ⁺およびｐ⁺の⁺は、比較的高濃度であることを意味している。

図９は、従来のトレンチドリフト領域横型ＩＧＢＴの構造を示す断面図である。図９に示すように、ＳＯＩ基板は、支持基板１上に埋め込み酸化膜２を介して、活性層となるｎドリフト領域３を積層した構成となっている。ｎドリフト領域３の表面層の一部に、ｐボディ領域４が設けられている。ｐボディ領域４の表面層の一部にはｎ⁺エミッタ領域５と、これに接するｐ⁺コンタクト領域６が設けられている。このｐ⁺コンタクト領域６の一部は、ｎ⁺エミッタ領域５の下側の一部を占めている。

ｎドリフト領域３の表面層の一部に、ｎバッファ領域７が、ｐボディ領域４から離れて設けられ、その表面にｐ⁺コレクタ領域８が設けられている。また、ｎドリフト領域３の表面層の、ｐボディ領域４およびｎバッファ領域７に挟まれた部分にトレンチ１１が設けられている。ｎ⁺エミッタ領域５とトレンチ１１の間において、ｐボディ領域４およびｎドリフト領域３の表面には、ゲート酸化膜１０を介してゲートＰｏｌｙ−Ｓｉ（多結晶シリコン）９が設けられている。

さらに、ｎドリフト領域３の表面層には酸化膜１４が積層されている。この酸化膜１４は、選択的に除去され、開口部が設けられている。また、酸化膜１４は、トレンチ１１の内部にも充填されている。酸化膜１４は、たとえば、ＳｉＯ₂（酸化ケイ素）などである。エミッタ電極１５は、この酸化膜１４の開口部においてｎ⁺エミッタ領域５とｐ⁺コンタクト領域６との表面に接するように設けられている。ゲート電極１６は、酸化膜１４の開口部においてゲートＰｏｌｙ−Ｓｉ９の表面に接するように設けられている。また、コレクタ電極１７は、酸化膜１４の開口部においてｐ⁺コレクタ領域８の表面に接するように設けられている。

このように、トレンチドリフト領域横型ＩＧＢＴは、トレンチ１１によってｎドリフト領域３を折り曲げた構造になる。このため、デバイスピッチが縮小されることで、チャネル密度が増加し、電流密度が増加する。また、電流の経路がゲートＰｏｌｙ−Ｓｉ９直下のｎドリフト領域３表面層から、トレンチ１１に沿った縦方向になるためｎドリフト領域３表面層付近に電流が集中せず、オン電圧を低減することが可能となる。さらに、ｐ⁺コレクタ領域８から注入される正孔による電流の経路の縦方向成分が増加し、ｐボディ領域４中を縦方向に流れてｐ⁺コンタクト領域６に流入する成分が増加する。これによって、ｎ⁺エミッタ領域５直下のｐボディ領域４中を横方向に流れる電流の成分が減少するため、ラッチアップが発生し難いという利点がある。

つぎに、図１０−１、図１０−２を用いて、図９に示した構造を有するトレンチドリフト領域横型ＩＧＢＴの電位分布シミュレーション結果を示す。図１０−１は、深さ８μｍのトレンチ１１が設けられたトレンチドリフト領域横型ＩＧＢＴの電位分布シミュレーション結果を示す説明図である。図１０−１においては、ｎドリフト領域３のドーピング濃度は、３×１０¹⁴ｃｍ^-3である。図１０−１に示すデバイスは、トレンチ１１の開口部近傍の等電位線密度に対して、トレンチ１１の底部近傍の等電位線密度が数分の１となっている。したがって、トレンチ１１の底部近傍では開口部近傍より電界強度および電圧が低くなっている。一般にリサーフ（ＲＥＳＵＲＦ）構造を持つ通常の横型ＩＧＢＴの場合にもドリフト領域の両端の電界強度が高く、中央付近で電界強度が低下する傾向にある。しかしながら、トレンチドリフト領域横型ＩＧＢＴでは、狭いトレンチ１１内の酸化膜１４の領域に等電位線が集中するため、この傾向が顕著である。

図１０−２は、深さ１０μｍのトレンチ１１が設けられたトレンチドリフト領域横型ＩＧＢＴの電位分布シミュレーション結果を示す説明図である。図１０−２においては、ｎドリフト領域３のドーピング濃度は、３×１０¹⁴ｃｍ^-3である。図１０−２に示すデバイスは、図１０−１に示したデバイスよりもトレンチ１１の底部近傍の電界強度が減少している。トレンチ１１の深さが８μｍの場合、デバイスの耐圧が１９０Ｖなのに対して、トレンチ１１の深さが１０μｍの場合、デバイスの耐圧が２００Ｖである。このように、トレンチ１１の深さが８μｍから１０μｍへと２５％増加したのに対し、デバイスの耐圧は１９０Ｖから２００Ｖへと５％程度増加するのみである。デバイスの耐圧を増加させるためには、デバイスの耐圧を増加する割合よりも大きい割合でトレンチ１１の深さを増加しなければならない。

一方、トレンチ１１の深さを増加させるとｎドリフト領域３表面層のドリフト長が増加するため、オン電圧が増加する。したがって、オン電圧の増加をできるだけ抑えて高耐圧化を図るには、トレンチ１１の深さを増加させるよりは、トレンチ１１とｎバッファ領域７との距離を増加させるのがよい。しかし、そうすると、ｎドリフト領域３にトレンチが設けられることによる、デバイスのセルピッチ短縮効果が少なくなる。そして、プロセスコストを考慮すると、デバイスにトレンチ１１を形成するメリットが少なくなる。

このような問題を解決する方法としては、半導体基板に対して、トレンチの側面を３０°〜９０°の角度をなすように形成し、ゲート電極をトレンチの上部まで伸張させ、さらに、ソース電極およびドレイン電極をトレンチの上方まで伸張させ、これらにフィールドプレートとしての機能を持たせる構成が提案されている（たとえば、下記特許文献１参照。）。

また、トレンチの開口部近傍の電界を緩和するため、トレンチ内のエミッタ電極側およびコレクタ電極側にさらにトレンチを形成し、このトレンチにそれぞれフィールドプレートを埋め込む構成が提案されている（たとえば、下記特許文献２、下記特許文献３参照。）。

特開２００３−３１８０４号公報 特開２００６−５１７５号公報 特開２００６−１７３３５７号公報

しかしながら、上述の特許文献１〜３の技術では、ラッチアップ耐量を高くして、単位面積あたりのオン抵抗を低くすることはできるが、トレンチの形成工程やフィールドプレートの形成工程が複雑となり、半導体装置の製造にかかるプロセスコストが上昇するという問題が一例として挙げられる。

この発明は、上述した従来技術による問題点を解消するため、ドリフト領域に設けられたトレンチ内に抵抗性フィールドプレートを有し、トレンチ底部近傍の電界強度がトレンチ開口部近傍の電界強度に近く、高耐圧で駆動が可能であり、オン電圧の増加を抑制することができる安価な半導体装置を提供することを目的とする。

上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、第１導電型のドリフト領域と、前記ドリフト領域の表面層の一部に設けられた第２導電型のボディ領域と、前記ボディ領域の一部の表面上にゲート絶縁膜を介して設けられたゲート電極と、前記ボディ領域の一部に設けられた第１導電型のエミッタ領域と、前記ボディ領域の一部に設けられた第２導電型のコンタクト領域と、前記ドリフト領域の表面層の一部に、前記ボディ領域から離れて設けられた第２導電型のコレクタ領域と、前記ボディ領域と前記コレクタ領域との間に設けられたトレンチと、前記トレンチ内の表面に沿って設けられた抵抗性薄膜と、前記エミッタ領域および前記コンタクト領域に接するエミッタ電極と、前記コレクタ領域に接するコレクタ電極と、を備えることを特徴とする。

また、請求項２の発明にかかる半導体装置は、第１導電型のドリフト領域と、前記ドリフト領域の表面層の一部に設けられた第２導電型のボディ領域と、前記ボディ領域の一部の表面上にゲート絶縁膜を介して設けられたゲート電極と、前記ボディ領域の一部に設けられた第１導電型のソース領域と、前記ボディ領域の一部に設けられた第２導電型のコンタクト領域と、前記ドリフト領域の表面層の一部に、前記ボディ領域から離れて設けられた第１導電型のドレイン領域と、前記ボディ領域と前記ドレイン領域との間に設けられたトレンチと、前記トレンチ内の表面に沿って設けられた抵抗性薄膜と、前記ソース領域および前記コンタクト領域に接するソース電極と、前記ドレイン領域に接するドレイン電極と、を備えることを特徴とする。

また、請求項３の発明にかかる半導体装置は、請求項１または２に記載の発明において、前記コレクタ領域の下側に前記ドリフト領域よりも抵抗率の低い第１導電型のバッファ領域が設けられていることを特徴とする。

また、請求項４の発明にかかる半導体装置は、請求項１〜３のいずれか一つに記載の発明において、前記バッファ領域は、前記トレンチと離れて設けられていることを特徴とする。

また、請求項５の発明にかかる半導体装置は、請求項１〜４のいずれか一つに記載の発明において、前記ドリフト領域は、支持基板上に、酸化膜を介して設けられていることを特徴とする。

また、請求項６の発明にかかる半導体装置は、請求項１〜５のいずれか一つに記載の発明において、前記ドリフト領域は、第２導電型の半導体基板の上に設けられていることを特徴とする。

また、請求項７の発明にかかる半導体装置は、請求項１〜６のいずれか一つに記載の発明において、前記抵抗性薄膜は、前記コレクタ電極もしくは前記ドレイン電極と、前記ゲート電極と、に電気的に接続されていることを特徴とする。

また、請求項８の発明にかかる半導体装置は、請求項１〜６のいずれか一つに記載の発明において、前記抵抗性薄膜は、前記コレクタ電極もしくは前記ドレイン領域と、前記エミッタ電極もしくは前記ソース電極と、に電気的に接続されていることを特徴とする。

また、請求項９の発明にかかる半導体装置は、請求項１〜８のいずれか一つに記載の発明において、前記抵抗性薄膜は、前記トレンチ内の表面上に絶縁物を介して設けられていることを特徴とする。

また、請求項１０の発明にかかる半導体装置は、請求項１〜９のいずれか一つに記載の発明において、前記抵抗性薄膜は、抵抗性窒化膜であることを特徴とする。

上記各発明によれば、トレンチ内に新たにフィールドプレート用のトレンチを形成することなく、フィールドプレートを設けることができる。したがって、トレンチ内にフィールドプレート用のトレンチを形成しないでフィールドプレートを形成するようにすれば、トレンチの形成工程が複雑にならず、プロセスコストの上昇を抑制することができるので、安価な半導体装置が得られる。

また、上記各発明によれば、ドリフト領域に設けられたトレンチに抵抗性フィールドプレートを設けることで、トレンチに沿った電界強度を均一化することができる。また、このトレンチの深さが浅くても、デバイスを高耐圧で駆動させることが可能となる。これによって、ドリフト領域の電流経路が短くなるため、デバイスを高耐圧で駆動させる場合にも、オン電圧の増加を抑制することができる。

また、上記各発明によれば、バッファ領域がトレンチから離れた領域に設けられることで、ドリフト領域の、トレンチとバッファ領域に挟まれた領域において、デバイスの耐圧を保持することができる。これによって、トレンチを深くするよりも効率よく耐圧を確保できるので、トレンチを深くする場合と比べてドリフト領域の電流経路をさらに短くすることができる。したがって、オン電圧の増加を抑えつつ、高耐圧化を図ることができる。

また、上記各発明によれば、ドリフト領域を、ＳＯＩ基板もしくはｐ型半導体基板のどちらの上にも設けることができる。したがって、デバイスの適用範囲を広げることができる。

また、上記各発明によれば、抵抗性薄膜を、コレクタ（ドレイン）電極と、ゲート電極もしくはエミッタ（ソース）電極と、に接続させることで抵抗性フィールドプレートとしての機能を持たせることができる。さらに、抵抗性薄膜を、コレクタ（ドレイン）電極およびエミッタ（ソース）電極に接続させた場合、コレクタ（ドレイン）・ゲート間の帰還容量の増加を抑制することができる。したがって、デバイスに、高周波回路において安定した駆動をおこなわせることができる。

本発明にかかる半導体装置によれば、ドリフト領域に設けられたトレンチ内に抵抗性フィールドプレートを有し、トレンチ底部近傍の電界強度がトレンチ開口部近傍の電界強度に近く、高耐圧で駆動が可能であり、オン電圧の増加を抑制することができる安価な半導体装置を提供することができるという効果を奏する。

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明およびすべての添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態１）
図１は、実施の形態１にかかる半導体装置の構造を示す断面図である。図１に示すように、実施の形態１にかかる半導体装置は、横型ＩＧＢＴ構造を有している。さらに、詳細には、ドリフト領域にトレンチが設けられたトレンチドリフト領域横型ＩＧＢＴ構造を有している。実施の形態１にかかる半導体装置は、ＳＯＩ基板を用いて作製されている。ＳＯＩ基板は、支持基板１の上に埋め込み酸化膜２、ｎドリフト領域３を、この順に積層した構成となっている。

ｐボディ領域４は、ｎドリフト領域３の表面層の一部に設けられている。ｎ⁺エミッタ領域５は、ｐボディ領域４の表面の一部に設けられている。ｎ⁺エミッタ領域５は、ｎドリフト領域３よりも低い抵抗率を有する。ｐ⁺コンタクト領域６は、ｐボディ領域４の表面の一部に、ｎ⁺エミッタ領域５に接して設けられている。ｐ⁺コンタクト領域６は、ｐボディ領域４よりも低い抵抗率を有する。

ｎバッファ領域７は、ｎドリフト領域３の表面層の一部に、ｐボディ領域４から離れて設けられている。ｎバッファ領域７は、ｎドリフト領域３よりも低い抵抗率を有する。ｐ⁺コレクタ領域８は、ｎバッファ領域７の表面の一部に設けられており、ｎバッファ領域７によりｎドリフト領域３から隔離されている。ｐ⁺コレクタ領域８は、ｐボディ領域４よりも低い抵抗率を有する。ゲートＰｏｌｙ−Ｓｉ９は、ｐボディ領域４の、ｎ⁺エミッタ領域５とｎドリフト領域３に挟まれた領域と、この領域に接するｎドリフト領域３と、の表面に、ゲート酸化膜１０を介して設けられている。

トレンチ１１は、ｎドリフト領域３の表面層の、ｐボディ領域４およびｎバッファ領域７に挟まれた部分に設けられている。トレンチ１１は、ｐボディ領域４およびｐ⁺コレクタ領域８とは接することなく、ｎバッファ領域７とは接するように設けられている。また、トレンチ１１の側壁および底面には、酸化膜１２を介して、抵抗性薄膜１３が設けられている。抵抗性薄膜１３は、たとえば、抵抗性窒化膜などである。

ｎドリフト領域３の表面層には、酸化膜１４が積層されている。さらに、酸化膜１４は、抵抗性薄膜１３が設けられたトレンチ１１に充填されている。また、酸化膜１４は、選択的に削除され、開口部が設けられている。エミッタ電極１５は、この酸化膜１４の開口部においてｎ⁺エミッタ領域５とｐ⁺コンタクト領域６の表面に接するように設けられている。また、ゲート電極１６は、酸化膜１４の開口部においてゲートＰｏｌｙ−Ｓｉ９の表面に接するように設けられている。また、コレクタ電極１７は、酸化膜１４の開口部においてｐ⁺コレクタ領域８の表面に接するように設けられている。抵抗性薄膜１３は、酸化膜１４の開口部においてゲート電極１６およびコレクタ電極１７と接している。これにより、抵抗性薄膜１３は、抵抗性フィールドプレートとしての機能を持つことができる。

ｐボディ領域４に対してトレンチ１１とは逆側のｐボディ領域４と接しない領域に、ｎドリフト領域３の表面から底面へ分離トレンチ領域１８が設けられている。分離トレンチ領域１８には、酸化膜１４が充填されている。ｎドリフト領域３は、分離トレンチ領域１８によって、隣接する他の半導体装置のｎドリフト領域３と電気的に分離される。抵抗性薄膜１３を形成するにあたっては、たとえば、トレンチ１１を形成し、熱酸化等によってトレンチ１１の内面に酸化膜１２を形成し、さらに抵抗性窒化膜を堆積する。そして、この窒化膜をエッチバックして薄膜化した後、トレンチ１１内を酸化膜１４で埋める。

つぎに、図２を用いて、図１に示したＩＧＢＴ構造を有する半導体装置の電位分布シミュレーション結果を示す。図２は、実施の形態１にかかる半導体装置の電位分布シミュレーション結果を示す説明図である。図２においては、トレンチ１１の深さは、８μｍである。また、ｎドリフト領域３のドーピング濃度は、３×１０¹⁴ｃｍ^-3である。図２に示すように、トレンチ１１の開口部近傍の等電位線密度およびトレンチ１１の底部近傍の等電位線密度は、ほぼ同等となっている。また、デバイスの耐圧は３４０Ｖとなる。

上述したように、実施の形態１によれば、トレンチ１１の底部近傍の電界強度が、トレンチ１１の開口部近傍の電界強度と同等となるため、トレンチ１１の深さが比較的浅くても高耐圧を得ることができる。したがって、ｎドリフト領域３の電流経路が短くなるため、デバイスを高耐圧で駆動する場合にも、オン電圧の増加を抑制することができる。また、上述したようにして抵抗性フィールドプレートを形成することによって、安価なＩＧＢＴが得られる。

（実施の形態２）
つぎに、実施の形態２にかかる半導体装置の構造を示す。図３は、実施の形態２にかかる半導体装置の構造を示す断面図である。実施の形態２にかかる半導体装置は、実施の形態１にかかる半導体装置と異なり、ｎバッファ領域７の表面層の一部にｐ⁺コレクタ領域８ではなく、ｎ⁺ドレイン領域１９が設けられている。このため、実施の形態２にかかる半導体装置は、横型ＭＯＳＦＥＴ構造となる。ここで、ＩＧＢＴ構造におけるコレクタは、ＭＯＳＦＥＴ構造においては、ドレインと呼ばれる。また、ＩＧＢＴ構造におけるエミッタは、ＭＯＳＦＥＴ構造においては、ソースと呼ばれる。これらは、呼称は異なるが構造は同じであるため、本明細書においては同一の符号を付す。

上述したように、実施の形態２によれば、横型ＭＯＳＦＥＴ構造においても、実施の形態１において示した横型ＩＧＢＴ構造と同様の効果を得ることができる。

つぎに、図４−１〜図４−３を用いて図３に示したＭＯＳＦＥＴ構造を有する半導体装置の電位分布シミュレーション結果を示す。図４−１〜４−３は、ｎドリフト領域３のドーピング濃度を変更した場合の、実施の形態２にかかるＭＯＳＦＥＴ構造を有する半導体装置の電位分布シミュレーション結果を示す説明図である。図４−１〜図４−３においては、トレンチ１１の深さは８μｍであり、それぞれｎドリフト領域３のドーピング濃度が異なる。

図４−１は、ｎドリフト領域３のドーピング濃度が３×１０¹⁴ｃｍ^-3の場合の、電位分布シミュレーション結果である。図４−１に示すデバイスの耐圧は、３４０Ｖである。図４−２は、ｎドリフト領域３のドーピング濃度が５×１０¹⁴ｃｍ^-3の場合の、電位分布シミュレーション結果である。図４−２に示すデバイスの耐圧は、３５０Ｖである。図４−３は、ｎドリフト領域３のドーピング濃度が７×１０¹⁴ｃｍ^-3の場合の、電位分布シミュレーション結果である。図４−３に示すデバイスの耐圧は、３５０Ｖである。

ここで、抵抗性フィールドプレートのない従来の構造においては、ｎドリフト領域３のドーピング濃度が３×１０¹⁴ｃｍ^-3である場合に、デバイスの耐圧が最大値となる。一方、図４−１〜図４−３に示すデバイスの耐圧は、ｎドリフト領域３のドーピング濃度に対する依存性が少ない。さらに、図４−１〜図４−３に示すように、抵抗性フィールドプレートが設けられている場合、デバイスの耐圧が最大値となるｎドリフト領域３のドーピング濃度が、抵抗性フィールドプレートの設けられていない従来の構造よりも高濃度となる。これは、抵抗性フィールドプレートが設けられることで、トレンチ１１に沿った電界分布で電流が律速されて、デバイスの耐圧が平面接合の場合より低い耐圧となるためであると考えられる。

なお、図４−１〜図４−３においてはＭＯＳＦＥＴ構造の場合について示したが、ＩＧＢＴ構造の場合にも同様の効果を得ることができる。ただし、ＭＯＳＦＥＴ構造の場合、少数キャリアの注入がないため、デバイスの耐圧を低下させずにｎドリフト領域３のドーピング濃度を増加させて、オン抵抗を下げることができるという点で重要である。

（実施の形態３）
つぎに、実施の形態３にかかる半導体装置の構造を示す。図５は、実施の形態３にかかる半導体装置の構造を示す断面図である。実施の形態３にかかる半導体装置は、実施の形態１または実施の形態２にかかる半導体装置と異なり、ｎバッファ領域７がトレンチ１１に接していない。実施の形態１においては、ｐボディ領域４からトレンチ１１までの距離よりも、ｎバッファ領域７からトレンチ１１までの距離が短い。このため、トレンチ１１よりもコレクタ電極１７側の電流密度が上昇し、設計にもよるが、コレクタ側ドリフト領域の電圧降下が大きく、オン電圧が増加する。一方、実施の形態３においては、ｎドリフト領域３の、トレンチ１１とｎバッファ領域７に挟まれた領域２０においてデバイスの耐圧の一部を保持するとともにコレクタ側の電流密度を下げ、コレクタ側の電圧降下を低減することによる、オン電圧の減少効果を期待することができる。

上述したように、実施の形態３によれば、トレンチ１１の深さを浅くしても、実施の形態１または２にかかる半導体装置の耐圧と同等の耐圧を確保することができる。したがって、ｎドリフト領域３の電流経路をさらに短くすることができるため、単に実施の形態１においてコレクタ側の幅を増加させる場合に比較してオン電圧を増加させることなく、デバイスを高耐圧で駆動させることができる。本実施の形態はＩＧＢＴの場合を示したが、コレクタ領域をドレイン領域で置き換えたＭＯＳＦＥＴの場合にも同様の効果が得られることは言うまでもない。

図６は、実施の形態１、３にかかる半導体装置のＩ−Ｖ特性の傾向を模式的に示した説明図である。図６においては、実施の形態１にかかる半導体装置のＩ−Ｖ特性曲線２１と、実施の形態３にかかる半導体装置のＩ−Ｖ特性曲線２２と、を示している。また、縦軸は電流Ｉであり、横軸は電圧Ｖである。上述したように、実施の形態１にかかる半導体装置は、チャネル密度が高く、ドリフト領域の抵抗が高い。したがって、図６に示すように、実施の形態１にかかる半導体装置のＩ−Ｖ特性曲線２１は、実施の形態３にかかる半導体装置のＩ−Ｖ特性曲線２２と比べて、活性領域の電流は多いが、飽和領域の電圧が若干高めである。

一方、実施の形態３にかかる半導体装置は、デバイスのセルピッチが増加することで、チャネル密度が低下するが、コレクタ側の電流密度が減少し、コレクタ側の電圧降下が少なくなるためオン電圧の増加を抑制することができる。したがって、図６に示すように、実施の形態３にかかる半導体装置のＩ−Ｖ特性曲線２２は、実施の形態１にかかる半導体装置のＩ−Ｖ特性曲線２１と比べて、活性領域の電流が少なく、飽和領域の電圧が若干低めである。

これらによって、容量負荷などを急速に充電する必要がある場合は、活性領域の電流が多い実施の形態１または２にかかる半導体装置が適していることがわかる。また、短絡耐量が問題になる場合は、短絡時すなわち活性領域の電流が少なく短絡時の温度上昇が少ない実施の形態３にかかる半導体装置が適していることがわかる。

（実施の形態４）
つぎに、実施の形態４にかかる半導体装置の構造を示す。図７は、実施の形態４にかかる半導体装置の構造を示す断面図である。実施の形態４にかかる半導体装置は、実施の形態１〜３にかかる半導体装置と異なり、ｎドリフト領域３が、ＳＯＩ基板ではなくｐ型半導体基板２３の上に設けられている。図７においては、ｐ型半導体基板２３の表面層にｐ⁺埋め込み層２４が設けられ、ｐ⁺埋め込み層２４および酸化膜１４に接するようにｐ⁺分離拡散領域２５が設けられている。

上述したように、実施の形態４によれば、ｐ型半導体基板２３を用いて半導体装置が形成される場合にも、実施の形態１〜３と同様の効果を得ることができる。

（実施の形態５）
つぎに、実施の形態５にかかる半導体装置の構造を示す。図８は、実施の形態５にかかる半導体装置の構造を示す断面図である。実施の形態５にかかる半導体装置は、実施の形態１〜４にかかる半導体装置と異なり、抵抗性薄膜１３がゲート電極１６ではなくエミッタ（ソース）電極１５に接続されている。この場合、ゲート電極１６は、図示されていない部分でゲートＰｏｌｙ−Ｓｉ９に接続されている。

上述したように、実施の形態５によれば、抵抗性薄膜１３がゲート電極１６に接続されていないため、コレクタ（ドレイン）・ゲート間の帰還容量の増加を抑制することができる。したがって、高周波回路において安定して駆動するデバイスが得られる。

以上のように、本発明にかかる半導体装置は、高電圧スイッチング素子に有用であり、特に、プラズマディスプレイ等のフラットパネルディスプレイのドライバーＩＣや車載用ＩＣの出力段に用いる高電圧スイッチング素子に適している。

実施の形態１にかかる半導体装置の構造を示す断面図である。 実施の形態１にかかる半導体装置の電位分布シミュレーション結果を示す説明図である。 実施の形態２にかかる半導体装置の構造を示す断面図である。 実施の形態２にかかる半導体装置の電位分布シミュレーション結果を示す説明図である。 実施の形態２にかかる半導体装置の電位分布シミュレーション結果を示す説明図である。 実施の形態２にかかる半導体装置の電位分布シミュレーション結果を示す説明図である。 実施の形態３にかかる半導体装置の構造を示す断面図である。 実施の形態１〜３にかかる半導体装置のＩ−Ｖ特性の傾向を模式的に示した説明図である。 実施の形態４にかかる半導体装置の構造を示す断面図である。 実施の形態５にかかる半導体装置の構造を示す断面図である。 従来のトレンチドリフト領域横型ＩＧＢＴの構造を示す断面図である。 図９に示した構造を有するトレンチドリフト領域横型ＩＧＢＴの電位分布シミュレーション結果を示す説明図である。 図９に示した構造を有するトレンチドリフト領域横型ＩＧＢＴの電位分布シミュレーション結果を示す説明図である。

符号の説明

１ 支持基板
２ 埋め込み酸化膜
３ ｎドリフト領域
４ ｐボディ領域
５ ｎ⁺エミッタ領域（ｎ⁺ソース領域）
６ ｐ⁺コンタクト領域
７ ｎバッファ領域
８ ｐ⁺コレクタ領域（ｐ⁺ドレイン領域）
９ ゲートＰｏｌｙ−Ｓｉ
１０ ゲート酸化膜
１１ トレンチ
１２、１４ 酸化膜
１３ 抵抗性薄膜
１５ エミッタ電極（ソース電極）
１６ ゲート電極
１７ コレクタ電極（ドレイン電極）
１８ 分離トレンチ領域

Claims (10)

1. 第１導電型のドリフト領域と、
   前記ドリフト領域の表面層の一部に設けられた第２導電型のボディ領域と、
   前記ボディ領域の一部の表面上にゲート絶縁膜を介して設けられたゲート電極と、
   前記ボディ領域の一部に設けられた第１導電型のエミッタ領域と、
   前記ボディ領域の一部に設けられた第２導電型のコンタクト領域と、
   前記ドリフト領域の表面層の一部に、前記ボディ領域から離れて設けられた第２導電型のコレクタ領域と、
   前記ボディ領域と前記コレクタ領域との間に設けられたトレンチと、
   前記トレンチ内の表面に沿って設けられた抵抗性薄膜と、
   前記エミッタ領域および前記コンタクト領域に接するエミッタ電極と、
   前記コレクタ領域に接するコレクタ電極と、
   を備えることを特徴とする半導体装置。
2. 第１導電型のドリフト領域と、
   前記ドリフト領域の表面層の一部に設けられた第２導電型のボディ領域と、
   前記ボディ領域の一部の表面上にゲート絶縁膜を介して設けられたゲート電極と、
   前記ボディ領域の一部に設けられた第１導電型のソース領域と、
   前記ボディ領域の一部に設けられた第２導電型のコンタクト領域と、
   前記ドリフト領域の表面層の一部に、前記ボディ領域から離れて設けられた第１導電型のドレイン領域と、
   前記ボディ領域と前記ドレイン領域との間に設けられたトレンチと、
   前記トレンチ内の表面に沿って設けられた抵抗性薄膜と、
   前記ソース領域および前記コンタクト領域に接するソース電極と、
   前記ドレイン領域に接するドレイン電極と、
   を備えることを特徴とする半導体装置。
3. 前記コレクタ領域の下側に前記ドリフト領域よりも抵抗率の低い第１導電型のバッファ領域が設けられていることを特徴とする請求項１または２に記載の半導体装置。
4. 前記バッファ領域は、前記トレンチと離れて設けられていることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
5. 前記ドリフト領域は、支持基板上に、酸化膜を介して設けられていることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
6. 前記ドリフト領域は、第２導電型の半導体基板の上に設けられていることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
7. 前記抵抗性薄膜は、前記コレクタ電極もしくは前記ドレイン電極と、前記ゲート電極と、に電気的に接続されていることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
8. 前記抵抗性薄膜は、前記コレクタ電極もしくは前記ドレイン領域と、前記エミッタ電極もしくは前記ソース電極と、に電気的に接続されていることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
9. 前記抵抗性薄膜は、前記トレンチ内の表面上に絶縁物を介して設けられていることを特徴とする請求項１〜８のいずれか一つに記載の半導体装置。
10. 前記抵抗性薄膜は、抵抗性窒化膜であることを特徴とする請求項１〜９のいずれか一つに記載の半導体装置。

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