WO2015045563A1 - 半導体装置およびこれを用いた電力変換装置 - Google Patents

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貴之 橋本
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    • H01L29/7396Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • HELECTRICITY
    • H02GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02MAPPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/003Constructional details, e.g. physical layout, assembly, wiring or busbar connections

Definitions

  • the present invention relates to a semiconductor device and a power conversion device using the same, and is particularly suitable for a device widely used from a low-power device such as an air conditioner or a microwave oven to a high-power device such as an inverter of a railway or a steelworks.
  • the present invention relates to a semiconductor device and a power conversion device using the same.
  • Such a power conversion device is realized by a semiconductor device mainly composed of semiconductor elements, and is widely used from home use to high power equipment.
  • these power converters have a circuit configuration as shown in FIG. 6 and are mainly composed of six IGBTs (Insulated Gate Bipolar Transistors) T1 to T6 each including a gate circuit and a diode.
  • IGBTs Insulated Gate Bipolar Transistors
  • FIG. 6 is a circuit diagram showing an example of a motor drive system in which a general power converter is used.
  • Patent Document 1 proposes to use a wrench-type gate for the gate of the IGBT in order to reduce conduction loss.
  • the conduction loss that is, the on-voltage
  • Patent Document 2 discloses that the controllability of the time change rate dv / dt of the output voltage of the IGBT or the diode of the opposite arm is lowered when the IGBT is turned on.
  • Non-Patent Document 1 shows a structure for improving dv / dt controllability. That is, by providing a contact region in the floating p layer and connecting it to the emitter electrode, it is possible to suppress the potential of the floating p layer from rising at turn-on, thereby improving dv / dt controllability. .
  • Non-Patent Document 2 states that turn-off resistance is a problem in a semiconductor device.
  • ISPSD International Symposium Power Semiconductor Devices
  • 29-32 ISPSD International Symposium Power Semiconductor Devices
  • the holes in the peripheral region are concentrated in the peripheral portion of the active region and the peripheral region which is the outer periphery, thereby generating a layer due to heat generation. May be destroyed.
  • a physical quantity indicating how much current can be endured is called a turn-off tolerance, and is expressed by an index such as collector current or collector voltage.
  • the periphery of the active region and the holes in the peripheral region cause noise in the semiconductor device, leading to a decrease in turn-off resistance and degrading the operating characteristics of the semiconductor device.
  • Patent Document 1 and Patent Document 2 described above do not describe the explanation and countermeasure against the occurrence of such current concentration in the peripheral region when the switching element of the semiconductor device is turned off.
  • Non-Patent Document 1 describes, as a method of improving dv / dt controllability at the time of turning on a semiconductor device, providing a contact region in the floating p layer and connecting the floating p layer and the emitter electrode.
  • Non-Patent Document 2 describes the turn-off resistance of a semiconductor device and the current concentration that occurs in the periphery of the active region and in the peripheral region. However, Non-Patent Document 1 and Non-Patent Document 2 do not describe what measures are taken to improve the turn-off resistance of the semiconductor device.
  • This invention is made
  • a semiconductor device includes a first electrode layer, a first semiconductor layer of a first conductivity type formed adjacent to the first electrode layer, and the first semiconductor layer.
  • a second conductive type second semiconductor layer formed adjacent to the second semiconductor layer, the first conductive type third semiconductor layer formed adjacent to the second semiconductor layer, and the third semiconductor layer through the third semiconductor layer.
  • a plurality of insulated gates formed to reach the second semiconductor layer; a second conductive type fourth semiconductor layer formed between the adjacent insulated gates; and a second semiconductor layer formed adjacent to the third semiconductor layer.
  • a plurality of regions between the plurality of insulated gates, wherein the region where the fourth semiconductor layer is formed is defined as a first region, and the third semiconductor layer is formed.
  • the interval a between the first regions is the interval between the second regions.
  • the third semiconductor layer in the plurality of second regions has the arrangement structure in which the first region and the second region are alternately arranged adjacent to each other.
  • a connection region electrically connected to the electrode layer, and the connection region arranged in the peripheral portion of the arrangement structure is viewed from above as compared with the connection region arranged in the central portion; Thus, it is formed to be a large region.
  • the semiconductor device which has high reliability by the improvement of turn-off tolerance, and a power converter device using the same can be provided. Problems, configurations, and effects other than those described above will become apparent from the following description of embodiments of the invention.
  • Sectional drawing which shows an example of the semiconductor device which concerns on 1st Embodiment of this invention.
  • 1 is a perspective view showing an example of a semiconductor device according to a first embodiment of the present invention.
  • the perspective view which shows an example of the semiconductor device which concerns on 2nd Embodiment of this invention.
  • the perspective view which shows an example of the semiconductor device which concerns on 3rd Embodiment of this invention.
  • the perspective view which shows an example of the semiconductor device which concerns on 4th Embodiment of this invention.
  • the circuit diagram which shows an example of the motor drive system in which a general power converter device is used.
  • FIG. 1 is a cross-sectional view showing an example of a semiconductor device according to the first embodiment of the present invention
  • FIG. 2 is a perspective view of the semiconductor device according to the first embodiment of the present invention. 1 and 2 show one semiconductor device, and the perspective view of FIG. 2 describes a depth direction in addition to the cross-sectional view of the semiconductor device of FIG.
  • the semiconductor device S shown in FIGS. 1 and 2 can be applied, for example, as one of the IGBTs T1 to T6 of the general power converter 50 described later in detail in FIG. A specific configuration of one IGBT (semiconductor element) is illustrated.
  • the semiconductor device S includes a collector electrode 8 (first electrode layer), a p-type emitter layer 4 (first semiconductor layer) formed adjacent to the collector electrode 8, and the p-type.
  • N-type drift layer 1 (second semiconductor layer) formed adjacent to emitter layer 4, p-type floating layer 15 (third semiconductor layer) formed adjacent to n-type drift layer 1, and It has an interlayer insulating film 16 formed adjacent to the p-type floating layer 15 and an emitter electrode 7 (second electrode layer) formed adjacent to the interlayer insulating film 16.
  • “ ⁇ ” of n ⁇ in the n-type drift layer 1 indicates that the impurity concentration is low.
  • n-type drift layer 1 in FIG. 2 n is described instead of n ⁇ , but the impurity concentration of the n-type drift layer 1 is not changed in either of the n-type drift layers 1 in FIG. .
  • the semiconductor device S includes a gate insulating film 5 formed through the p-type floating layer 15 and reaching the n-type drift layer 1, and a gate electrode 6 (hereinafter referred to as gate) insulated by the gate insulating film 5.
  • the insulating film 5 and the gate electrode 6 are collectively referred to as an insulating gate).
  • the insulating gates composed of the gate insulating film 5 and the gate electrode 6 form a plurality of pairs.
  • A is an interval between a pair of insulated gates sandwiching the p-type channel layer 2.
  • B is an interval between a pair of insulated gates sandwiching the p-type floating layer 15.
  • the on-voltage can be reduced by setting a ⁇ b.
  • the semiconductor device S has a first region A having an interval “a” sandwiched between insulated gate pairs and a second region B having an interval “b” sandwiched between insulated gate pairs.
  • the on-voltage can be reduced by adopting a structure in which the first regions A and the second regions B are alternately arranged adjacent to each other.
  • the semiconductor device S in the first region A, includes a p-type channel layer 2 and a p-type layer (adjacent to the p-type channel layer 2 (third semiconductor layer)) ( A high-concentration p layer) 12 and an n-type emitter layer 3 (fourth semiconductor layer) formed adjacent to the p-type channel layer 2 and sandwiching the p-type layer 12.
  • the p-type channel layer 2 (third semiconductor layer) is a semiconductor layer formed simultaneously with the above-described p-type floating layer 15 (third semiconductor layer). Thereafter, the p-type floating layer in the first region A is used.
  • Part of 15 is deleted and replaced with the p-type layer 12 and the n-type emitter layer 3, and the remaining p-type floating layer 15 is called the p-type channel layer 2.
  • the p-type layer (high-concentration p-layer) 12 has a higher impurity concentration than the p-type channel layer 2 and the p-type floating layer 15.
  • the semiconductor device S intermittently includes a plurality of contacts 23 (connection regions) for electrically connecting the p-type floating layer 15 and the emitter electrode 7 in the second region B.
  • the semiconductor device S includes a p layer 20 in the peripheral region 32, a field limiting ring (FLR) 21, and an end portion 26 of the semiconductor device.
  • FLR field limiting ring
  • the emitter electrode 7 and the interlayer insulating film 16 included in the semiconductor device of FIG. 1 are omitted.
  • the semiconductor device S includes an active region central portion 30, an active region peripheral portion 31, and a peripheral region 32.
  • the contacts 23 are formed more in the active region peripheral portion 31 than in the active region central portion 30 in the width direction (short direction) of the semiconductor device S. That is, the interval x between the plurality of contacts 23 provided in the active region peripheral portion 31 is formed smaller than the interval y between the plurality of contacts 23 provided in the active region central portion 30 (x ⁇ y).
  • the ratio of the contact 23 provided in the active region peripheral portion 31 to the cross-sectional area of the p-type floating layer 15 is larger than the ratio of the contact 23 provided in the active region central portion 30 to the cross-sectional area of the p-type floating layer 15. It is formed to be a large area when viewed from above.
  • the hole injection can be effectively discharged to the emitter electrode 7 from the central portion, thereby reducing current concentration in the peripheral portion and increasing the turn-off resistance. Can be improved.
  • a contact 23 (connection region) for electrically connecting the p-type channel layer 2 and the emitter electrode 7 is provided not only in the second region B but also in the first region A. However, in order to pay attention to the contact of the p-type floating layer 15 in the second region B, the contact in the first region A is omitted in FIG.
  • the p-type channel layer 2 between the gate electrodes 6 with the interval “a” operates as “OFF” when a negative gate voltage of the gate electrode 6 is applied.
  • the p-type channel layer 2 is inverted to the n-type and turned on.
  • the semiconductor device S according to the first embodiment particularly has the second region B formed by the pair of insulated gates having the distance “b” as described above with respect to the turn-off resistance when the on state is changed to the off state.
  • the contact 23 (connection region) formed in (1) is formed larger in the active region peripheral portion 31 than in the active region central portion 30.
  • FIG. 3 is a perspective view showing an example of a semiconductor device according to the second embodiment of the present invention. The description of the configuration common to FIG. 2 is omitted, and only the different configuration will be described in detail below.
  • the area S1 of the contact 23a in the active region peripheral portion 31 has an area larger than the area S2 of the contact 23b in the active region central portion 30. Yes.
  • the IGBT is turned off as in the first embodiment, holes injected from the p-type emitter layer 4 are efficiently discharged from the peripheral portion 31 of the active region having a large contact area to the emitter electrode 7.
  • the current concentration in the active region peripheral portion 31 is suppressed, and the turn-off resistance can be improved.
  • FIG. 4 is a perspective view showing an example of a semiconductor device according to the third embodiment of the present invention. The description of the configuration common to FIG. 2 is omitted, and only the different configuration will be described in detail below.
  • the semiconductor device S according to the third embodiment includes not only the active region central portion 30 and the active region peripheral portion 31 but also the p layer 20 in the peripheral region 32 of the semiconductor device S as indicated by white arrows in FIG. Also, a new contact 24 is provided. As a result, when the IGBT is turned off as in the first embodiment, holes injected from the p-type emitter layer 4 are more efficiently discharged to the emitter electrode 7 through the new contact 24, thereby making the active Current concentration in the region peripheral portion 31 is suppressed, and the turn-off resistance can be improved.
  • FIG. 5 is a perspective view showing an example of a semiconductor device according to the fourth embodiment of the present invention. The description of the configuration common to FIG. 2 is omitted, and only the different configuration will be described in detail below.
  • the semiconductor device S according to the fourth embodiment is formed by adding an n-type region 25 to the outermost periphery of the peripheral region 32 of the semiconductor device S, as indicated by white arrows in FIG.
  • the holes injected from the p-type emitter layer 4 are not only the contacts 23 of the active region central portion 30 and the active region peripheral portion 31 but also the peripheral region 32.
  • the n-type region 25 has a higher impurity concentration than the n-type drift layer 1.
  • FIG. 6 is a circuit diagram showing an example of a motor drive system using a general power converter.
  • the semiconductor device S according to the fifth embodiment can be applied to, for example, six IGBTs T1 to T6 which are a kind of power semiconductor shown in FIG. That is, in FIG. 6, the motor drive system 50 has an inverter using six IGBTs T1 to T6, which are a kind of power semiconductor, and converts a DC current from the DC power source P into a three-phase current.
  • the three-phase motor M is subjected to variable speed control by supplying a three-phase current to the three-phase motor M via the U-phase wiring 53, the V-phase wiring 54, and the W-phase wiring 55.
  • the motor drive system 50 includes a three-phase motor M connected to a DC power source P, a U-phase wiring 53, a V-phase wiring 54, and a W-phase wiring 55, and a first gate circuit G1.
  • a first IGBT T1 having a collector connected to the positive power supply terminal 51 of the DC power supply P, a gate connected to the first gate circuit G1, and an emitter connected to the U-phase wiring 53; It has the 1st diode D1 by which an anode and a cathode are connected to the collector and emitter of 1st IGBT * T1.
  • the motor drive system 50 includes a second gate circuit G2, a collector connected to the positive power supply terminal 51 of the DC power supply P, a gate connected to the second gate circuit G2, and a V-phase wiring 54. And a second diode D2 whose anode and cathode are connected to the collector and emitter of the second IGBT.T2.
  • the motor drive system 50 includes a third gate circuit G3, a collector connected to the positive power supply terminal 51 of the DC power supply P, a gate connected to the third gate circuit G3, and a W-phase wiring 55. And a third diode D3 whose anode and cathode are connected to the collector and emitter of the third IGBT.T3.
  • the motor drive system 50 includes a fourth gate circuit G4, a collector connected to the U-phase wiring 53, a gate connected to the fourth gate circuit G4, and a power supply terminal 52 on the negative side of the DC power supply P. It has the 4th IGBT * T4 which has the emitter connected, and the 4th diode D4 by which an anode and a cathode are connected to the collector and emitter of the 4th IGBT * T4.
  • the motor drive system 50 includes a fifth gate circuit G5, a collector connected to the V-phase wiring 54, a gate connected to the fifth gate circuit G5, and a negative power supply terminal 52 of the DC power supply P. And a fifth diode D5 having an anode and a cathode connected to the collector and emitter of the fifth IGBT ⁇ T5.
  • the motor drive system 50 includes a sixth gate circuit G6, a collector connected to the W-phase wiring 55, a gate connected to the sixth gate circuit G6, and a negative power supply terminal 52 of the DC power supply P. And a sixth diode D6 having an anode and a cathode connected to the collector and emitter of the sixth IGBT T6.
  • the motor drive system 50 converts the DC current from the DC power source P into a three-phase current by using an inverter including six IGBTs T1 to T6, and converts the U-phase wiring 53 and the V-phase wiring 54.
  • the three-phase motor M is subjected to variable speed control by supplying a three-phase current to the three-phase motor M via the W-phase wiring 55.
  • the motor drive system using the power converter to which the semiconductor device S with improved turn-off resistance according to the first to fourth embodiments is applied.
  • the motor drive system using the power converter to which the semiconductor device S with improved turn-off resistance according to the first to fourth embodiments is applied.
  • the semiconductor device S according to the present invention can be modified in various ways for the same purpose.
  • the p-type layer 12 formed between the gate electrodes 6 in the first region A is not only in the first region A, but at the same time in the p-type floating layer 15 between the gate electrodes 6 in the second region B. Is also preferably formed.
  • the conductivity of the p-type floating layer 15 can be further improved without increasing the number of manufacturing steps, so that it is possible to further promote the discharge of holes to the emitter electrode 7 in the p-type floating layer 15. Current concentration can be further reduced.
  • n-type drift layer (second semiconductor layer) 2 p-type channel layer (third semiconductor layer) 3 n-type emitter layer (fourth semiconductor layer) 4 p-type emitter layer (first semiconductor layer) 5 Gate insulation film (insulated gate) 6 Gate electrode (insulated gate) 7 Emitter electrode (second electrode layer) 8 Collector electrode (first electrode layer) 12 High-concentration p-layer 15 P-type floating layer (third semiconductor layer) 20 p-layer in the peripheral region (fifth semiconductor layer) 21 field limiting ring (FLR) 22 p-type floating layer contact interval 23 p-type floating layer contact 24 contact 25 outermost n-type region (sixth semiconductor layer) 26 End 30 of Semiconductor Device Active region central portion (central portion) 31 Active area peripheral part (peripheral part) 32 Peripheral area 50 Motor drive system (power converter) 51 Positive power supply terminal (a pair of DC terminals) 52 Negative power supply terminal (a pair of DC terminals) 53 U-phase wiring 54 V-phase wiring 55 W-phase wiring P DC power supplies T1

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Abstract

 ターンオフ耐量の向上により高信頼性を有する半導体装置およびこれを用いた電力変換装置を提供する。 第1電極層(8)と、p型の第1半導体層(4)と、n型の第2半導体層(1)と、p型の第3半導体層(2,15)と、複数の絶縁ゲート(5,6)と、n型の第4半導体層(3)と、第2電極層(7)と、を具備し、第4半導体層(3)をもつ第1領域(A)と、第3半導体層をもち第1領域(A)より幅の広い隣の第2領域(B)をもつ配置構造を有し、第2領域(B)における第3半導体層(15)は、第3半導体層(15)と第2電極層(7)との間を電気的に接続する接続領域(23)を有しており、上記の配置構造における周辺部(31)に配置される接続領域(23)の方が、中央部(30)に配置される接続領域(23)よりも上面視して大きな領域となるよう形成される。

Description

半導体装置およびこれを用いた電力変換装置
 本発明は、半導体装置およびこれを用いた電力変換装置に係り、特に、エアコンや電子レンジなどの小電力機器から、鉄道や製鉄所のインバータなどの大電力機器まで広く使われているものに好適な半導体装置およびこれを用いた電力変換装置に関する。
 近年、省エネルギーや新エネルギーの電力変換装置には、多くのインバータやコンバータが使用されており、低炭素社会を実現するには、これらの格段の普及が不可欠となっている。このような電力変換装置は、主に半導体素子により構成される半導体装置によって実現され、家庭用から大電力機器まで幅広く用いられている。
 これらの電力変換装置は、一例として、図6に示すような回路構成を有しており、主に、ゲート回路とダイオードを各々伴う6個のIGBT(Insulated Gate Bipolar Transistor)T1~T6により構成される。ここで、図6は、一般的な電力変換装置が使用されるモータ駆動システムの一例を示す回路図である。
 このようなIGBTについて、様々な構成上の工夫が広く知られている。例えば、特許文献1は、導通損失を低減するために、IGBTのゲートにレンチ型ゲートを用いることを提言している。これにより、短絡耐量と耐圧の低下を招くことなく、導通損失(すなわち、オン電圧)を低減することができる。
 また、特許文献2は、IGBTのターンオン時に、IGBTや対アームのダイオードの出力電圧の時間変化率dv/dtの制御性が低下することを開示している。
 また、非特許文献1は、dv/dt制御性を改善するための構造を示している。すなわち、フローティングp層にコンタクト領域を設けてエミッタ電極と接続することにより、ターンオン時にフローティングp層の電位が持ち上がることを抑制し、これにより、dv/dt制御性が改善されることを述べている。
 また、非特許文献2は、半導体装置において、ターンオフ耐量が課題であることを述べている。
特開2006-222455号公報 特開2011-119416号公報
ISPSD(International Symposium on Power Semiconductor Devices)2013、pp.29-32 ISPSD(International Symposium on Power Semiconductor Devices)2012、pp.25-28
 しかし、上述した従来技術であるIGBT等の半導体装置においては、スイッチング素子がターンオフする際、周辺領域のホールがアクティブ領域の周辺部やこの更に外周である周辺領域に集中することにより、発熱により層が破壊することがある。この場合、どの程度の電流まで耐えられるかを示す物理量をターンオフ耐量と呼び、コレクタ電流やコレクタ電圧などの指標で表現している。
 このアクティブ領域周辺部や周辺領域のホールが半導体装置のノイズの原因となり、ターンオフ耐量の低下を招き、半導体装置の動作特性を劣化させている。
 上述した特許文献1、特許文献2は、半導体装置のスイッチング素子のターンオフ時に、このような周辺領域への電流集中が生じることの説明および対策を記載していない。
 また、非特許文献1は、半導体装置のターンオン時のdv/dt制御性の改善の方法として、フローティングp層にコンタクト領域を設けて、フローティングp層とエミッタ電極を接続することを記載している。非特許文献2は、半導体装置のターンオフ耐量およびアクティブ領域周辺部や周辺領域に生じる電流集中について記載している。
 しかしながら、非特許文献1および非特許文献2は、半導体装置のターンオフ耐量を改善するべくどのような対策を施すかについては、なんら記載していない。
 本発明はこのような事情を鑑みてなされたものであり、本発明は、ターンオフ耐量の向上により高信頼性を有する半導体装置およびこれを用いた電力変換装置を提供することを課題とする。
 上記の課題を解決するために本発明に係る半導体装置は、第1電極層と、前記第1電極層と隣接して形成される第1導電型の第1半導体層と、前記第1半導体層と隣接して形成される第2導電型の第2半導体層と、前記第2半導体層と隣接して形成される前記第1導電型の第3半導体層と、前記第3半導体層を貫き前記第2半導体層に達して形成される複数の絶縁ゲートと、隣り合う前記絶縁ゲート間に形成される第2導電型の第4半導体層と、前記第3半導体層に隣接して形成される第2電極層と、を具備し、前記複数の絶縁ゲートの間の複数の領域について、前記第4半導体層が形成されている前記領域を第1領域とし、前記第3半導体層が形成されている前記領域を第2領域とするとき、前記第1領域の間隔aは前記第2領域の間隔bよりも狭く、前記第1領域および前記第2領域が交互に隣接配置される配置構造をもち、前記複数の第2領域における前記第3半導体層は、それぞれ、前記第3半導体層と前記第2電極層との間を電気的に接続する接続領域を有しており、前記配置構造における周辺部に配置される前記接続領域の方が、中央部に配置される前記接続領域よりも、上面視して大きな領域となるよう形成されることを特徴とする。
 本発明によれば、ターンオフ耐量の向上により高信頼性を有する半導体装置およびこれを用いた電力変換装置を提供することができる。
 上記した以外の課題、構成および効果は、以下の発明の実施形態の説明により明らかにされる。
本発明の第1実施形態に係る半導体装置の一例を示す断面図。 本発明の第1実施形態に係る半導体装置の一例を示す斜視図。 本発明の第2実施形態に係る半導体装置の一例を示す斜視図。 本発明の第3実施形態に係る半導体装置の一例を示す斜視図。 本発明の第4実施形態に係る半導体装置の一例を示す斜視図。 一般的な電力変換装置が使用されるモータ駆動システムの一例を示す回路図。
 以下、本発明に係わる実施形態について、図を引用して詳細に説明する。
〔第1実施形態〕
 図1は、本発明の第1実施形態に係る半導体装置の一例を示す断面図、図2は、同じく本発明の第1実施形態に係る半導体装置の斜視図である。図1と図2は、一つの半導体装置を示しており、図2の斜視図は、図1の半導体装置の断面図に加えて、奥行き方向についても説明している。
 なお、図1および図2に示す半導体装置Sは、例えば、後に図6で詳述される一般的な電力変換装置50のIGBT・T1~T6の一つとして適用することができるものであり、1個のIGBT(半導体素子)について具体的な構成を図説している。
 半導体装置Sは、図1の断面図において、コレクタ電極8(第1電極層)と、このコレクタ電極8に隣接して形成されるp型エミッタ層4(第1半導体層)と、このp型エミッタ層4に隣接して形成されるn型ドリフト層1(第2半導体層)と、このn型ドリフト層1に隣接して形成されるp型フローティング層15(第3半導体層)と、このp型フローティング層15に隣接して形成される層間絶縁膜16と、この層間絶縁膜16に隣接して形成されるエミッタ電極7(第2電極層)を有している。ここで、n型ドリフト層1中のn-の「-」は不純物濃度が低いことを示している。なお、図2のn型ドリフト層1では、n-ではなくnと記載されているが、n型ドリフト層1の不純物濃度はどちらの図面のn型ドリフト層1であっても変わることはない。
 さらに、半導体装置Sは、このp型フローティング層15を貫き、上記したn型ドリフト層1に達して形成されるゲート絶縁膜5およびこのゲート絶縁膜5により絶縁されたゲート電極6(以下、ゲート絶縁膜5とゲート電極6を絶縁ゲートと総称する)を有している。
 ここで、図1の断面図に示すように、ゲート絶縁膜5とゲート電極6からなる絶縁ゲートは、複数の対をなしている。
 “a”は、p型チャネル層2を挟む絶縁ゲートの対の間隔である。
 “b”は、p型フローティング層15を挟む絶縁ゲートの対の間隔である。
 このとき、a<bとすることにより、オン電圧を低減することができる。
 すなわち、半導体装置Sは、絶縁ゲート対に挟まれた間隔“a”をもつ第1領域Aと、絶縁ゲート対に挟まれた間隔“b”をもつ第2領域Bを有しており、図2に示すように、第1領域Aおよび第2領域Bが交互に隣接配置される構造とすることで、オン電圧を低減することができる。
 さらに、半導体装置Sは、図1に示すように、第1領域Aにおいて、p型チャネル層2と、このp型チャネル層2(第3半導体層)に隣接して形成されるp型層(高濃度p層)12と、このp型チャネル層2に隣接しp型層12を挟むように形成されるn型エミッタ層3(第4半導体層)を有する。
 なお、p型チャネル層2(第3半導体層)は、上記したp型フローティング層15(第3半導体層)と同時に形成される半導体層であるが、その後、第1領域Aのp型フローティング層15の一部は削除され、p型層12とn型エミッタ層3に置き換わることにより、残ったp型フローティング層15をp型チャネル層2と呼んでいる。なお、p型層(高濃度p層)12は、p型チャネル層2、p型フローティング層15よりも濃い不純物濃度を有している。
 さらに、半導体装置Sは、図2に示すように、第2領域Bにおいて、p型フローティング層15とエミッタ電極7とを電気的に導通させるためのコンタクト23(接続領域)を複数、断続的に有している。また、半導体装置Sは、図2に示すように、周辺領域32のp層20と、フィールドリミッティングリング(FLR)21と、半導体装置の端部26を有している。なお、図2は、図1の半導体装置が有するエミッタ電極7および層間絶縁膜16を省略して描かれている。また、図2に示すように、半導体装置Sは、アクティブ領域中央部30、アクティブ領域周辺部31、周辺領域32を有している。
 このコンタクト23を設けることにより、p型フローティング層15におけるエミッタ電極7へのホールの排出が促進されるため、電流集中が緩和される。
 なお、このコンタクト23は、一例として図2に示すように、半導体装置Sの幅方向(短手方向)において、アクティブ領域中央部30よりも、アクティブ領域周辺部31に多く形成されている。すなわち、アクティブ領域周辺部31に設けた複数のコンタクト23の間隔xは、アクティブ領域中央部30に設けた複数のコンタクト23の間隔yよりも狭くして(x<y)形成される。
 これにより、アクティブ領域周辺部31に設けたコンタクト23のp型フローティング層15の断面積に対する比率は、アクティブ領域中央部30に設けたコンタクト23のp型フローティング層15の断面積に対する比率よりも大きいものとなり、上面視して大きな領域となるよう形成される。
 この結果、半導体装置Sのアクティブ領域周辺部31において、ホール注入のエミッタ電極7への排出を中央部より効果的に行うことができ、これにより、周辺部の電流集中を緩和し、ターンオフ耐量を向上させることができる。
 なお、p型チャネル層2とエミッタ電極7とを電気的に導通させるためのコンタクト23(接続領域)は、第2領域Bだけでなく、第1領域Aにおいても設けられている。しかし、ここでは第2領域Bにおけるp型フローティング層15のコンタクトに注目するために、第1領域Aにおけるコンタクトは、図2において省略して描かれている。
 このような本発明に係る半導体装置Sは、間隔“a”のゲート電極6間のp型チャネル層2は、ゲート電極6の負電位のゲート電圧が印加された際は“オフ”として動作し、ゲート電極6の正電位のゲート電圧が印加された際は、p型チャネル層2がn型に反転して“オン”する。
 このように、第1実施形態に係る半導体装置Sは、特に、オン状態からオフ状態になる場合のターンオフ耐量について、上述したように、間隔“b”をもつ絶縁ゲートの対による第2領域Bにおいて形成したコンタクト23(接続領域)が、アクティブ領域中央部30よりもアクティブ領域周辺部31に大きく形成されている。
 これにより、半導体装置Sのアクティブ領域周辺部31において、ホール注入のエミッタ電極7への排出を、中央部より効果的にすることができる。これにより、半導体装置Sのターンオフ耐量を向上させることが可能となる。
〔第2実施形態〕
 第2実施形態は、第2領域Bに面積の異なる複数種類のコンタクト23a,23bを設けたことを特徴とする。図3は、本発明の第2実施形態に係る半導体装置の一例を示す斜視図である。図2と共通した構成は説明を省略し、異なる構成のみを以下に詳細に説明する。
 第2実施形態に係る半導体装置Sは、図3に示すように、アクティブ領域周辺部31のコンタクト23aの面積S1は、アクティブ領域中央部30のコンタクト23bの面積S2よりも大きい面積を有している。これにより、第1実施形態と同様にIGBTがターンオフする際、p型エミッタ層4から注入されるホールは、コンタクト面積の広いアクティブ領域周辺部31から効率的にエミッタ電極7へ排出されることにより、アクティブ領域周辺部31の電流集中が抑制されて、ターンオフ耐量を向上させることができる。
〔第3実施形態〕
 第3実施形態は、半導体装置Sの周辺領域32のp層20に新たなコンタクト24を追加したことを特徴とする。図4は、本発明の第3実施形態に係る半導体装置の一例を示す斜視図である。図2と共通した構成は説明を省略し、異なる構成のみを以下に詳細に説明する。
 第3実施形態に係る半導体装置Sは、図4の白抜きの矢印が示すように、アクティブ領域中央部30やアクティブ領域周辺部31だけでなく、半導体装置Sの周辺領域32のp層20にも新たなコンタクト24を設けている。これにより、第1実施形態と同様にIGBTがターンオフする際、p型エミッタ層4から注入されるホールは、新たなコンタクト24を介して一層効率的にエミッタ電極7へ排出されることにより、アクティブ領域周辺部31の電流集中が抑制されて、ターンオフ耐量を向上させることができる。
〔第4実施形態〕
 第4実施形態は、半導体装置Sの周辺領域32の最外周にn型領域25を追加したことを特徴とする。図5は、本発明の第4実施形態に係る半導体装置の一例を示す斜視図である。図2と共通した構成は説明を省略し、異なる構成のみを以下に詳細に説明する。
 第4実施形態に係る半導体装置Sは、図5の白抜きの矢印が示すように、半導体装置Sの周辺領域32の最外周にn型領域25が追加されて形成されている。
 これにより、第1実施形態と同様にIGBTがターンオフする際、p型エミッタ層4から注入されるホールは、アクティブ領域中央部30やアクティブ領域周辺部31のコンタクト23だけでなく、周辺領域32の最外周のn型領域25を介して一層効率的にエミッタ電極7に排出されることにより、アクティブ領域周辺部31の電流集中が抑制されて、ターンオフ耐量を向上させることができる。なお、n型領域25は、n型ドリフト層1よりも濃い不純物濃度を有している。
〔第5実施形態〕
 第5実施形態は、第1実施形態乃至第4実施形態に係る半導体装置Sを電力変換装置に適用したことを特徴とする。図6は、一般的な電力変換器を用いたモータ駆動システムの一例を示す回路図である。
 第5実施形態に係る半導体装置Sは、一例として、図6に示すパワー半導体の一種である6個のIGBT・T1~T6に適用することができる。
 すなわち、図6において、モータ駆動システム50は、パワー半導体の一種である6個のIGBT・T1~T6を用いたインバータを有しており、直流電源Pからの直流電流を三相電流に変換して、U相配線53、V相配線54、W相配線55を介して三相モータMに三相電流を供給することで、三相モータMを可変速制御するものである。
 モータ駆動システム50は、図6に示すように、直流電源Pと、U相配線53、V相配線54、W相配線55に接続される三相モータMを有すると共に、第1のゲート回路G1と、直流電源Pのプラス側の電源端子51に接続されるコレクタと上記第1のゲート回路G1に接続されるゲートとU相配線53に接続されるエミッタを有する第1のIGBT・T1と、第1のIGBT・T1のコレクタおよびエミッタにアノードおよびカソードが接続される第1のダイオードD1を有している。
 同様に、モータ駆動システム50は、第2のゲート回路G2と、直流電源Pのプラス側の電源端子51に接続されるコレクタと上記第2のゲート回路G2に接続されるゲートとV相配線54に接続されるエミッタを有する第2のIGBT・T2と、第2のIGBT・T2のコレクタおよびエミッタにアノードおよびカソードが接続される第2のダイオードD2を有している。
 同様に、モータ駆動システム50は、第3のゲート回路G3と、直流電源Pのプラス側の電源端子51に接続されるコレクタと上記第3のゲート回路G3に接続されるゲートとW相配線55に接続されるエミッタを有する第3のIGBT・T3と、第3のIGBT・T3のコレクタおよびエミッタにアノードおよびカソードが接続される第3のダイオードD3を有している。
 同様に、モータ駆動システム50は、第4のゲート回路G4と、U相配線53に接続されるコレクタと第4のゲート回路G4に接続されるゲートと直流電源Pのマイナス側の電源端子52に接続されるエミッタを有する第4のIGBT・T4と、第4のIGBT・T4のコレクタおよびエミッタにアノードおよびカソードが接続される第4のダイオードD4を有している。
 同様に、モータ駆動システム50は、第5のゲート回路G5と、V相配線54に接続されるコレクタと上記第5のゲート回路G5に接続されるゲートと直流電源Pのマイナス側の電源端子52に接続されるエミッタを有する第5のIGBT・T5と、第5のIGBT・T5のコレクタおよびエミッタにアノードおよびカソードが接続される第5のダイオードD5を有している。
 同様に、モータ駆動システム50は、第6のゲート回路G6と、W相配線55に接続されるコレクタと上記第6のゲート回路G6に接続されるゲートと直流電源Pのマイナス側の電源端子52に接続されるエミッタを有する第6のIGBT・T6と、第6のIGBT・T6のコレクタおよびエミッタにアノードおよびカソードが接続される第6のダイオードD6を有している。
 モータ駆動システム50は、このような構成により、6個のIGBT・T1~T6を含むインバータによって、直流電源Pからの直流電流を三相電流に変換して、U相配線53、V相配線54、W相配線55を介して三相モータMに三相電流を供給することで、三相モータMを可変速制御する。
 第5実施形態に係る半導体装置Sによれば、上述したように、第1実施形態乃至第4実施形態に係るターンオフ耐量が改善された半導体装置Sを適用した電力変換器を用いたモータ駆動システムによって、動作信頼性が向上した三相モータMのモータ駆動を可能とするものである。
〔その他の実施形態〕
 本発明に係る半導体装置Sは、同様の趣旨により様々な変形例が可能となる。例えば、第1領域Aにおいてゲート電極6間に形成されたp型層12は、第1領域Aだけでなく、これと同時に、第2領域Bにおけるゲート電極6間のp型フローティング層15中にも形成することが好適である。
 これにより、製造工程を増やすことなく、p型フローティング層15の導通性をさらに向上させることができるので、p型フローティング層15におけるエミッタ電極7へのホールの排出を更に促進させることが可能となり、電流集中をより一層緩和することができる。
 以上、本発明について実施形態に基づいて説明したが、本発明は上記した実施形態に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施形態は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、一方の実施形態の構成の一部を他方の実施形態の構成に置き換えることが可能であり、また、一方の実施形態の構成に他方の実施形態の構成を加えることも可能である。
1     n型ドリフト層(第2半導体層)
2     p型チャネル層(第3半導体層)
3     n型エミッタ層(第4半導体層)
4     p型エミッタ層(第1半導体層)
5     ゲート絶縁膜(絶縁ゲート)
6     ゲート電極(絶縁ゲート)
7     エミッタ電極(第2電極層)
8     コレクタ電極(第1電極層)
12    高濃度p層
15    p型フローティング層(第3半導体層)
20    周辺領域のp層(第5半導体層)
21    フィールド リミッティング リング(FLR)
22    p型フローティング層コンタクトの間隔
23    p型フローティング層のコンタクト
24    コンタクト
25    最外周n型領域(第6半導体層)
26    半導体装置の端部
30    アクティブ領域中央部(中央部)
31    アクティブ領域周辺部(周辺部)
32    周辺領域
50    モータ駆動システム(電力変換装置)
51    プラス側の電源端子(一対の直流端子)
52    マイナス側の電源端子(一対の直流端子)
53    U相配線
54    V相配線
55    W相配線
P     直流電源
T1~T6 IGBT(Insulated Gate Bipolar Transistor)(半導体装置)
D1~D6 ダイオード
G1~G6 ゲート回路
M     三相モータ
S     半導体装置(スイッチング素子)

Claims (6)

  1.  第1電極層と、前記第1電極層と隣接して形成される第1導電型の第1半導体層と、前記第1半導体層と隣接して形成される第2導電型の第2半導体層と、前記第2半導体層と隣接して形成される前記第1導電型の第3半導体層と、前記第3半導体層を貫き前記第2半導体層に達して形成される複数の絶縁ゲートと、隣り合う前記絶縁ゲート間に形成される第2導電型の第4半導体層と、前記第3半導体層に隣接して形成される第2電極層と、を具備し、
     前記複数の絶縁ゲートの間の複数の領域について、前記第4半導体層が形成されている前記領域を第1領域とし、前記第3半導体層が形成されている前記領域を第2領域とするとき、前記第1領域の間隔aは前記第2領域の間隔bよりも狭く、前記第1領域および前記第2領域が交互に隣接配置される配置構造をもち、
     前記複数の第2領域における前記第3半導体層は、それぞれ、前記第3半導体層と前記第2電極層との間を電気的に接続する接続領域を有しており、前記配置構造における周辺部に配置される前記接続領域の方が、中央部に配置される前記接続領域よりも、上面視して大きな領域となるよう形成される
    ことを特徴とする半導体装置。
  2.  前記半導体装置の周辺部における前記複数の接続領域の間隔xは、前記半導体装置の中央部における前記複数の接続領域の間隔yよりも狭い
    ことを特徴とする請求項1に記載の半導体装置。
  3.  前記半導体装置の周辺部における前記複数の接続領域の合計面積は、前記半導体装置の中央部における前記複数の接続領域の合計面積よりも広い
    ことを特徴とする請求項1に記載の半導体装置。
  4.  前記半導体装置の周辺部における最も外側の前記第2領域の更に外側に、前記第1導電型の第5半導体層を形成し、この第5半導体層に、前記第3半導体層と前記第2電極層との間を電気的に接続する複数の接続領域を設けた
    ことを特徴とする請求項1に記載の半導体装置。
  5.  前記半導体装置の周辺部における最も外側の前記第2領域の更に外側に、前記第2導電型の第2半導体層に隣接して前記第2導電型の第6半導体層を形成した
    ことを特徴とする請求項1に記載の半導体装置。
  6.  一対の直流端子と、前記一対の直流端子の間に前記交流の相数の分だけ形成された複数の電力変換回路を備え、前記電力変換回路は、それぞれ、スイッチング素子と逆極性のダイオードによる並列回路が2個直列接続した構成を有する電力変換装置において、
     前記スイッチング素子は、請求項1乃至請求項5のいずれか1項に記載の半導体装置であることを特徴とする電力変換装置。
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CN113809145A (zh) * 2020-06-16 2021-12-17 芯恩(青岛)集成电路有限公司 窄台面绝缘栅双极型晶体管器件及形成方法
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