JPH02100367A - 縦型伝導度変調型ｍｏｓｆｅｔ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、縦型伝導度変調型ＭＯＳ　Ｆ　ＥＴの改良
に関する。

（従来の技術） 従来、縦型伝導度変調型ＭＯ３ＦＩＩＺＴとしては、米
国特許４３６４０７３号公報記載のものが知られている
。これは第７図に示されるように、ｐ９型アノード領域
１１．ｎ”型バッファ領域１１ａ。

ｎ−型ドレイン領域１２、このｎ−型ドレイン領域１２
の表面部分に拡散等により形成されたｎ型ベース領域１
３、さらにこのｎ型ベース領域１３のＬ面に形成された
ｎ゛ソース領域１４、および表面のｎ−型ドレイン領域
１２とｎ型ベース領域１３とｎ０ソース領域１４を覆う
ようにゲート酸化１模１５を介して形成されたゲート電
極１６等により構成されている。

この縦型伝導度変調型ＭＯ３ＦＢＴは、通常の縦型ｎチ
ャネルＭＯＳＦＥＴのｎ゛型バッファ領域１１ａに、ｐ
０型アノード領域１１を付加した構造とみなせるもので
あり、動作時にはこのｐ。

型アノード領域１１からｎ゛型バッファ領域！１ａＳｎ
−型ドレイン領域１２へ正孔が注入されて電気伝導度が
変調し、オン抵抗が大幅に低下する。

通常の縦型Ｍ　ＯＳ　Ｆ　ＬＺ　Ｔでは、高耐圧にする
程、ｎ−型ドレインｆｉｎ域のｆｌＦ抗を高くし、また
その厚みも増さねばならないためオン抵抗が増大してし
まうが、図示した縦型伝導度変調型ＭＯＳＦＥＴであれ
れば、オン抵抗を増大させずに耐圧を大きくすることが
実現可能であるとして注目されている。

また他の従来例として、第９図に示されるものがある。

これはｐ°型テアノード領域２ｉｎ型ヘース領域２３こ
のｎ型ベース領域２３の表面部分に拡散等により形成さ
れたｎ型ベース領域２４、このベース領域２３の中央に
深い拡散によるｐ゛領域２４ａ、およびベース領域の表
面に濃く浅いｐｔＪｌ域２４ｂがある。さらにこのｎ型
ベース領域２４の上面に形成されたｎ０ソース領域２５
、および表面のｎ型ベースｆｉＪＩＪｊｌｉ　２３とｎ
型ベース領域２４とｎ″″ソース領域２４をまたぐよう
にゲート酸化膜２６を介して形成されたゲート電極２７
等により構成されている。

この縦型伝導度変調型ＭＯＳＦＥＴも、前述の従来例と
同様な機能・作用を備えている。

（発明が解決しようとする問題点） しかしながらこのような縦型伝導度変調型ＭＯＳＦＥＴ
にあっては、ｐｎｐｎサイリスタの寄生素子を有するこ
とにより、ラッチアップ現象が発生する可能性がある。

第８図は、第７図における縦型伝導度変調型ＭＯ３ＦＥ
’ｒの等価回路を示す。

図中のＴｒｌは、第７図における（ｐ”型アノード領域
１１）　＝（ｎ”型バッファ領域ｔｔａとｎ型ドレイン
領域１２）−（ｎ型ベース領域１３）により形成される
ｐｎｐ　）ランリスクを示している。同じ＜Ｔｒ　２は
、（ｎ−型ドレイン領域１２）−Ｃｎ型ベース領域１３
）−（ｎ”ソース領域１４〕により形成されるｎｐｎ　
）ランリスクを示している。

ｐ０型アノード領域１１はＴｒｌのエミッタに相当し、
ここから注入された正孔の一部は再結合によって消滅し
ないままコレクタに相当するｎ型ベース領域１３に到達
し、抵抗「、を経てソース電極１７に流れ込む、この電
流を１．とすると、ｐ型ベース領域！３に電圧降下１．
「、を生じる。

この（直がＴｒ２におけるベースとエミッタに相当する
ｎ型ベース領域１３とｎ゛ソース領域１４のビルトイン
電圧Ｖｍ（約０．６ボルト）を越えると、正札電流はｎ
°ソース領域１４に流れ込む、その結果Ｔｒ２が作動し
、Ｔｒｌ、Ｔｒ２に正帰還がかかりラッチアンプ現象が
発生して、以後の縦型伝導度変調型ＭＯＳＦＥＴの電流
制御ができなくなる。

そのため第７図における縦型伝導度変調型ＭＯＳＦＥＴ
については、寄生サイリスクを動作させないようにする
ため、抵抗「、または電流を１．を小さくしなければな
らない。

電流ｌ、を小さくする方法として、第７図では、ｎ゛型
バッファ領域１１ａを設けてｎ型ドレイン領域Ｉ２への
正孔注入効率を低くしているが、同時に伝導度変調効果
も低下してしまい、ラフチア７プの防止はできるものの
、オン抵抗が増大してしまう欠点がある。

また他の太４策として、正孔電流の多くが電子電流に引
きずられてチャネル直下のｐ型ベース領域を通ることに
着目して、第９図に示されるように、ｐ型ベース領域２
４の下部を突出させて不純物の濃度の高い領域２４ａを
形成すると、チャネル直ドのｐ型ベース領域を流れる電
流！、がバイパスされる。またｐ型ベース領域２４中の
ｎ゛ソース領域２５下部のチャネル間際までｐ”型領域
１３ｂを形成する抵抗「１を低下できる。

いずれにしろこれらの方法では、正札電流がチャネル直
下を流れることに変わりなく、有効な解決策にならない
。

（発明の目的） この発明はこのような従来の問題点を解消するためにな
されたもので、その目的とするところはランチアップの
発生が防止できてしかも動作時のオン抵抗を低くした縦
型伝導度変調型ＭＯＳＦＥＴを堤供することにある。

（問題点を解決するための手段） −Ｆ記目的を達成するために、この発明は、第１導電性
の半導体基体の一方の主面に形成された第２導電性のド
レイン領域と、このドレイン領域の表面に形成された第
１導電性のベース領域と、このベース餠域内であって表
面に形成された第２導電性のソース領域と、上記ベース
領域の表面に絶縁膜を介しかつ上記ドレイン領域および
ソース領域にまたがって形成されたゲート電極を有する
縦型伝４度変調型ＭＯＳＦＥＴにおいて、上記ベース領
域近傍の上記ドレイン領域に、上記ベース領域およびソ
ース領域と電気的に接続されるソース電極を形成し、こ
のソース電極とドレイン領域との接合面を、ドレイン領
域からソース電極方向にのみ少数キャリヤを通過させる
ショットキー接合に形成したことを特徴とする。

またこの発明は、第１Ｒ電性の半導体基体の一方の主面
に形成され＜ｆＳ２導電性のドレイン領域と、このドレ
イン領域の表面に形成された第１導電性のベース領域と
、このベース領域内であって表面に形成された第２導電
性のソース領域と、上記ベース領域の表面に絶縁膜を介
しかつ上記ドレイン領域およびソース領域にまたがって
形成されたゲート電極を有する縦型伝導度変調型ＭＯＳ
ＦＥＴにおいて、 上記ベース領域近傍の上記ドレイン領域に溝部を刻設し
、その溝部の内面に、上記ベース領域およびソース領域
と電気的に接続されるソース電極を形成し、このソース
電極とベース領域との接合面を、ベース領域からソース
電極方向にのみ少数キャリヤを通過させるショットキー
接合に形成したことを特徴とする。

（作　用） この発明の縦型伝導度変調型ＭＯＳＦＥＴにおいては、
動作時に、ショットキー接合されたソース電極が逆バイ
アス状態になり、第１Ｒ電性の半導体基体からドレイン
領域に注入される少数キャリヤの大部分が、ベース領域
を通過することなく、ドレイン領域表面のソース電極に
吸収されソース電極に流れる。そのため、ベース領域で
の電圧降下がなくなり、寄生サイリスタの作動が抑止さ
れてランチアップが発生しな（なる。

（実施例） 第１図はこの発明にかかる縦型伝導度変調型ＭＯ３ＦＢ
Ｔの第１実施例を概念的に示した部分断面図である。

図において、ｐ１型アノード領域１１の上面にｎ−型ド
レイン領域１２が形成されている。このｎ−型ドレイン
領域１２の表面部分に拡散等によりｐ型ベース領域１３
が形成され、さらにこのｐ型ベース領域１３の上面に対
をなしてｎ゛ソース領域１４．１４が形成されている。

これらｎ−型ドレイン領域１２とｐ型ベース領域１３と
ｎ°ソース領域１４の表面をまたぐようにゲート酸化膜
１５を介してゲート電極１６が形成されている。

このゲート酸化Ｗ１１５部を除いたｐ型ベース領域１３
とｎ０ソース領域１４の表面に金属電極のソース電極１
７が形成され、このソース電極１７とｎ−型ドレイン領
域１２間でシッットキー接合１７３されている。ゲート
酸化膜１５およびゲート電極１６と、ソース電極１７と
の間隙には絶縁体１９が充填されている。ドレイン電極
１８はｐ゛型テアノード領域下面に形成されている。

動作に際しては、ソース電極１７が接地され、ドレイン
電極１Ｂに正の電位が印加される。さらにゲート電極１
６にｗＩ御雷電圧印加されゲートがオン状態になる。こ
の状態では、シー１７トキ一接合１７ｍは逆バイアスさ
れて電子が通過できない。

そのため電子はゲート電極１６の下面のｐ型ベース領域
１３の表面部に生成されるチャネルを通ってのみ、ｆｌ
’ソース領域１４からｎ−型ドレイン電極域１２へと流
れる。チャネルからｎ−型ドレイン領域１２に流れ出た
電子は、互いにとなり合うｐ型ベース領域１３．１３に
より生成される空乏層の挟間を下方のｐ０型アノード領
域１１へと流れる。このときｐ型ベース領域１３．１３
の間隔が狭すぎるとＪＦＥＴ効果により電流制限がかか
るので、最適な間隔を確保してｐ型ベースＭＭ４１３．
１３が配置されている。

第２図は、第１図における縦型伝導度変調型ＭＯ３ＦＢ
Ｔの等価回路を示す。

図において、Ｔｒｌは第１図における（ｐ’型テアノー
ド領域１１−（ｎ−型ドレイン領域１２）−（ｐ型ベー
ス領域１３〕により形成されるｐｎｐトランジスタを示
している。同じ＜　Ｔ　ｒ　２は、〔ｎ−型ドレイン領
域１２）−（ｐ型ベース領域１３）−（ｎ”ソース領域
１４］により形成されるｎｐｎ）ランリスクを示してい
る。トランジスタＴｒｌとトランジスタＴｒ２とにより
ｐｎｐｎの寄生サイリスクが形成される。

抵抗ｒ、はｐ型ベースｗ４域１３内を正孔電流が通過す
る際に生じる抵抗である。

トランジスタＴｒｉのベースから、トランジスタＴ　ｒ
　２および抵抗「１を迂回してソース電極１７に接続さ
れた線鴎りは、第１図におけるｎ−型ドレイン領域１２
からシッットキー接合１７ｓを経てソース電極１７に流
れる正孔電流の経路に相当する。

このように構成されたことにより、チャネルの出口付近
、およびショットキー接合１７ｓ周囲のｐ型ベース領域
１３は、電子電流密度が非常に高くなり、ｎ−型ドレイ
ン領域１２に注入された正札電流が引き付けられる。そ
の結果この付近における伝導度変調効果が最も高くなる
。

ソース電極１７に形成されているショットキー接合１７
ｇは、正孔が通過する際の障壁にならないため、引き付
けられた正孔はショットキー接合１７ｓにそのまま流れ
込む、それによりｐ９型アノード領域１１から放出され
た正札がｐ型ベース領域１３に流れ込む量は、無視でき
る程度に減少し、ｎｐｎトランジスリスｒ２は正孔電流
が増えても作動することがない、トランジスタＴ　ｒ　
２が作動しなければ、寄生サイリスタも作動することが
な（なり、ランチアップ現象も発生することがなくなる
。

また誘導負荷を駆動する場合のスイッチオフ時に発生す
る高電圧高電流モードについても、電流の大半を占める
正札電流はショットキー接合１７Ｓに流れ込むのでラフ
チアツブ発生を防止できる。

第３図は第２実施例を概念的に示した部分断面図である
。

この実施例では、ソース電極１７とｎ”型ドレイン領域
１２の接合部に、ショットキー接続の代わりに浅い拡散
深さを有するｐ型コンタクト領域Ｊ２ｃが形成されてい
る。ｐ型コンタクトＳＪｆＭｆ１２Ｃにより、ソース電
極１７とｎ−型ドレイン領域１２とがｐｎ接合となり、
第１実施例と同様な作用が得られる。なおｐ型コンタク
ト領域１２ｃは、ｎ４ソースｓＩ域１４からｐ型ベース
領域１３の表面に生成されるチャネルを通過してｎ−型
ドレイン領域１２に流出する電子流を妨げることのない
範囲に形成されている。他の各部については第１実施例
と共通であるので同一の番号を付して詳細な説明を省略
する。

以上の第１、第２の実施例によれば、従来例のようなｎ
°ソース領域１４直下の抵抗を下げる必要がなくなった
ため、ｐ型ベース領域１３を深い拡散によって形成する
必要がなくなり、その結果チャネル長も短縮でき、通常
のＭＯＳＦＥＴと同様に微細なセル構造に設計可能とな
り、単位面積当たりの相互コンダクタンスが向上する。

次に第３実施例について説明する。

第４図はこの発明にかかる第３実施例を概念的に示した
部分断面図である。

図において、ｐ°型テアノード領域２Ｉ上面にｎ型ドレ
イン領域２３が形成され、このｎ型ドレイン領域２３の
表面部分に拡散等によりｐ型へ一ス領域２４が形成され
、さらにこのｐ型へ−ス領域２４の上面にｎ゛ソース領
域２５が形成されている。これらｎ型ドレイン領域２３
とｐ型ベース領域２４とｎ＋ソース領域２５の表面をま
たぐようにゲート酸化膜２６を介してゲート電極２７が
形成されている。このゲートＭ化膜２６部を除いたｎ型
ドレイン領域２３とｎ°ソース領域２５の表面にソース
電極２８が形成され、さらにｎ型ドレイン領域２３と、
隣りのセルのｐ型ベース領域２４およびｎ゛ソース領域
２５との間に穿たれた溝内にもソース電極２８が形成さ
れている。ソース電極２８のｎ型ドレイン領域２３との
接合面はショットキー接合されている。ゲート酸化１１
’２２６およびゲート電極２７と、ソース電極２８との
間隙には絶縁体２０が充填されている。ドレイン電極２
９はｐ゛アノード領域下に形成さている。

動作に際しては、ソース電極２８が接地され、ドレイン
電極２９に正の電位が印加される。さらにゲート電極２
７に制御電圧が印加されゲートがオン状態になる。この
状態ではショットキー接合２８３が逆バイアスされて電
子が通過できない。

そのため電子はゲート電極２７の下面のｐ型ベース領域
２４の表面部に生成されるチャネル２４Ｃを通過しての
み、ｎ９ソース領域２５からｎ型ドレイン領域２３へと
流れる。チャネル２４ｃからｎ型ドレイン領域２３に流
れ出た電子は、ｐ型ベース領域２４と、溝内に形成され
たショットキー接合２８ｓの作用によって生成される空
乏層の挟間をソース電極２８の溝部の壁に沿うようにし
て下方のｐ４型アノード領域２Ｉへと流れる。このとき
チャネル２４ｃとソース電極２８の溝部との間隔が狭す
ぎると、ＪＦＥＴ効果により電流制限がかかるので、最
適の間隔を確保してｐ型ベース領域２４とソース電極２
８が配置されている。

第４図に示した第３実施例の等価回路も、第２図と同じ
ようになる。

このように構成されたことにより、チャネル２４Ｃの出
口付近、および電極２８周囲のｐ型ベース領域２４は、
電子電流密度が非常に高くなり、ｎ型ドレイン領域２３
に注入された正孔電流力回き付けられる。その結果この
付近における伝導度変調効果が最も高（なる。

電極２８の内ｎ゛ドレイン領域ショットキー接合された
部分は、正孔が通過する際の障壁にならないため、引き
付けられた正孔は電極２８にそのまま流れ込む、それに
よりｐ°型テアノード領域２１ら放出された正孔がｐ型
ベース領域２４に流れ込む量は、無視できる程度に減少
し、ｎｐｎトランジスリス　ｒ　２は正孔電流が増えて
も作動することがない、トランジスタＴｒ２が作動しな
ければ、寄生サイリスクも作動することがなくなり、ラ
ンチアップ現象も発生することがなくなる。

また誘導負荷を駆動する場合のスイッチオフ時に発生す
る高電圧高電流モードについても、電流の大半を占める
正孔電流は電極２８のショットキー接合した部分へ流れ
込むのでラッチアンプ発生を防止できる。

第５図は第４実施例を概念的に示した部分断面図である
。

この実施例は、第３実施例におけるセルの配置を交互に
したものであり、第３実施例と同様に有効な構造である
。

第６図は第５実施例を概念的に示した部分断面図である
。

この実施例は、第４実施例における溝内に形成されたソ
ース電極２８を短くしたものであり、ソース電極２８は
ｐ型ベース領域２４を貫通せずにｎ型ドレイン領域２３
と接続されないように構成されている。この実施例も溝
の底部のＰ領域がすぐにパンチスルーするので、第４実
施例と同様な性能が得られる。

第５図、第６図に示される第４．５実施例は、第４図に
示される第３実施例と共通な部分について同じ番号を付
して詳細な説明を省略した。

以上第１〜第５実施例では、セルの平面構造はストライ
プ状でも島状でも可能である。

以上の第１〜第５実施例によれば、ｐ゛型テアノード領
域２１ｎ−ドレイン領域との間のｐｎ接合に起因する小
電圧モードにおける電流の立ち上がりに必要な電圧も最
小の値にすることができる。

また従来例のようなｎ゛ソース領域２５直下の抵抗を下
げる必要がなくなったため、ｐ型ベース領域２４を深い
拡散によって形成する必要がな（なり、その結果チャネ
ル長も短縮でき、縦溝を形成する面積を考慮してもさら
にセル間隔を狭められ、単位面積当たりの相互コンダク
タンスが向上する。

以上の説明は第１導電性半導体をＰ型として説明したが
ｎ型でも良いこと言うまでもない。

（発明の効果） この発明は、上記のように縦型伝導度変調型ＭＯＳＦＥ
Ｔのドレイン領域において、電子電流密度の高いチャネ
ル出口付近にショットキー接合を介して、ソース電極に
正孔をバイパスする構造を付加したことによって、電子
電流の電気引力により引きつけられた正札を効率よくソ
ース電極へバイパスし、ベース領域へ正札を流さないこ
とで、寄生サイリスタの作動が防止されランチアップ現
象の発生が解消される。

また、従来必要であった正札の注入制限が不要となるこ
とにより、伝導変調効果を充分に発揮することができる
。

【図面の簡単な説明】

第１図はこの発明にかかる縦型伝導度変調型ＭＯＳＦＥ
Ｔの第１実施例を概念的に示した部分断面図、第２図は
第１実施例の等価回路図、第３図は同じく第２実施例を
概念的に示した部分断面図、第４図は同じく第３実施例
を概念的に示した部分断面図、第５図は同じく第４実施
例を概念的に示した部分断面図、第６図は同じく第５実
施例を概念的に示した部分断面図、第７図は従来例を示
す部分断面図、第８図は従来例における等価回路図、第
一９図は従来例を示す部分断面図である。 １１・・・・ｐ′型テアノード領 域２・・・・ｎ−型ドレイン領域 １２Ｃ・・・・ｐ型コンタクト領域 １３・・・・ｐ型ベース領域 １４・・・・ｎ４ソース領域 １５・・−・ゲート酸化１１り １６・・・・ゲート電極 Ｉ７・・・・ソース電極 １７３・・・・ショットキー接合 １Ｂ・・・・ドレイン電極 １９・・・・ｍｕ体 ２０・・・・絶縁体 ２１・・・・ｐ９型アノード領域 ２３・・・・ｎ型ドレイン領域 ２４・・・・ｐ型ベース領域 ２４Ｃ・・・・チャネル ２５・・・・ｎ°ソース領域 ２６・・・・ゲート酸化膜 ２７・・・・ゲート電極 ２８・・・・ソース電極 ２８３・・・・ショットキー接合 ２９・・・・ドレイン電極 特許出願人　日産自動車株式会社 代　理　　人弁理士　和田成則 第２ 図 第５ 図 第７図 第８ 図 第９ 図

Claims (1)

1. 【特許請求の範囲】 １、第１導電性の半導体基体の一方の主面に形成された
   第２導電性のドレイン領域と、このドレイン領域の表面
   に形成された第１導電性のベース領域と、このベース領
   域内であって表面に形成された第２導電性のソース領域
   と、上記ベース領域の表面に絶縁膜を介しかつ上記ドレ
   イン領域およびソース領域にまたがって形成されたゲー
   ト電極を有する縦型伝導度変調型ＭＯＳＦＥＴにおいて
   、上記ベース領域近傍の上記ドレイン領域に、上記ベー
   ス領域およびソース領域と電気的に接続されるソース電
   極を形成し、このソース電極とドレイン領域との接合面
   を、ドレイン領域からソース電極方向にのみ少数キャリ
   ヤを通過させるショットキー接合に形成したことを特徴
   とする縦型伝導度変調型ＭＯＳＦＥＴ。 ２、第１導電性の半導体基体の一方の主面に形成された
   第２導電性のドレイン領域と、このドレイン領域の表面
   に形成された第１導電性のベース領域と、このベース領
   域内であって表面に形成された第２導電性のソース領域
   と、上記ベース領域の表面に絶縁膜を介しかつ上記ドレ
   イン領域およびソース領域にまたがって形成されたゲー
   ト電極を有する縦型伝導度変調型ＭＯＳＦＥＴにおいて
   、上記ベース領域近傍の上記ドレイン領域に溝部を刻設
   し、その溝部の内面に、上記ベース領域およびソース領
   域と電気的に接続されるソース電極を形成し、このソー
   ス電極とベース領域との接合面を、ベース領域からソー
   ス電極方向にのみ少数キャリヤを通過させるショットキ
   ー接合に形成したことを特徴とする縦型伝導度変調型Ｍ
   ＯＳＦＥＴ。