KR101432908B1 - 반도체 기판 및 이를 이용한 반도체 소자의 제조 방법 - Google Patents

반도체 기판 및 이를 이용한 반도체 소자의 제조 방법 Download PDF

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Abstract

반도체 기판은 성장 기판 상에 배치된 비 도전형 반도체층과, 비 도전형 반도체층 상에 배치된 도전형 반도체층과, 비 도전형 반도체층의 아래, 비도전형 반도체층의 위 및 비 도전형 반도체층 내부 중 하나에 배치되는 응력 제어층을 포함한다. 응력 제어층은 적어도 Al을 포함하는 다수의 질화물 반도체층을 포함한다.

Description

반도체 기판 및 이를 이용한 반도체 소자의 제조 방법{Semiconductor substrate and method of manufacturing a semiconductor device having the same}
실시예는 반도체 기판에 관한 것이다.
실시예는 반도체 기판을 이용한 반도체 소자의 제조 방법에 관한 것이다.
질화물 기반 화합물 반도체 재질은 높은 항복 전압과 이동도(mobility)를 가지므로, 다양한 전력용 전자 소자는 물론 광을 생성하기 위한 반도체 발광 소자에 사용되고 있다.
특히, 이러한 반도체 발광 소자는 성장 기판의 재질과 그 위에 성장되는 도전형 반도체층의 질화물 기반 화합물 반도체 재질 간의 응력(stress) 차이로 인해 성장 기판이 휘어지게 되어 도전성 반도체층에 크랙과 같은 결함이 발생되게 된다.
최근 들어, 패키지에게 적용이 용이하고 발광 효율을 향상시킬 수 있는 수직형 반도체 발광 소자가 각광 받고 있다. 수직형 반도체 발광 소자는 광을 가능한 많이 외부로 추출시키기 위해 도전형 반도체층의 표면에 광 추출 구조를 형성시킨다. 이러한 광 추출 구조를 형성하기 위해서는 도전형 반도체층의 두께가 두껍게 형성되어야 하지만, 응력 차이로 인한 크랙과 같은 결함으로 인해 도전형 반도체층의 두께를 증가시키는데 한계가 있다.
실시예는 응력을 제어하여 도전형 반도체층의 두께를 증대시킬 수 있는 반도체 기판을 제공한다.
실시예는 반도체 기판을 이용한 반도체 소자를 제조 방법을 제공한다.
실시예에 따르면, 반도체 기판은 성장 기판; 상기 성장 기판 상에 배치된 비 도전형 반도체층; 상기 비 도전형 반도체층 상에 배치된 도전형 반도체층; 및 상기 비 도전형 반도체층의 아래, 상기 비도전형 반도체층의 위 및 상기 비 도전형 반도체층 내부 중 하나에 배치되는 응력 제어층을 포함한다. 상기 응력 제어층은 적어도 Al을 포함하는 다수의 질화물 반도체층을 포함한다.
실시예에 따르면, 반도체 소자의 제조 방법은, 상기 반도체 기판을 마련하는 단계- 상기 도전형 반도체층은 제1 도전형 반도체층으로 명명됨; 상기 반도체 기판 상에 활성층 및 제2 도전형 반도체층을 형성하는 단계- 상기 제1 도전형 반도체층, 상기 활성층 및 상기 제2 도전형 반도체층은 발광 구조물을 형성함; 상기 또 다른 도전형 반도체층 상에 전류 차단층, 전극층, 접합층 및 전도성 지지 기판을 형성하는 단계; 상기 반도체 기판을 뒤집어 상기 제1 도전형 반도체층이 노출되도록 상기 성장 기판을 제거하는 단계; 상기 제1 도전형 반도체층 상에 전극을 형성하는 단계; 및 적어도 상기 발광 구조물의 측면에 보호층을 형성하는 단계를 포함한다.
실시예는 성장 기판과 도전형 반도체층 사이에 이들보다 격자 상수가 작은 다수의 질화물 반도체층을 포함하는 응력 제어층을 형성하여 줌으로써, 도전형 반도체층의 수축형 응력(compressive strain)을 지속적으로 증가시켜 도전형 반도체층의 두께를 증대시켜 줄 수 있다.
실시예는 도전형 반도체층의 두께가 증대되므로, 이러한 증대된 도전형 반도체층에 광 추출 구조를 형성하여 광 효율이 증가된 수직형 발광 구조를 제조할 수 있다.
도 1은 실시예에 따른 반도체 기판을 도시한 단면도이다.
도 2a 내지 도 2d는 도 1의 응력 제어층에서 다수의 질화물 반도체층의 농도 분포를 도시한 도면이다.
도 3은 실시예의 반도체 기판의 응력 상태를 도시한 그래프이다.
도 4 내지 도 8은 실시예에 따른 수직형 반도체 소자의 제조 공정을 도시한 단면도이다.
발명에 따른 실시 예의 설명에 있어서, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되거나 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 배치되어 형성되는 것을 모두 포함한다. 또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도 1은 실시예에 따른 반도체 기판을 도시한 단면도이다.
도 1을 참조하면, 실시예에 따른 반도체 기판은 성장 기판(1), 버퍼층(3), 제1 및 제2 비 도전형 반도체층(5, 15), 응력 제어층(13) 및 도전형 반도체층(17)을 포함할 수 있다.
상기 버퍼층(3), 상기 제1 및 제2 비 도전형 반도체층(5, 15), 상기 응력 제어층(13) 및 상기 도전형 반도체층(17)은 III-V족 화합물 반도체 재질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
실시예의 반도체 기판은 전자 소자나 반도체 소자를 제조하기 위한 베이스 기판으로서의 역할을 할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 성장 기판(1)과 상기 성장 기판(1) 상에 성장되는 에피층, 예컨대 반도체 소자의 발광 구조물 사이에는 열 팽창 계수 차이로 인한 응력이 발생하여 성장 기판이 휘어질 수 있고, 상기 성장 기판과 상기 에피층 사이의 격자 상수로 인한 전위(dislocation)와 같은 결함이 발생할 수 있다. 상기 발광 구조물은 서로 반대 타입의 제1 및 제2 도전형 반도체층과 이들 사이에 형성된 활성층을 포함하여, 상기 제1 및 제2 도전형 반도체층에서 상기 활성층으로 공급된 제1 및 제2 캐리어, 예컨대 전자와 정공의 재결합에 의해 광이 생성될 수 있다.
따라서, 상기 성장 기판(1) 상에는 성장 기판(1)이 휘어지는 것을 방지하거나 전위와 같은 결함을 방지하기 위한 다수의 층들이 형성될 수 있다.
상기 성장 기판(1)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP 및 Ge로 이루어지는 그룹으로부터 선택된 적어도 하나로 형성될 수 있다.
실시예의 성장 기판(1)은 Si를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 버퍼층(3)이 상기 성장 기판(1) 상에 형성될 수 있다. 상기 버퍼층(3)은 상기 성장 기판(1)과 상기 에피층 사이의 격자 상수 차이를 완화하여 주기 위해 형성될 수 있다. 상기 버퍼층(3)은 AlN, AlGaN 및 GaN 중 적어도 하나 또는 이들로 구성된 다중층으로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 버퍼층(3) 상에 제1 및 제2 비 도전형 반도체층(5, 15)이 형성될 수 있다. 상기 제1 및 제2 비 도전형 반도체층(5, 15)은 도펀트를 포함하지 않을 수 있다. 상기 제1 및 제2 비 도전형 반도체층(5, 15)은 GaN을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
실시예에서는 상기 도전형 반도체층(17)의 응력을 제어하는 한편, 상기 도전형 반도체층(17)의 두께를 크랙과 같은 결함 없이 두껍게 형성할 수 있도로 하여 주기 위해 응력 제어층(13)이 형성될 수 있다.
상기 응력 제어층(13)은 상기 제1 및 제2 비 도전형 반도체층(5, 15) 사이에 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 즉, 상기 제1 비 도전형 반도체층(5) 상에 응력 제어층(13)이 형성되고, 상기 응력 제어층(13) 상에 제2 비 도전형 반도체층(15)이 형성될 수 있다.
다른 실시예로서, 상기 제1 및 제2 비 도전형 반도체층(5, 15) 중 어느 하나의 층, 즉 비 도전형 반도체층만 형성되고, 상기 비 도전형 반도체층(5)의 아래 또는 위에 응력 제어층(13)이 형성될 수도 있지만, 이에 대해서는 한정하지 않는다. 만일 상기 응력 제어층(13)이 상기 비 도전형 반도체층(5) 아래에 형성되는 경우, 상기 응력 제어층(13)은 상기 버퍼층(3)과 상기 비 도전형 반도체층(5) 사이에 형성될 수 있다. 만일 상기 응력 제어층(13)이 상기 비 도전형 반도체층(15) 위에 형성되는 경우, 상기 응력 제어층(13)은 상기 비 도전형 반도체층(15)과 상기 도전형 반도체층(17) 사이에 형성될 수 있다.
상기 응력 제어층(13)은 다수의 질화물 반도체층(7, 9, 11)을 포함할 수 있다. 예컨대, 응력 제어층(13)은 적어도 최하층, 최상층 및 이들 층들 사이에 형성된 중간층을 포함할 수 있다. 이를 달리 표현하면, 상기 최하층은 제1 질화물 반도체층(7)이라 명명하고, 상기 중간층은 제2 질화물 반도체층(9)이라 명명하고, 상기 최상층은 제3 질화물 반도체층(11)이라 명명할 수 있다. 예컨대, 상기 제1 내지 제3 질화물 반도체층(7, 9, 11)은 서로 상이한 화합물 반도체 재질로 형성될 수 있다. 예컨대, 상기 1 및 제3 질화물 반도체층(7, 9, 11)은 서로 동일한 화합물 반도체 재질로 형성될 수 있다. 예컨대, 상기 제1 내지 제3 질화물 반도체층(7, 9, 11)은 적어도 Al을 포함하는 화합물 반도체 재질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 상기 제2 질화물 반도체층(9)은 AlN을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 내지 제3 질화물 반도체층(7, 9, 11)은 Al(1-x)GaxN(0≤x≤1)을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
도 2a 내지 도 2에 도시한 바와 같이, 제1 내지 제3 질화물 반도체층(7, 9, 11)에서, Ga 함량은 최하 0% 내지 최대 100%일 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 상기 제2 질화물 반도체층(9)에서 Ga함량은 0%가 되므로, 상기 제2 질화물 반도체층(9)은 AlN을 포함할 수 있다. 상기 제2 질화물 반도체층(9)은 성장 시간에 관계없이 Ga은 포함되지 않은 AlN으로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
이에 반해, 도 2a 내지 도 2에 도시한 바와 같이, 상기 제1 질화물 반도체층(7)의 Ga의 농도는 상기 제1 질화물 반도체층(7)의 두께 또는 성장 시간에 따라 100%로부터 0%로 선형적으로 또는 비선형적으로 감소하고, Al의 농도는 상기 제1 질화물 반도체층(7)의 두께 또는 성장 시간에 따라 0%의 농도로부터 100%로 선형적으로 또는 비선형적으로 증가할 수 있다. 상기 제1 비 도전형 반도체층(5)과 상기 제1 질화물 반도체층(7)의 경계에서 상기 제1 비 도전형 반도체층(5) 및 상기 제1 질화물 반도체층(7)은 GaN을 공통으로 포함할 수 있다.
상기 제3 질화물 반도체층(11)의 Ga의 농도는 상기 제3 질화물 반도체층(11)의 두께 또는 성장 시간에 따라 0%로부터 100%로 선형적으로 또는 비선형적으로 증가하고, Al의 농도는 상기 제3 질화물 반도체층(11)의 두께 또는 성장 시간에 따라 100%로부터 0%로 선형적으로 또는 비선형적으로 감소할 수 있다. 상기 제3 질화물 반도체층(11)와 상기 제2 비 도전형 반도체층(15)의 경계에서 상기 제3 질화물 반도체층(11)와 상기 제2 비 도전형 반도체층(15)은 GaN을 공통으로 포함할 수 있다.
특히, 도 2c에 도시한 바와 같이, 상기 제1 질화물 반도체층(7) 또는 제3 질화물 반도체층(11)은 Al의 농도 및 Ga의 농도가 상기 제1 질화물 반도체층(7) 또는 제3 질화물 반도체층(11)의 두께 또는 성장 시간에 따라 선형적으로 가변하는 구간과 비선형적으로 가변하는 구간을 모두 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 상기 제1 질화물 반도체층(7)의 총 성장 시간의 반인 제1 구간동안 Al의 농도와 Ga의 농도는 선형적으로 가변되고 상기 제1 구간 다음의 제2 구간동안 Al의 농도와 Ga의 농도는 비선형적으로 가변될 수 있다.
Al 농도 또는 Ga 농도가 비선형적으로 가변되는 경우, Al소스와 Ga 소스가 일정한 비율로 변화하도록 제어가 가능하여 구현이 용이할 수 있다.
Al 농도 또는 Ga 농도가 선형적으로 가변되는 경우, 위와 비교하여 응력 제어 효과는 더 뛰어나다.
도 2에 도시한 바와 같이, 상기 제1 질화물 반도체층(7)의 Al의 농도가 0%로부터 제1 농도까지만 증가되고, 상기 제2 질화물 반도체층(9)의 Al의 농도는 제2 농도로부터 0%로 감소될 수 있지만, 이에 대해서는 한정하지 않는다. 상기 제1 및 제2 일정 농도는 동일하거나 상이할 수 있지만, 이에 대해서는 한정하지 않는다. 상기 제1 및 제2 일정 농도는 50%일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 내지 제3 질화물 반도체층(7, 9, 11) 각각의 두께는 동일하거나 상이할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 및 제3 질화물 반도체층(7, 11)은 서로 동일한 두께를 가질 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 및 제3 질화물 반도체층(7, 11)의 두께는 상기 제2 질화물 반도체층(9)의 두께보다 두껍거나 얇을 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 내지 제3 질화물 반도체층(7, 9, 11)의 성장 온도는 서로 간에 동일하거나 상이할 수 있다.
상기 제1 내지 제3 질화물 반도체층(7, 9, 11)의 성장 온도는 상기 제1 및 제2 비 도전형 반도체층(5, 15)과 유사한 성장 온도를 가질 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 상기 제1 내지 제3 질화물 반도체층(7, 9, 11) 그리고 상기 제1 및 제2 비 도전형 반도체층(5, 15)의 성장 온도는 1000℃ 내지 1200℃일 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 상기 제1 및 제3 질화물 반도체층(7, 11)의 성장 온도는 상기 제2 질화물 반도체층(9)의 성장 온도보다 높을 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 상기 제1 질화물 반도체층(7)의 배면은 상기 제1 비 도전형 반도체층(5)의 상면과 접하고, 상기 제1 질화물 반도체층(7)의 상면은 상기 제2 질화물 반도체층(9)의 배면과 접할 수 있지만, 이에 대해서는 한정하지 않는다. 상기 제1 질화물 반도체층(7)은 상기 제1 비 도전형 반도체층(5)과 상기 제2 질화물 반도체층(9) 사이의 격자 상수 값을 가질 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 상기 제3 질화물 반도체층(11)의 배면은 상기 제2 질화물 반도체층(9)의 상면과 접하고, 상기 제3 질화물 반도체층(11)의 상면은 상기 제2 비 도전형 반도체층(15)의 배면과 접할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제3 질화물 반도체층(11)은 상기 제2 질화물 반도체층(9)과 상기 제2 비 도전형 반도체층(15) 사이의 격자 상수 값을 가질 수 있지만, 이에 대해서는 한정하지 않는다.
도 3에 도시한 바와 같이, 실시예의 응력 제어층(13)에 의해 상기 도전형 반도체층(17)의 수축형 응력(compressive strain)을 지속적으로 증가시켜 줄 수 있다.
종래는 버퍼층 상에 저온(300℃ 내지 700℃)로 성장된 AlN의 단일층이 사용된 것이다.
이러한 경우, 상기 도전형 반도체층(17)에서, 구부러짐(curvature)이 포화(saturation)되는 시점이 종래에 비해 실시예에서 더 길어지게 되고, 이는 곧 종래에 비해 실시예에서 수축형 응력이 더 증가하게 되는 것을 의미한다. 이와 같이, 수축형 응력이 더 증가할수록 상기 도전형 반도체층(17)의 두께를 크랙 없이 더 두껍게 형성할 수 있다.
이와 같이, 수축형 응력을 가능한 증가시키는 것은 냉각시 성장 기판에 작용하는 인장형 응력(tensile stress)에 기인한다. 즉, 상기 성장 기판 상에 도전형 반도체층(17)을 포함하는 다수의 층의 고온 성장이 완료되면, 성장 기판 및 다수의 층의 온도를 상온으로 감소시키는 냉각 공정이 수행될 수 있다. 이러한 경우, 성장 기판은 인장형 응력이 강하게 작용하게 되어, 상기 도전형 반도체층(17)에 크랙과 같은 결함이 발생되어, 제품 수율이 떨어지는 문제가 발생한다.
예컨대, 인장형 응력을 받을 때 성장 기판은 오목한 형상(concave shape)으로 휘어지게 되고, 수축형 응력을 받을 때 성장 기판은 볼록한 형상(convex shape)으로 휘어지게 된다.
이와 같이, 냉각 공정에 의해 성장 기판이 인장형 응력을 받기 때문에, 상기 도전형 반도체층(17)을 가능한 크랙 없이 두껍게 형성하기 위해서는, 상기 도전형 반도체층(17)에서 지속적으로 수축형 응력 값이 더 증가되도록 할 필요가 있다. 이러한 도전형 반도체층(17)에서의 수축형 응력 값이 더 증가되도록 하기 위해 실시예에서는 다수의 질화물 반도체층(7, 9, 11)을 포함하는 응력 제어층(13)이 형성될 수 있다.
따라서, 실시예는 다수의 질화물 반도체층(7, 9, 11)을 포함하는 응력 제어층(13)에 의해 상기 도전형 반도체층(17)에서의 수축형 응력 값을 지속적으로 증가시켜 줌으로써, 냉각 공정에서 성장 기판(1)에 인장형 응력이 걸리더라도 상기 도전형 반도체층(17)에 크랙이 발생되지 않기 때문에, 도전형 도전형 반도체층(17)의 두께를 두껍게 형성할 수 있다.
실시예의 도전형 반도체층(17)의 두께는 2㎛ 내지 6㎛일 수 있지만, 이에 대해서는 한정하지 않는다. 여기서, 이 두께로 성장된 도전형 반도체층(17)은 크랙과 같은 결함이 없음을 의미할 수 있다.
한편, 상기 도전형 반도체층(17)은 n형 도펀트를 포함하는 n형 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다. 상기 n형 도펀트로는 Si, Ge, Sn 등이 사용될 수 있지만, 이에 대해서는 한정하지 않는다.
도 4 내지 도 8은 실시예에 따른 수직형 반도체 소자의 제조 공정을 도시한 단면도이다.
도 1에 도시된 반도체 기판을 이용하여 수직형 반도체 소자를 제조할 수 있다.
도 4에 도시한 바와 같이, 도 1에 도시된 반도체 기판이 마련될 수 있다.
즉, 상기 성장 기판(1) 상에 버퍼층(3), 제1 비 도전형 반도체층(5), 응력 제어층(13), 제2 비 도전형 반도체층(15) 및 도전형 반도체층(17)이 형성될 수 있다.
상기 응력 제어층(13)은 제1 내지 제3 질화물 반도체층(7, 9, 11)을 포함할 수 있다. 상기 제1 내지 제3 질화물 반도체츠은 AlGaN을 포함하고, 상기 제2 질화물 반도체층(9)은 AlN을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 도전형 반도체층(17)은 제1 도전형 반도체층이라 명명할 수 있다. 상기 제1 도전형 반도체층(17)은 n형 도펀트를 포함하는 n형 반도체층일 수 있다. 상기 제1 도전형 반도체층(17)은 제1 캐리어, 즉 전자를 생성하여 주는 도전층으서의 역할을 할 뿐만 아니라 후공정에 의한 활성층(19)의 정공이 상기 제2 비 도전형 반도체층(15)으로 넘어가 소실되는 것을 방지하기 위한 장벽층으로서의 역할을 할 수 있다.
도 5에 도시한 바와 같이, 상기 제1 도전형 반도체층(17) 상에 활성층(19)이 형성되고, 상기 활성층(19) 상에 제2 도전형 반도체층(21)이 형성될 수 있다.
상기 활성층(19)은 단일 양자 우물, 다중 양자 우물 구조(MQW), 양자점 구조 또는 양자선 구조 중 어느 하나를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 활성층(19)은 상기 제1 도전형 반도체층(17)으로부터 공급된 전자들과 상기 제2 도전형 반도체층(21)으로부터 공급된 정공들을 재결합(recombination)시켜, 상기 활성층(19)의 반도체 재질에 의해 결정된 밴드 갭에 상응하는 파장의 빛을 생성할 수 있다.
상기 제2 도전형 반도체층(21)은 p형 도펀트를 포함하는 p형 반도체층일 수 있다.
상기 제1 도전형 반도체층(17), 상기 활성층(19) 및 상기 제2 도전형 반도체층(21)은 광을 생성하는 발광 구조물(23)을 형성할 수 있지만, 이에 대해서는 한정하지 않는다.
도 6에 도시한 바와 같이, 상기 제2 도전형 반도체층(21) 상에 전류 차단층(24)이 형성되고, 상기 전류 차단층(24)과 상기 제2 도전형 반도체층(21) 상에 전극층(25)이 형성되고, 상기 전극층(25) 상에 접합층(27)이 형성되며, 상기 접합층(27) 상에 전도성 지지 기판(29)이 형성될 수 있다.
증착 공정을 이용하여 상기 접합층(27)과 상기 전도성 지지 기판(29)은 상기 전극층(25) 상에 순차적으로 형성될 수 있다.
또는 상기 전도성 지지 기판(29) 상에 접합층(27)이 형성되고, 상기 접합층(27)을 상기 전극층(25)에 마주하도록 배치한 다음, 본딩 공정을 이용하여 상기 접합층(27)을 상기 전극층(25)에 접합시킬 수 있다.
상기 전류 차단층(24)은 후공정에 의한 전극과 적어도 일부가 수직 방향으로 중첩되도록 형성될 수 있다.
상기 전류 차단층(24)은 전극층(25)에 비해 작은 면적을 갖고 패턴으로 형성된 전극에 의해 전류가 상기 전극과 상기 전극에 중첩하는 전극층(25)의 일부 영역 사이에만 집중적으로 흐르는 것을 방해하여 줄 수 있다. 이에 따라, 전류가 상기 전류 차단층(24)의 주변으로 분산되어 흐르도록 제어도므로, 활성층(19)의 전 영역으로 균일하게 전류가 흐르게 되어 광의 효율을 증진시킬 수 있다.
상기 전류 차단층(24)은 절연 물질로 형성되거나 전극층(25)에 비해 전기 전도도가 작은 도전성 물질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 절연 물질로는 예를 들어, SiO2, SiOx, SiOxNy, Si3N4 및 Al2O3로 이루어지는 그룹으로부터 선택된 적어도 하나가 사용될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 도전 물질로는 상기 전류 차단층(24)은 예를 들어, ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 및 ZnO 로 이루어지는 그룹으로부터 선택된 적어도 하나가 사용될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 전극층(25)은 상기 제2 도전형 바도체층에 대해 오믹 콘택(ohmic contact)을 형성할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 전극층(25)은 상기 활성층(19)에서 생성된 광을 전방으로 반사시킬 수 있는 반사 물질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 전극층(25)이 상기 제2 도전형 반도체층(21)에 대해 쇼트키 콘택(schottky contact)을 형성하는 경우, 상기 전극층(25)과 상기 제2 도전형 반도체층(21) 사이에 오믹 콘택층이 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 전극층(25)은 전원을 공급하기 위한 전극으로서의 역할과, 광을 반사시킬 수 있는 반사층으로서의 역할 및 전류를 보다 용이하게 제2 도전형 반도체층(21)으로 주입시켜 줄 수 있는 오믹 콘택층으서의 역할 중 적어도 하나 이상의 역할을 할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 전극층(25)은 오믹 콘택 물질과 반사 물질이 혼합된 단일층이거나 다중층을 포함할 수 있다.
상기 반사 물질로는, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 및 Hf로 이루어지는 그룹으로부터 선택된 적어도 하나 또는 둘 이상의 합금이 사용되지만, 이에 대해서는 한정하지 않는다. 상기 오믹 콘택 물질로는 전도성 물질 및/또는 금속 물질을 선택적으로 사용할 수 있다. 즉, 상기 오믹 콘택 물질로는 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni, Ag, Ni/IrOx/Au,및 Ni/IrOx/Au/ITO로 이루어지는 그룹으로부터 선택된 적어도 하나가 사용될 수 있다.
상기 접합층(27)은 상기 지지 기판과 상기 전극층(25) 사이의 접착력을 강화하기 위해 형성될 수 있다. 상기 접합층(27)은 예를 들어, Ti, Au, Sn, Ni, Nb, Cr, Ga, In, Bi, Cu, Ag 및 Ta로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.
상기 전도성 지지 기판(29)은 그 위에 형성되는 복수의 층들을 지지할 뿐만 아니라 전극으로서의 기능을 가질 수 있다. 상기 전도성 지지 기판(29)은 상기 전극과 함께 상기 발광 구조물(23)에 전원을 공급할 수 있다. 상기 전도성 지지 기판(29)은 예를 들어, 티탄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 구리(Cu), 몰리브덴(Mo) 및 구리-텅스텐(Cu-W) 중 적어도 하나를 포함할 수 있다.
상기 지지 기판은 상기 발광 구조물(23) 상에 도금 또는/및 증착되거나, 시트(sheet) 형태로 부착될 수 있으며, 이에 대해 한정하지는 않는다.
상기 전극층(25), 상기 접합층(27) 및 상기 전도성 지지 기판(29)은 전원을 공급하여 줄 수 있는 전극 구조물을 형성할 수 있지만, 이에 대해서는 한정하지 않는다.
도 7에 도시한 바와 같이, 상기 성장 기판(1)을 180°뒤집은 다음, 상기 성장 기판(1), 상기 버퍼층(3), 상기 제1 및 제2 비 도전형 반도체층(5, 15) 및 상기 응력 제어층(13)이 제거될 수 있다.
상기 상기 성장 기판(1), 상기 버퍼층(3), 상기 제1 및 제2 비 도전형 반도체층(5, 15) 및 상기 응력 제어층(13)은 레이저 리프트 오프(LLO, Laser Lift Off), 화학적 식각(CLO, Chemical Lift Off), 또는 물리적인 연마 방법 등에 의해 제거될 수 있으며, 이에 대해서는 한정하지 않는다.
상기 레이저 리프트 오프(LLO) 방법에서, 상기 제2 비 도전형 반도체층(15)과 상기 제1 도전형 반도체층(17) 사이의 계면에 레이저를 집중적으로 조사하여 상기 제2 비 도전형 반도체층(15)이 상기 나노 구조물로부터 분리되도록 할 수 있다.
상기 화학적 식각 방법에서, 습식 식각을 이용하여 상기 제1 도전형 반도체층(17)이 노출되도록 상기 상기 성장 기판(1), 상기 버퍼층(3), 상기 제1 및 제2 비 도전형 반도체층(5, 15) 및 상기 응력 제어층(13)이 순차적으로 제거할 수 있다.
상기 물리적인 연마 방법에서, 물리적으로 상기 상기 성장 기판(1), 상기 버퍼층(3), 상기 제1 및 제2 비 도전형 반도체층(5, 15) 및 상기 응력 제어층(13)을 직접 연마하여 상기 제1 도전형 반도체층(17)이 노출되도록 함으로써, 상기 성장 기판(1), 상기 버퍼층(3), 상기 제1 및 제2 비 도전형 반도체층(5, 15) 및 상기 응력 제어층(13)이 순차적으로 제거할 수 있다.
도 8에 도시한 바와 같이, 상기 발광 구조물(23)의 측면의 측면이 경사지게 노출되도록 메사 식각이 수행될 수 있다. 이러한 메사 식각에 의해 상기 전극층(25)의 주변 영역 상에 발광 구조물(23)이 존재하지 않는 그루브(groove)가 형성될 수 있다.
적어도 상기 발광 구조물(23)의 측면 상에 보호층(35)이 형성될 수 있다. 상기 보호층(35)은 이물질에 의해 상기 제1 도전형 반도체층(17), 상기 활성층(19) 및 상기 제2 도전형 반도체층(21) 사이의 전기적인 쇼트가 방지하여 주는 역할을 할 수 있다.
상기 보호층(35)의 하부는 상기 전극층(25)의 주변 영역의 상면에 접하고 상기 제2 도전형 반도체층(21)의 측면에 접하고, 상기 보호층(35)의 상부는 상기 제1 도전형 반도체층(17)의 주변 영역의 상면의 일부 영역에 접하도록 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 보호층(35)은 투명성과 절연성이 우수한 재질로 형성될 수 있다. 상기 제1 보호층(35)은 예를 들어, SiO2, SiOx, SiOxNy, Si3N4, TiO2 및 Al2O3로 이루어지는 그룹으로부터 선택된 하나를 포함할 수 있지만, 이에 대해 한정하지는 않는다.
상기 제1 도전형 반도체층(17) 상에 전극(31)이 형성될 수 있다. 상기 전극(31)은 불투명한 금속 물질로 형성되므로, 광의 투과를 방해하여 광이 상부 방향으로 출사되는 것을 방해할 수 있다. 따라서, 상기 제1 도전형 반도체층(17) 상에 가능한 좁은 면적을 갖는 전극(31)이 형성되어야 광의 출사를 최소한으로 방해할 수 있다. 따라서, 상기 전극(31)은 상기 제1 도전형 반도체층(17)의 면적보다 작은 패턴 형상으로 형성될 수 있다.
상기 전극(31)은 Au, Ti, Ni, Cu, Al, Cr, Ag 및 Pt로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함하는 단층 또는 다층 구조로 형성될 수 있다.
상기 전극(31)을 마스크로 하여 식각 공정을 수행하여 상기 전극(31)이 위치하지 않은 상기 제1 도전형 반도체층(17) 상에 러프니스 구조(roughness structure)을 갖는 광 추출 구조물(33)가 형성될 수 있다.
상기 광 추출 구조물(33)는 상기 활성층(19)에서 생성되어 상기 제1 도전형 반도체층(17)으로 진행된 광을 가능한 외부로 추출시켜 줌으로써, 광 추출 효율이 향상되어 궁극적으로 광 효율을 증진시킬 수 있다.
앞서 설명한 바와 같이 실시에에 따른 반도체 기판에 의해 2㎛ 내지 6㎛의 두꺼운 두께를 갖는 제1 도전형 반도체층(17)이 형성될 수 있고 상기 제1 도전형 반도체층(17) 상에 광 추출 구조물(33)가 형성될 수 있다. 따라서, 얇은 두께의 제1 도전형 반도체층(17) 상에 광 추출 구조물(33)가 형성될 때 광 추출 구조물(33)에 의해 활성층(19)이 노출되어 소자 불량으로 인한 수율 저하를 방지할 수 있다.
1: 성장 기판
3: 버퍼층
5, 15: 비 도전형 반도체층
7, 9, 11: 질화물 반도체층
13: 응력 제어층
17, 21: 도전형 반도체층
19: 활성층
23: 발광 구조물
24: 전류 차단층
25: 전극층
27: 접합층
29: 전도성 지지 기판
31: 전극
33: 광 추출 구조물
35: 보호층

Claims (18)

  1. 성장 기판;
    상기 성장 기판 상에 배치된 비 도전형 반도체층;
    상기 비 도전형 반도체층 상에 배치된 도전형 반도체층; 및
    상기 비 도전형 반도체층의 아래, 상기 비도전형 반도체층의 위 및 상기 비 도전형 반도체층 내부 중 하나에 배치되는 응력 제어층을 포함하고,
    상기 응력 제어층은 제1 내지 제3 질화물 반도체층을 포함하고,
    상기 제1 내지 제3 질화물 화합물 반도체층은 Al을 포함하고,
    상기 제1 및 제3 질화물 화합물 반도체층은 동일한 화합물 반도체 재질을 포함하는 반도체 기판.
  2. 제1항에 있어서,
    상기 성장 기판과 상기 비 도전형 반도체층 사이에 배치되는 버퍼층을 더 포함하는 반도체 기판.
  3. 제1항 또는 제2항에 있어서,
    상기 비 도전형 반도체층은 제1 및 제2 비 도전형 반도체층을 포함하고,
    상기 응력 제어층은 상기 제1 및 제2 비 도전형 반도체층 사이에 배치되는 반도체 기판.
  4. 삭제
  5. 제3항에 있어서,
    상기 제1 질화물 반도체층은 상기 제1 비 도전형 반도체층에 접하고,
    상기 제3 질화물 반도체층은 상기 제2 비 도전형 반도체층에 접하는 반도체 기판.
  6. 제1항에 있어서,
    상기 제1 내지 제3 질화물 반도체층은 서로 상이한 화합물 반도체 재질을 포함하는 반도체 기판.
  7. 삭제
  8. 제1항에 있어서,
    상기 제1 및 제3 질화물 반도체층은 AlGaN을 포함하는 반도체 기판.
  9. 제1항에 있어서,
    상기 제2 질화물 반도체층은 AlN을 포함하는 반도체 기판.
  10. 제1항에 있어서,
    상기 제1 내지 제3 질화물 반도체층은 Al(1-x)GaxN(0≤x≤1)을 포함하는 반도체 기판.
  11. 제10항에 있어서,
    상기 제2 질화물 반도체층에서 Ga의 함량은 0%가 되는 반도체 기판.
  12. 제10항에 있어서,
    상기 제1 및 제3 질화물 반도체층 중 적어도 하나의 질화물 반도체층에서 Al의 농도는 선형적으로 가변되는 반도체 기판.
  13. 제10항에 있어서,
    상기 제1 및 제3 질화물 반도체층 중 적어도 하나의 질화물 반도체층에서 Al의 농도는 비 선형적으로 가변되는 반도체 기판.
  14. 제10항에 있어서,
    상기 제1 및 제3 질화물 반도체층 중 적어도 하나의 질화물 반도체층에서 Al의 농도는 제1 구간에서 선형적으로 가변되고 제2 구간에서 비선형적으로 가변되는 반도체 기판.
  15. 제5항에 있어서,
    상기 제1 비 도전형 반도체층과 상기 제1 질화물 반도체층의 경계에서, 상기 제1 비 도전형 반도체층과 상기 제1 질화물 반도체층은 GaN을 공통으로 포함하는 반도체 기판.
  16. 제5항에 있어서,
    상기 제3 질화물 반도체층과 상기 제2 비 도전형 반도체층의 경계에서, 상기 제3 질화물 반도체층과 상기 제2 비 도전형 반도체층은 GaN을 공통으로 포함하는 반도체 기판.
  17. 제1항에 있어서,
    상기 도전형 반도체층은 n형 반도체층이고,
    상기 도전형 반도체층의 두께는 2㎛ 내지 6㎛인 반도체 기판.
  18. 제1 또는 제2항에 의한 반도체 기판을 마련하는 단계- 상기 도전형 반도체층은 제1 도전형 반도체층으로 명명됨;
    상기 반도체 기판 상에 활성층 및 제2 도전형 반도체층을 형성하는 단계- 상기 제1 도전형 반도체층, 상기 활성층 및 상기 제2 도전형 반도체층은 발광 구조물을 형성함;
    상기 또 다른 도전형 반도체층 상에 전류 차단층, 전극층, 접합층 및 전도성 지지 기판을 형성하는 단계;
    상기 반도체 기판을 뒤집어 상기 제1 도전형 반도체층이 노출되도록 상기 성장 기판을 제거하는 단계;
    상기 제1 도전형 반도체층 상에 전극을 형성하는 단계; 및
    적어도 상기 발광 구조물의 측면에 보호층을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
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