KR102256628B1 - 반도체 소자 - Google Patents
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Abstract
실시 예에 따른 반도체 소자는 실리콘 기판, 및 상기 실리콘 기판 상에 배치되는 반도체층을 포함하며, 상기 실리콘 기판의 비저항은 0.003[Ω㎝] ~ 0.008[Ω㎝]이며, 반도체층의 크랙 발생을 억제할 수 있으며, 동시에 동작 전압이 증가하는 것을 방지할 수 있다.
Description
실시 예는 반도체 소자에 관한 것이다.
GaN, AlN, InGaN과 같은 질화물 반도체는 자외선부터 적색 스펙트럼 영역까지 넓은 대역의 빛을 생성할 수 있고, 높은 절연 파괴(dielectric breakdown) 특성을 가지고 있어, LED 또는 고전력 소자 등에 사용되고 있다.
그러나 GaN 박막은 동종 기판의 부재로 인하여 사파이어, SiC, Si 등과 같은 이종 기판에서 성장되고 있으며, 그 결과 이종 기판과의 열팽창 계수의 차이로 인하여 웨이퍼 자체의 보우(bow) 또는 휘어짐이 커지게 되고, 심한 경우에는 GaN 박막에 크랙이 발생하거나 기판 자체가 깨지는 현상이 발생할 수 있다.
예컨대, 실리콘 기판 위에 InGaN/GaN 구조의 다중 양자 우물을 갖는 에피층을 포함하는 발광 소자를 성장시킬 때, 결함 밀도를 낮추기 위해서는 실리콘 기판 상에 성장되는 에피층의 두께가 두꺼워야 한다.
한편 기판과 성장되는 에피층 간의 열팽창 계수의 차이에 의한 인장 응력(tensile stress)을 보상해주기 위해서는 압축 응력(compressive stress)를 인가하게 되는데, 이때 성장시키는 에피층의 두께가 두껍기 때문에 보상을 위해서는 큰 압축 응력을 인가해야 한다. 실리콘 기판은 고온에서 연성을 갖는 상태(ductile)로 변하기 때문에 이러한 고온과 높은 압축 응력은 실리콘 기판에 소성 변형(plastic deformation)을 일으킬 수 있고, 그 결과 냉각 후의 실리콘 기판이 볼록한 형태의 큰 보우를 갖고 굳어지거나 또는 깨질 수 있다.
이와 같이 기판의 보우가 크면 기판의 온도 불균일을 초래하여 다중 양자 우물의 성장시 다중 양자 우물 내에 인듐 조성이 불균일할 수 있고, 이로 인하여 다중 양자 우물이 발생하는 발광 파장이 불균일할 수 있으며, 발광 소자의 수율을 저하시킬 수 있다.
실시 예는 에피층의 크랙 발생을 억제할 수 있으며, 동시에 동작 전압이 증가하는 것을 방지할 수 있는 반도체 소자를 제공한다.
실시 예에 따른 반도체 소자는 실리콘 기판; 및 상기 실리콘 기판 상에 배치되는 반도체층을 포함하며, 상기 실리콘 기판의 비저항은 0.003[Ω㎝] ~ 0.008[Ω㎝]이다.
상기 실리콘 기판에는 보론이 도핑될 수 있다.
상기 반도체층은 질화물 반도체층이고, 상기 반도체층은 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 발광 구조물을 포함할 수 있다.
상기 반도체 소자는 상기 제2 도전형 반도체층 상에 배치되는 전도층; 상기 제1 도전형 반도체층 상에 배치되는 제1 전극; 및 상기 제2 도전형 반도체층 상에 배치되는 제2 전극을 포함하는 더 포함할 수 있다.
또는 상기 반도체 소자는 상기 발광 구조물 상에 배치되는 제1 전극; 및 상기 발광 구조물 아래에 배치되고, 오믹층과 반사층을 포함하는 제2 전극을 더 포함할 수 있다.
실시 예는 에피층의 크랙 발생을 억제할 수 있으며, 동시에 동작 전압이 증가하는 것을 방지할 수 있다.
도 1은 실시 예에 따른 반도체 소자의 단면도를 나타낸다.
도 2는 비저항에 따른 실리콘 기판의 크랙의 길이를 나타낸다.
도 3은 실리콘 기판의 비저항에 따른 전류-전압 곡선을 나타낸다.
도 4는 실리콘 기판의 비저항에 따른 동작 전압의 변화를 나타낸다.
도 5는 도 1에 도시된 반도체 소자의 일 실시 예를 나타낸다.
도 6은 도 1에 도시된 반도체 소자의 다른 실시 예를 나타낸다.
도 7은 도 1에 도시된 반도체 소자의 또 다른 실시 예를 나타낸다.
도 8a, 도 9a, 및 도 10a는 일반적인 실리콘 기판에 형성되는 반도체 소자의 휨을 나타낸다.
도 8b, 도 9b, 및 도 10b는 실시 예에 따른 실리콘 기판에 형성되는 반도체 소자의 휨을 나타낸다.
도 2는 비저항에 따른 실리콘 기판의 크랙의 길이를 나타낸다.
도 3은 실리콘 기판의 비저항에 따른 전류-전압 곡선을 나타낸다.
도 4는 실리콘 기판의 비저항에 따른 동작 전압의 변화를 나타낸다.
도 5는 도 1에 도시된 반도체 소자의 일 실시 예를 나타낸다.
도 6은 도 1에 도시된 반도체 소자의 다른 실시 예를 나타낸다.
도 7은 도 1에 도시된 반도체 소자의 또 다른 실시 예를 나타낸다.
도 8a, 도 9a, 및 도 10a는 일반적인 실리콘 기판에 형성되는 반도체 소자의 휨을 나타낸다.
도 8b, 도 9b, 및 도 10b는 실시 예에 따른 실리콘 기판에 형성되는 반도체 소자의 휨을 나타낸다.
이하, 실시 예들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다. 또한 동일한 참조번호는 도면의 설명을 통하여 동일한 요소를 나타낸다.
도 1은 실시 예에 따른 반도체 소자(100)의 단면도를 나타낸다.
도 1을 참조하면, 반도체 소자(100)는 실리콘 기판(110), 및 반도체층(120)을 포함한다.
실리콘 기판(110)은 실리콘(Si) 또는 실리콘 카바이드(SiC)를 포함하는 실리콘계 물질로 이루어질 수 있다.
실리콘 기판(110)에는 보론이 도핑될 수 있으며, 실리콘 기판(110)의 비저항은 0.003[Ω㎝] ~ 0.008[Ω㎝]일 수 있다. 예컨대, 보론의 도핑 농도에 의하여 실리콘 기판(110)의 비저항 값이 조절될 수 있으나, 이에 한정되는 것은 아니다.
실리콘 기판(110)의 비저항을 0.003[Ω㎝] ~ 0.008[Ω㎝]로 하는 것은 반도체 제조 공정 중에 발생하는 실리콘 기판의 휨 정도를 줄이기 위함이다. 기판의 휨의 정도는 웨이퍼 레벨에서 측정되는 보우(bow)로 나타낸다. 여기서, 웨이퍼는 기판과, 기판 상에 성장되는 박막을 포괄하여 지칭할 수 있다.
보우는 기판과, 기판 상에 성장되는 박막의 열팽창률이 다르기 때문에 나타난다. 박막 성장에 필요한 고온 공정 후에 상온으로 냉각될 때, 열팽창률 차이에 따라 수축 정도가 다르게 나타나며, 이에 따라 웨이퍼의 휨이 발생할 수 있다. 이때, 웨이퍼의 두께 방향을 기준으로 가장 돌출한 위치와 가장 만곡된 위치 간의 거리를 보우(bow)라 정의할 수 있다. 보우는 동일 조건에서 웨이퍼의 직경의 제곱에 비례하여 커질 수 있다. 따라서, 대구경의 웨이퍼일수록 보우는 점점 커질 수 있다.
실리콘 기판 상에 동일 구조의 에피층 성장시, 실리콘 기판의 비저항 또는 도펀트의 도핑 농도에 따라서 에피층의 크랙 발생 길이가 달라질 수 있다.
도 2는 비저항에 따른 실리콘 기판의 크랙의 길이를 나타낸다.
샘플 A는 비저항이 0.008[Ω㎝]인 실리콘 기판이며, 샘플 B는 비저항이 0.004[Ω㎝]인 실리콘 기판이며, 샘플 A1은 비저항이 0.003[Ω㎝]인 실리콘 기판이며, 샘플 C는 비저항이 0.001[Ω㎝]인 실리콘 기판이다. g1은 샘플들의 비저항을 나타내고, g2는 샘플들의 크랙 길이를 나타낸다.
도 2를 참조하면, 에피층 성장시 실리콘 기판 내에 도펀트의 농도에 따라 실리콘의 물성에 변화가 발생할 수 있으며, 실리콘 기판의 탄성 계수가 증가할 수 있다.
에피층 성장 시 실리콘 기판은 볼록 형상 또는 오목 형상으로 변형될 수 있는데, 탄성 계수의 증가로 인하여 필요한 힘이 증가할 수 있다.
또한 실리콘 기판 상에 성장된 에피층이 상온으로 냉각될 때, 탄성 계수의 증가로 인하여 열팽창 계수의 차이로 인한 기판의 변형 정도가 감소될 수 있으며, 이로 인하여 에피층이 성장된 실리콘 기판은 볼록한 형상을 가지게 되며, 이는 에피층의 크랙 발생의 기저 원인으로 작용할 수 있다.
또한 실리콘 기판의 비저항에 의하여 발광 소자의 동작 전압이 영향을 받을 수 있다. 실리콘 기판의 비저항이 클수록 발광 소자의 동작 전압이 증가할 수 있다.
도 3은 실리콘 기판의 비저항에 따른 전류-전압 곡선을 나타내고, 도 4는 실리콘 기판의 비저항에 따른 동작 전압의 변화를 나타낸다.
도 3은 비저항이 서로 다른 4개의 샘플 웨이퍼들(W1 내지 W4)에 대한 전류 전압 곡선이고, 도 4는 도 3에 도시된 4개의 샘플 웨이퍼들(W1 내지 W4)로부터 형성되는 발광 소자에 대한 동작 전압의 변화를 나타낸다.
도 3 및 도 4를 참조하면, 샘플 웨이퍼들(W1 내지 W4)의 비저항이 증가할수록 발광 소자의 동작 전압이 증가하는 것을 알 수 있다. 특히 비저항이 0.01[Ω㎝]초과 시에 동작 전압이 크게 증가하는 것을 알 수 있다.
따라서 발광 소자의 동작 전압이 크게 증가하는 것을 방지하기 위해서는 실리콘 기판의 비저항이 0.01[Ω㎝] 이하이어야 한다. 동작 전압의 상승은 월 플러그 효율(Wall Plug Efficiency)의 하락을 의미하므로 이를 방지하기 위해서는 실리콘 기판의 비저항이 0.01[Ω㎝]이어야 하며, 제품 제조 공정의 동작 전압의 오차를 감안할 때, 안정적인 동작 전압을 확보하기 위해서는 0.002[Ω㎝]의 오차 마진을 둘 필요가 있다.
결국 안정적인 동작 전압을 확보기 위해서는 실리콘 기판의 비저항은 0.008[Ω㎝] 이하이어야 한다.
또한 실리콘 기판의 비저항이 0.003[Ω㎝]보다 작은 경우에는 에피층 성장 시에 실리콘 기판의 탄성 계수의 증가가 심할 수 있다.
실리콘 기판의 탄성 계수의 증가가 심할수록 에피층 성장 중에 실리콘 웨이퍼의 보잉(bowing)이 감소될 수 있고, 이로 인하여 에피층에 크랙(crack) 발생이 증가하거나 웨이퍼 자체의 깨짐을 발생시키거나, 또는 에피층을 박리(peeling)시킬 수 있고, 웨이퍼당 소자 수율을 감소시킬 수 있다.
결국 실시 예에 따른 실리콘 기판은 비저항이 0.003[Ω㎝] 이상이고, 0.008[Ω㎝] 이하이기 때문에, 에피층의 크랙 발생을 억제할 수 있으며, 동시에 반도체 소자의 동작 전압이 증가하는 것을 방지할 수 있다.
반도체층(120)은 실리콘 기판 상에 배치된다. 예컨대, 반도체층(120)은 질화물 반도체층일 수 있다. 예컨대, 반도체층은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가지는 반도체층일 수 있다.
도 5는 도 1에 도시된 반도체 소자(100)의 일 실시 예(100a)를 나타낸다.
도 5를 참조하면, 실시 예(100a)는 빛을 발생하는 발광 소자일 수 있으며, 실리콘 기판(110), 버퍼층(115), 및 발광 구조물(120a)을 포함할 수 있다.
도 5에 도시된 실리콘 기판(110)은 도 1에서 설명한 바와 동일할 수 있으며, 중복을 피하기 위하여 설명을 생략한다.
버퍼층(115)은 실리콘 기판(110) 상에 배치된다.
버퍼층(115)은 실리콘 기판(110)과 발광 구조물(120a) 간의 격자 상수의 차이로 인한 격자 부정합을 완화하여 발광 구조물(120a)의 품질을 확보하기 위하여 실리콘 기판(110)과 발광 구조물(120a) 사이에 형성될 수 있다.
버퍼층(115)은 AlN, SiC, Al2O3, InAlGaN, GaN, AlN, AlGaN, InGaN 중에서 선택되는 적어도 하나를 포함할 수 있으며, 단층 또는 복수의 층들로 이루어질 수 있다.
발광 구조물(120a)은 제1 도전형 반도체층(122), 활성층(124), 및 제2 도전형 반도체층(126)을 포함할 수 있다.
제1 도전형 반도체층(122)은 버퍼층(115) 상에 배치되며, 3족-5족, 2족-6족 등의 화합물 반도체일 수 있고, 제1 도전형 도펀트가 도핑될 수 있다.
제1 도전형 반도체층(122)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가지는 반도체일 수 있다. 예컨대, 제1 도전형 반도체층(122)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나를 포함할 수 있으며, n형 도펀트(예: Si, Ge, Se, Te 등)가 도핑될 수 있다.
활성층(124)은 제1 도전형 반도체층(122) 상에 배치되며, 제1 도전형 반도체층(122), 및 제2 도전형 반도체층(126)으로부터 제공되는 전자(electron) 및 정공(hole)의 결합(recombination) 과정에서 발생하는 에너지에 의해 광을 생성할 수 있다.
활성층(124)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가지는 반도체일 수 있으며, 우물층과 장벽층이 교대로 적층되는 다중 양자 우물(MQW: Multi Quantum Well) 구조일 수 있다. 우물층의 에너지 밴드 갭은 장벽층의 에너지 밴드 갭보다 작을 수 있다.
제2 도전형 반도체층(126)은 전자 차단층(128) 상에 배치되며, 3족-5족, 2족-6족 등의 반도체 화합물일 수 있고, 제2 도전형 도펀트가 도핑될 수 있다.
제2 도전형 반도체층(126)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가지는 반도체일 수 있다. 예컨대, 제2 도전형 반도체층(126)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나를 포함할 수 있으며, p형 도펀트(예: Mg, Zn, Ca,Sr, Ba)가 도핑될 수 있다.
발광 구조물(120a)은 활성층(124)과 제2 도전형 반도체층(126) 사이에 배치되는 전자 차단층(미도시)을 더 포함할 수 있다. 전자 차단층은 제1 도전형 반도체층(122)으로부터 활성층(124)으로 주입되는 전자가 제2 도전형 반도체층(126)으로 넘어가는(overflow) 것을 차단함으로써, 발광 효율을 향상시킬 수 있다. 전자 차단층은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체일 수 있으며, 전자 차단층의 에너지 밴드 갭은 활성층(124)의 에너지 밴드 갭, 및 제2 도전형 반도체층의 에너지 밴드 갭보다 클 수 있다.
도 6은 도 1에 도시된 반도체 소자의 다른 실시 예(300-1)를 나타낸다.
도 6을 참조하면, 실시 예(300-1)는 기판(310), 발광 구조물(320), 전도층(330), 제1 전극(342), 및 제2 전극(344)을 포함한다.
기판(310)은 도 1에서 설명한 실리콘 기판(110)과 동일할 수 있으며, 중복을 피하기 위하여 설명을 생략한다.
발광 구조물(320)은 도 5에서 설명한 발광 구조물(120a)와 동일할 수 있다.
즉 제1 도전형 반도체층(322)은 도 5의 제1 도전형 반도체층(122)과 동일할 수 있고, 활성층(324)은 도 5의 활성층(124)과 동일할 수 있고, 제2 도전형 반도체층(326)은 도 5의 제2 도전형 반도체층(126)과 동일할 수 있다.
다만 발광 구조물(320)은 제1 전극(342)과 접촉되는 공간을 확보하기 위하여 홈을 구비할 수 있다. 홈은 제2 도전형 반도체층(326), 활성층(324) 및 제1 도전형 반도체층(322)의 일부가 제거되어 형성될 수 있으며, 제1 도전형 반도체층(322)의 일부를 노출할 수 있다.
전도층(330)은 발광 구조물(320) 상에 배치된다.
전도층(330)은 전반사를 감소시킬 뿐만 아니라, 투광성이 좋기 때문에 활성층(324)으로부터 제2 도전형 반도체층(326)으로 방출되는 빛의 추출 효율을 증가시킬 수 있다.
전도층(330)은 투명 전도성 산화물, 예컨대, ITO(Indium Tin Oxide), TO(Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), AZO(Aluminum Zinc Oxide), ATO(Antimony tin Oxide), GZO(Gallium Zinc Oxide), IrOx, RuOx,RuOx/ITO, Ni, Ag, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO 중 하나 이상을 이용하여 단층 또는 다층으로 이루어질 수 있다.
제1 전극(342)은 노출되는 제1 도전형 반도체층(322) 상에 배치되며, 제1 도전형 반도체층(322)과 접촉할 수 있다. 제2 전극(344)은 전도층(330) 상에 배치되며, 전도층(330과 접촉할 수 있다.
도 7은 도 1에 도시된 반도체 소자의 또 다른 실시 예(300-2)를 나타낸다.
도 7을 참조하면, 실시 예(300-2)는 제2 전극(405), 보호층(440), 전류 차단층(Current Blocking Layer; 445), 발광 구조물(450), 패시베이션층(465), 및 제1 전극(470)을 포함한다.
제1 전극(470)은 발광 구조물(450) 상에 배치되고, 제2 전극(405)은 발광 구조물(450) 아래에 배치된다. 제2 전극(405)과 제1 전극(470)은 발광 구조물(450)에 전원을 제공한다.
제2 전극(405)은 지지층(support, 410), 접합층(bonding layer, 415), 배리어층(barrier layer, 420), 반사층(reflective layer, 425), 및 오믹층(ohmic layer, 430)을 포함할 수 있다.
지지층(410)는 발광 구조물(450)을 지지한다.
지지층(210)은 금속 또는 반도체 물질로 형성될 수 있다. 또한 지지층(410)은 전기 전도성과 열 전도성이 높은 물질로 형성될 수 있다. 예컨대, 지지층(410)는 구리(Cu), 구리 합금(Cu alloy), 금(Au), 니켈(Ni), 몰리브덴(Mo), 및 구리-텅스텐(Cu-W) 중 적어도 하나를 포함하는 금속 물질이거나, 또는 Si, Ge, GaAs, ZnO, SiC 중 적어도 하나를 포함하는 반도체일 수 있다.
접합층(415)은 지지층(410)과 배리어층(420) 사이에 배치될 수 있으며, 지지층(410)과 배리어층(420)을 접합시키는 본딩층(bonding layer)의 역할을 할 수 있다.
접합층(415)은 금속 물질, 예를 들어, In,Sn, Ag, Nb, Pd, Ni, Au, Cu 중 적어도 하나를 포함할 수 있다. 접합층(415)은 지지층(410)을 본딩 방식으로 접합하기 위해 형성하는 것이므로 지지층(410)을 도금이나 증착 방법으로 형성하는 경우에는 접합층(215)은 생략될 수 있다.
배리어층(420)은 반사층(425), 오믹층(430), 및 보호층(440)의 아래에 배치되며, 접합층(415) 및 지지층(410)의 금속 이온이 반사층(425), 및 오믹층(430)을 통과하여 발광 구조물(450)로 확산하는 것을 방지할 수 있다. 예컨대, 배리어층(420)은 Ni, Pt, Ti,W,V, Fe, Mo 중 적어도 하나를 포함할 수 있으며, 단층 또는 다층으로 이루어질 수 있다.
반사층(425)은 배리어층(420) 상에 배치될 수 있으며, 발광 구조물(450)로부터 입사되는 광을 반사시켜 주어, 광 추출 효율을 개선할 수 있다. 반사층(425)은 광 반사 물질, 예컨대, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하는 금속 또는 합금으로 형성될 수 있다.
반사층(425)은 금속 또는 합금과 IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등의 투광성 전도성 물질을 이용하여 다층으로 형성할 수 있으며, 예를 들어, IZO/Ni, AZO/Ag, IZO/Ag/Ni, AZO/Ag/Ni 등으로 형성할 수 있다.
오믹층(430)은 반사층(425)과 제2 반도체층(452) 사이에 배치될 수 있으며,제2 도전형 반도체층(452)에 오믹 접촉(ohmic contact)되어 발광 구조물(450)에 전원이 원활히 공급되도록 할 수 있다.
투광성 전도층과 금속을 선택적으로 사용하여 오믹층(430)을 형성할 수 있다. 예컨대 오믹층(430)은 제2 반도체층(452)과 오믹 접촉하는 금속 물질, 예컨대, Ag, Ni,Cr,Ti,Pd,Ir, Sn, Ru, Pt, Au, Hf 중 적어도 어느 하나를 포함할 수 있다.
보호층(440)은 제2 전극층(405)의 가장 자리 영역 상에 배치될 수 있다. 예컨대, 보호층(440)은 오믹층(430)의 가장 자리 영역, 또는 반사층(425)의 가장 자리 영역, 또는 배리어층(420)의 가장 자리 영역, 또는 지지층(410)의 가장 자리 영역 상에 배치될 수 있다.
보호층(440)은 발광 구조물(450)과 제2 전극(405) 사이의 계면이 박리되어 반도체 소자(300-2)의 신뢰성이 저하되는 것을 방지할 수 있다. 보호층(440)은 전기 절연성 물질, 예를 들어, ZnO, SiO2, Si3N4, TiOx(x는 양의 실수), 또는 Al2O3 등으로 형성될 수 있다.
전류 차단층(445)은 오믹층(430)과 발광 구조물(450) 사이에 배치될 수 있다. 전류 차단층(445)의 상면은 제2 도전형 반도체층(452)과 접촉하고, 전류 차단층(445)의 하면, 또는 하면과 측면은 오믹층(430)과 접촉할 수 있다. 전류 차단층(445)은 수직 방향으로 제1 전극(470)와 적어도 일부가 오버랩되도록 배치될 수 있다.
전류 차단층(445)은 오믹층(430)과 제2 도전형 반도체층(452) 사이에 형성되거나, 반사층(425)과 오믹층(430) 사이에 형성될 수 있으며, 이에 대해 한정하지는 않는다.
발광 구조물(450)은 오믹층(430) 및 보호층(440) 상에 배치될 수 있다.
발광 구조물(450)의 측면은 단위 칩으로 구분하는 아이솔레이션(isolation) 에칭 과정에서 경사면이 될 수 있다.
발광 구조물(450)은 제2 도전형 반도체층(452), 활성층(454), 및 제1 도전형 반도체층(456)을 포함할 수 있으며, 제2 도전형 반도체층(452)은 도 5에서 설명한 제2 도전형 반도체층(126)과 동일할 수 있고, 활성층(454)은 도 5에서 설명한 활성층(124)과 동일할 수 있고, 제1 도전형 반도체층(456)은 도 5에서 설명한 제1 도전형 반도체층(122)과 동일할 수 있으며, 중복을 피하기 위하여 설명을 생략한다.
패시베이션층(465)은 발광 구조물(450)을 전기적으로 보호하기 위하여 발광 구조물(450)의 측면에 배치될 수 있다. 패시베이션층(465)은 제1 도전형 반도체층(456)의 상면 일부 또는 보호층(440)의 상면에도 배치될 수 있다. 패시베이션층(465)은 절연 물질, 예컨대, SiO2, SiOx, SiOxNy, Si3N4, 또는 Al2O3 로 형성될 수 있다.
제1 전극(470)은 제1 도전형 반도체층(456) 상에 배치될 수 있다. 제1 전극(470)은 소정의 패턴 형상일 수 있다. 제1 도전형 반도체층(456)의 상면은 광 추출 효율을 증가시키기 위해 러프니스 패턴(미도시)이 형성될 수 있다. 또한 광 추출 효율을 증가시키기 위하여 제1 전극(470)의 상면에도 러프니스 패턴(미도시)이 형성될 수 있다.
도 8a, 도 9a, 및 도 10a는 일반적인 실리콘 기판에 형성되는 반도체 소자의 휨을 나타내고, 도 8b, 도 9b, 및 도 10b는 실시 예에 따른 실리콘 기판에 형성되는 반도체 소자의 휨을 나타낸다.
제1 실리콘 기판(710b)은 도 1에서 상술한 비저항 값(0.003[Ω㎝] ~ 0.008[Ω㎝])을 갖는 실리콘 기판일 수 있으며, 제2 실리콘 기판(710a)은 제1 실리콘 기판(710b)의 비저항 값보다 높은 비저항 값을 가질 수 있다.
도 8a 및 도 8b는 실리콘 기판(710a, 710b)에 반도체층을 성장하여 냉각시킨 후의 웨이퍼(705a, 705b)의 변형 상태를 나타낸다.
제1 웨이퍼(705a)는 볼록한 형태로 휘어지며, 제2 웨이퍼(705b)는 오목한 형태로 휘어지는 것을 알 수 있다.
도 9a 및 도 9b는 본딩층(730a, 730b)에 의하여 지지 기판(740a, 740b)을 웨이퍼(705a, 705b)에 본딩시킨 후의 상태를 나타낸다. 예컨대, 지지 기판(740a, 740b)은 실리콘 기판일 수 있다.
제1 지지 기판(740a), 제1 본딩층(730a), 제1 에피층(720a), 및 제1 실리콘 기판(710a)은 볼록하게 휘어진다. 반면에 제2 지지 기판(740b), 제2 본딩층(730b), 제2 에피층(720b), 및 제2 실리콘 기판(710b)은 볼록하게 휘어진다.
300℃ ~ 400℃의 온도로 본딩층(730a, 730b)에 의하여 웨이퍼(705a, 705b)와 지지 기판(740a, 740b)을 본딩하는 공정 시 웨이퍼(704a, 705b)와 지지 기판(740a, 740b)은 열 팽창에 의한 변형이 발생할 수 있다.
도 10a 및 도 10b는 리프트 오프 공정에 의하여 실리콘 기판(710a, 710b)을 제거한 후의 변형 상태를 나타낸다.
도 10a의 제1 지지 기판(740a), 제1 본딩층(730a), 및 제1 에피층(720a)은 도 9a보다 더 볼록하게 휘어질 수 있다. 도 10b의 제2 지지 기판(740b), 제2 본딩층(730b), 및 제2 에피층(720b)도 볼록하게 휘어지나, 도 10a보다는 볼록하게 휘어지는 정도가 낮을 수 있다.
이는 실리콘 기판들(710a, 710b) 사이의 도핑 농도의 차이, 또는 실리콘 기판들(710a, 710b)의 비저항의 차이에 따라 탄성 계수의 차이가 발생하며, 이러한 탄성 계수의 차이로 인하여 변형의 수준이 달라질 수 있다.
제1 실리콘 기판(710a)과 제2 실리콘 기판(710b) 간의 비저항의 차이로 인하여 탄성 계수의 차이가 발생할 수 있다. 도 10b의 제2 웨이퍼(705b)와 제2 지지 기판(740b) 간의 탄성 계수의 차이가 도 10a의 제1 웨이퍼(705a)와 제1 지지 기판(740a) 간의 탄성 계수의 차이보다 작을 수 있다.
실시 예는 제1 웨이퍼(705a)와 제1 지지 기판(740a) 간의 탄성 계수의 차이가 도 10a 경우보다 더 작기 때문에, 본딩 공정 및 리프트 오프 공정 후 에피층 내에 크랙(crack) 및 박리(pelling) 발생을 억제할 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
110: 실리콘 기판 115: 버퍼층
120: 반도체층 120a: 발광 구조물
122: 제1 도전형 반도체층 124: 활성층
126: 제2 도전형 반도체층.
120: 반도체층 120a: 발광 구조물
122: 제1 도전형 반도체층 124: 활성층
126: 제2 도전형 반도체층.
Claims (5)
- 실리콘 또는 실리콘 카바이트(SiC)을 포함하는 실리콘 기판; 및
상기 실리콘 기판 상에 배치되는 반도체층을 포함하고,
상기 반도체층은 상기 실리콘 기판 상에 배치되는 제1 도전형 반도체층과 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고,
상기 실리콘 기판의 비저항은 0.003[Ω㎝] ~ 0.008[Ω㎝]인 반도체 소자. - 제1항에 있어서,
상기 실리콘 기판에는 보론이 도핑되는 반도체 소자. - 제1항에 있어서,
상기 제1 도전형 반도체층은 n형 도펀트가 도핑된 n형 반도체층이고,
상기 제2 도전형 반도체층은 p형 도펀트가 도핑된 p형 반도체층이고,
상기 활성층은 우물층과 장벽층을 포함하는 반도체 소자. - 제3항에 있어서,
상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층 각각은 질화물 반도체층인 반도체 소자.
- 삭제
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