JP6723181B2 - 半導体装置および電力変換装置 - Google Patents

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Description

本発明は、６００Ｖ以上の高耐圧パワーモジュールに用いられるダイオードなどの半導体装置、および当該半導体装置を有する電力変換装置に関する。
従来、ｎ−型ドリフト層とｎ型カソード層との間にｎ型バッファ層を設けたダイオードが提案されている（例えば、特許文献１参照）。
特開２００７−１５８３２０号公報
従来のダイオードでは、ダイオードのオン電圧ＶＦとリカバリー損失ＥＲＥＣとのトレードオフ特性は、伝統的に重金属拡散あるいは電子またはイオンの照射技術を用いたライフタイム制御によって調整されていた。以下では、オン電圧ＶＦとリカバリー損失ＥＲＥＣとのトレードオフ特性のことを、ＶＦ−ＥＲＥＣトレードオフ特性という。
しかし、ライフタイム制御によってＶＦ−ＥＲＥＣトレードオフ特性を調整する場合、電子またはイオン照射時の被照射体との照射角度または温度等により、オン電圧ＶＦおよびリカバリー損失ＥＲＥＣのばらつきが大きくなるという問題があった。また、チップ通電動作時の自己発熱により格子欠陥が変化し電気的特性が変動するという問題があった。さらに、格子欠陥に起因するリーク電流が大きいことによる高温動作時の不具合等の問題があった。従って、ライフタイム制御に頼らずにＶＦ−ＥＲＥＣトレードオフ特性を調整することが望まれている。
本発明は、このような問題を解決するためになされたものであり、ライフタイム制御に頼らずにＶＦ−ＥＲＥＣトレードオフ特性を調整することが可能な半導体装置および当該半導体装置を有する電力変換装置を提供することを目的とする。
上記の課題を解決するために、本発明による半導体装置は、ｎ型ドリフト層と、ｎ型ドリフト層の表面に設けられた第１ｐ型アノード層と、第１ｐ型アノード層の表面に選択的に設けられ、ドナー不純物およびアクセプタ不純物を含み、かつ第１ｐ型アノード層とアクセプタ不純物濃度が同じである少なくとも１つの第２ｐ型アノード層と、ｎ型ドリフト層の裏面全体に設けられた単一のｎ型バッファ層と、ｎ型バッファ層の表面に平面視で互いに隣接して設けられたｎ型カソード層およびｐ型カソード層とを備え、ｎ型カソード層の厚さは、ｐ型カソード層の厚さ以上であり、第１ｐ型アノード層の厚さは、第２ｐ型アノード層の厚さ以上であり、ｎ型カソード層のドナー不純物濃度は、ｐ型カソード層のアクセプタ不純物濃度以上であり、第１ｐ型アノード層のアクセプタ不純物濃度は、第２ｐ型アノード層のドナー不純物濃度以上であり、第２ｐ型アノード層のアクセプタ不純物濃度は、第２ｐ型アノード層のドナー不純物濃度以上であり、第２ｐ型アノード層のドナー不純物濃度は、ｎ型ドリフト層のドナー不純物濃度以上であり、ｎ型カソード層およびｐ型カソード層は、繰り返して設けられる。
本発明によると、半導体装置は、ｎ型ドリフト層と、ｎ型ドリフト層の表面に設けられた第１ｐ型アノード層と、第１ｐ型アノード層の表面に選択的に設けられ、ドナー不純物およびアクセプタ不純物を含み、かつ第１ｐ型アノード層とアクセプタ不純物濃度が同じである少なくとも１つの第２ｐ型アノード層と、ｎ型ドリフト層の裏面全体に設けられた単一のｎ型バッファ層と、ｎ型バッファ層の表面に平面視で互いに隣接して設けられたｎ型カソード層およびｐ型カソード層とを備え、ｎ型カソード層の厚さは、ｐ型カソード層の厚さ以上であり、第１ｐ型アノード層の厚さは、第２ｐ型アノード層の厚さ以上であり、ｎ型カソード層のドナー不純物濃度は、ｐ型カソード層のアクセプタ不純物濃度以上であり、第１ｐ型アノード層のアクセプタ不純物濃度は、第２ｐ型アノード層のドナー不純物濃度以上であり、第２ｐ型アノード層のアクセプタ不純物濃度は、第２ｐ型アノード層のドナー不純物濃度以上であり、第２ｐ型アノード層のドナー不純物濃度は、ｎ型ドリフト層のドナー不純物濃度以上であり、ｎ型カソード層およびｐ型カソード層は、繰り返して設けられるため、ライフタイム制御に頼らずにＶＦ−ＥＲＥＣトレードオフ特性を調整することが可能となる。
本発明の実施の形態１による半導体装置の構成の一例を示す図である。 本発明の実施の形態２による半導体装置の構成の一例を示す図である。 本発明の実施の形態３による半導体装置の構成の一例を示す図である。 本発明の実施の形態４による半導体装置の構成の一例を示す図である。 本発明の実施の形態５による電力変換装置を適用した電力変換システムの構成を示すブロック図である。 前提技術による半導体装置の構成を示す図である。
本発明の実施の形態について、図面に基づいて以下に説明する。
＜前提技術＞
まず、本発明の前提となる技術について説明する。図６は、前提技術による半導体装置の構成を示す図である。
ｎ−型ドリフト層９の表面には、ｐ型アノード層１０が設けられている。ｐ型アノード層１０は、ｎ−型ドリフト層９の表面からアクセプタ不純物を拡散することによって形成される。
ｎ−型ドリフト層９の裏面には、ｎ型カソード層１１が設けられている。ｎ型カソード層１１は、ｎ−型ドリフト層９の裏面からドナー不純物を拡散することによって形成される。
アノード電極１２は、ｐ型アノード層１０とオーミック接触するように設けられている。カソード電極１３は、ｎ型カソード層１１とオーミック接触するように設けられている。
前提技術による半導体装置では、ライフタイム制御によってＶＦ−ＥＲＥＣトレードオフ特性を調整する必要があり、この場合、上述の問題がある。本発明は、このような問題を解決するためになされたものであり、以下に詳細に説明する。
＜実施の形態１＞
＜構成＞
図１は、本発明の実施の形態１による半導体装置の構成の一例を示す図である。
ｎ型ドリフト層であるｎ−型ドリフト層１の表面には、第１ｐ型アノード層であるｐ型アノード層２が設けられている。ｐ型アノード層２は、ｎ−型ドリフト層１の表面からアクセプタ不純物を拡散することによって形成される。具体的には、ｐ型アノード層２は、ｎ−型ドリフト層１の表面から拡散深さＸｐ２の領域に、アクセプタ不純物濃度Ｃｐ２のアクセプタ不純物を拡散することによって形成される。例えば、拡散深さＸｐ２は１．５〜８［μｍ］であり、アクセプタ不純物濃度Ｃｐ２は１Ｅ１５〜１Ｅ１７［ａｔｏｍ／ｃｍ３］である。拡散深さＸｐ２は、ｐ型アノード層２の厚さに相当する。なお、ｎ−型ドリフト層１は、ドナー不純物濃度Ｃｎのドナー不純物を含んでいる。
第２ｐ型アノード層であるｐ−型アノード層３は、ｐ型アノード層２の表面に選択的に複数設けられている。ｐ−型アノード層３は、ｎ−型ドリフト層１の表面からドナー不純物およびアクセプタ不純物を拡散することによって形成される。すなわち、ｐ−型アノード層３は、ドナー不純物およびアクセプタ不純物を含んでいる。ｐ−型アノード層３のアクセプタ不純物濃度は、ｐ型アノード層２のアクセプタ不純物濃度よりも低濃度である。具体的には、ｐ−型アノード層３は、ｎ−型ドリフト層１の表面から拡散深さＸｐ３の領域に、ドナー不純物濃度Ｃｎ３のドナー不純物およびアクセプタ不純物濃度Ｃｐ３のアクセプタ不純物を拡散することによって形成される。例えば、拡散深さＸｐ３はｐ型アノード層２の拡散深さＸｐ２の６０〜９５［％］であり、ドナー不純物濃度Ｃｎ３はｐ型アノード層２のクセプタ不純物濃度Ｃｐ２の６０〜９５［％］であり、アクセプタ不純物濃度Ｃｐ３は１Ｅ１５〜１Ｅ１７［ａｔｏｍ／ｃｍ３］である。拡散深さＸｐ３は、ｐ−型アノード層３の厚さに相当する。
ｎ−型ドリフト層１の裏面には、ｎ型バッファ層４が設けられている。ｎ型バッファ層４は、ｎ−型ドリフト層１の裏面からドナー不純物を拡散することによって形成される。
ｎ型カソード層５およびｐ型カソード層６は、ｎ型バッファ層４の表面に平面視で互いに隣接しかつ交互に複数設けられている。ｎ型カソード層５は、ｎ−型ドリフト層１の裏面からドナー不純物を拡散することによって形成される。具体的には、ｎ型カソード層５は、ｎ−型ドリフト層１の裏面から拡散深さＸｎ２の領域に、ドナー不純物濃度Ｃｎ２のドナー不純物を拡散することによって形成される。拡散深さＸｎ２は、ｎ型カソード層５の厚さに相当する。
また、ｐ型カソード層６は、ｎ−型ドリフト層１の裏面からアクセプタ不純物を拡散することによって形成される。具体的には、ｐ型カソード層６は、ｎ−型ドリフト層１の裏面から拡散深さＸｐ１の領域に、アクセプタ不純物濃度Ｃｐ１のアクセプタ不純物を拡散することによって形成される。拡散深さＸｐ１は、ｐ型カソード層６の厚さに相当する。
アノード電極７は、ｐ型アノード層２とオーミック接触するように設けられている。カソード電極８は、ｎ型カソード層５とオーミック接触するように設けられている。ｎ型カソード層５およびｐ型カソード層６は、カソード電極８を介して短絡している。
図１に示す半導体装置において、ｎ型カソード層５の拡散深さＸｎ２は、ｐ型カソード層６の拡散深さＸｐ１以上である。すなわち、拡散深さＸｎ２≧拡散深さＸｐ１の関係を満足している。
ｐ型アノード層２の拡散深さＸｐ２は、ｐ−型アノード層３の拡散深さＸｐ３以上である。すなわち、拡散深さＸｐ２≧拡散深さＸｐ３の関係を満足している。
ｎ型カソード層５のドナー不純物濃度Ｃｎ２は、ｐ型カソード層６のアクセプタ不純物濃度Ｃｐ１以上である。すなわち、ドナー不純物濃度Ｃｎ２≧アクセプタ不純物濃度Ｃｐ１の関係を満足している。
ｐ型アノード層２のアクセプタ不純物濃度Ｃｐ２は、ｐ−型アノード層３のドナー不純物濃度Ｃｎ３以上である。すなわち、アクセプタ不純物濃度Ｃｐ２≧ドナー不純物濃度Ｃｎ３の関係を満足している。
ｐ−型アノード層３のアクセプタ不純物濃度Ｃｐ３は、ｐ−型アノード層３のドナー不純物濃度Ｃｎ３以上である。すなわち、アクセプタ不純物濃度Ｃｐ３≧ドナー不純物濃度Ｃｎ３の関係を満足している。
ｐ−型アノード層３のドナー不純物濃度Ｃｎ３は、ｎ−型ドリフト層１のドナー不純物濃度Ｃｎ以上である。すなわち、ドナー不純物濃度Ｃｎ３≧ドナー不純物濃度Ｃｎの関係を満足している。
＜作用効果＞
まず、裏面ｐ／ｎピッチとＶＦ−ＥＲＥＣトレードオフ特性との関係について説明する。
一のｎ型カソード層５の幅と一のｐ型カソード層６の幅とを合わせた幅である裏面ｐ／ｎピッチを小さくすると、オン電圧ＶＦは増加し、リカバリー損失ＥＲＥＣは減少する。すなわち、ＶＦ−ＥＲＥＣトレードオフ特性を示すＶＦ−ＥＲＥＣトレードオフカーブは、高速側にシフトする。従って、各種用途に合わせたインバータに組み込むフリーホイールダイオードにおいて、裏面ｐ／ｎピッチを変化させることによってＶＦ−ＥＲＥＣトレードオフ特性を調整することが望ましい。しかし、裏面ｐ／ｎピッチを小さく設計し過ぎるとスナップオフ耐圧が低下し、裏面ｐ／ｎピッチを大きく設計し過ぎるとリカバリー耐量が低下する。図１に示す構成によれば、上記背反を回避することができ、広い範囲でＶＦ−ＥＲＥＣトレードオフ特性を調整することが可能となる。
次に、裏面ｐ／ｎショート率とＶＦ−ＥＲＥＣトレードオフ特性との関係について説明する。
裏面ｐ／ｎピッチにおけるｐの占有率である裏面ｐ／ｎショート率を小さくすると、オン電圧ＶＦは増加し、リカバリー損失ＥＲＥＣは減少する。すなわち、ＶＦ−ＥＲＥＣトレードオフカーブは、高速側にシフトする。従って、各種用途に合わせたインバータに組み込むフリーホイールダイオードにおいて、裏面ｐ／ｎショート率を変化させることによってＶＦ−ＥＲＥＣトレードオフ特性を調整することが望ましい。しかし、裏面ｐ／ｎショート率を小さく設計し過ぎるとスナップ耐圧が低下しかつクロスポイントが増加し、裏面ｐ／ｎショート率を大きく設計し過ぎるとリカバリー耐量が低下する。図１に示すようにｐ−型アノード層３を設けることによってアノード側からの注入効率を制御することができるため、上記背反を回避することができる。従って、ライフタイム制御に頼らずにＶＦ−ＥＲＥＣトレードオフ特性を調整することが可能となる。
次に、ｐ型アノード層とＶＦ−ＥＲＥＣトレードオフ特性との関係について説明する。
ｐ型アノード層のアクセプタ不純物濃度を下げると、オン電圧ＶＦは増加し、リカバリー損失ＥＲＥＣは減少する。すなわち、ＶＦ−ＥＲＥＣトレードオフカーブは、高速側にシフトする。また、副次的な効果として、ＯＮ状態のアノード側のキャリア濃度が下がることによってリカバリー時の逆方向電流Ｉｒｒも下がり、相対的にカソード側のキャリア濃度が高まるためスナップオフ耐量を向上させることができる。しかし、ｐ型アノード層のアクセプタ不純物濃度を下げ過ぎると耐圧が低下する。図１に示すようにｐ−型アノード層３を設けることによってアノード側からの注入効率を制御することができるため、上記背反を回避することができる。従って、ライフタイム制御に頼らずにＶＦ−ＥＲＥＣトレードオフ特性を調整することが可能となる。
次に、リカバリー時の最大遮断電流密度について説明する。
縦方向に寄生のバイポーラトランジスタ構造を有するダイオードでは、縦方向に寄生のバイポーラトランジスタ構造を有しないダイオードに比べて、リカバリー時の最大遮断電流密度が低下する。ここで、縦方向に寄生のバイポーラトランジスタ構造を有するダイオードとは、縦方向にＰＮＰまたはＮＰＮの構造を有するダイオードのことをいう。縦方向は、各層の厚さ方向に相当する。図１に示すようにｐ−型アノード層３を配置することによって縦方向に寄生のバイポーラトランジスタの動作を抑えることができるため、リカバリー時の最大遮断電流密度の低下を抑えることが可能となる。
なお、図１に示す構成において、ｐ−型アノード層３は、ｐ型カソード層６に対向する位置に設けられている。このとき、ｐ−型アノード層３の幅は、ｐ型カソード層６の幅と同じであってもよい。ｐ−型アノード層３の幅は、ｐ型カソード層６の幅よりも小さくてもよい。ｐ−型アノード層３は、離散的に複数設けられてもよい。いずれの構成であっても上記の効果が得られる。
上記では、ダイオードを一例として説明したが、耐圧クラスまたは半導体材料に制限はない。すなわち、図１に示す構成を、Ｓｉだけでなく、ＳｉＣまたはＧａＮ等のワイドバンドギャップの半導体材料を用いた半導体装置に適用しても、上記と同様の効果が得られる。また、図１に示す構成を、ＲＣ−ＩＧＢＴ（Reverse Conducting Insulated Gate Bipolar Transistor）等におけるダイオード領域に適用しても、上記と同様の効果が得られる。
＜実施の形態２＞
＜構成＞
図２は、本発明の実施の形態２による半導体装置の構成の一例を示す図である。
図２に示すように、ｐ−型アノード層３は、各ｎ型カソード層５に対向する位置に離散的に複数設けられている。また、ｐ−型アノード層３の幅Ｙｐ３は、ｎ型カソード層５の幅Ｙｎ２よりも小さい。その他の構成は、実施の形態１と同様であるため、ここでは詳細な説明を省略する。
本実施の形態２によれば、実施の形態１と同様に、ライフタイム制御に頼らずにＶＦ−ＥＲＥＣトレードオフ特性を調整することが可能となる。また、実施の形態１の図１に示すような、ｐ型カソード層６に対向する位置にｐ−型アノード層３を設ける場合よりも、ＶＦ−ＥＲＥＣトレードオフカーブを高速側にシフトすることが可能となる。
なお、図２の例では、ｎ型カソード層５に対向する位置にｐ−型アノード層３を離散的に複数設ける構成を示しているが、これに限るものではない。例えば、ｎ型カソード層５に対向する位置にｎ型カソード層５の幅と同じ幅のｐ−型アノード層３を設けてもよい。ｎ型カソード層５に対向する位置にｎ型カソード層５の幅よりも小さい幅のｐ−型アノード層３を設けてもよい。いずれの構成であっても上記の効果が得られる。
＜実施の形態３＞
図３は、本発明の実施の形態３による半導体装置の構成の一例を示す図である。
図３に示すように、ｐ−型アノード層３は、ｎ型カソード層５およびｐ型カソード層６の各々に対向する位置に設けられている。ｎ型カソード層５に対向する位置に設けられたｐ−型アノード層３は、離散的に複数設けられている。また、ｎ型カソード層５に対向する位置に設けられたｐ−型アノード層３の幅Ｙｐ３１は、ｐ型カソード層６に対向する位置に設けられたｐ−型アノード層３の幅Ｙｐ３２よりも小さい。その他の構成は、実施の形態１と同様であるため、ここでは詳細な説明を省略する。
本実施の形態３によれば、実施の形態１と実施の形態２とを組み合わせた効果が得られる。すなわち、ライフタイム制御に頼らずにＶＦ−ＥＲＥＣトレードオフ特性を調整することが可能となる。また、リカバリー時の最大遮断電流密度の低下を抑えることが可能となる。
なお、図３の例では、ｎ型カソード層５に対向する位置にｐ−型アノード層３を離散的に複数設け、ｐ型カソード層６に対向する位置にｐ型カソード層６の幅よりも小さい幅のｐ−型アノード層３を設ける構成を示しているが、これに限るものではない。例えば、ｎカソード層５に対向する位置にｎ型カソード層５の幅と同じ幅のｐ−型アノード層３を設けてもよい。ｎ型カソード層５に対向する位置にｎ型カソード層５の幅よりも小さい幅のｐ−型アノード層３を設けてもよい。また、ｐ型カソード層６に対向する位置にｐ型カソード層６の幅と同じ幅のｐ−型アノード層３を設けてもよい。ｐ型カソード層６に対向する位置にｐ−型アノード層３を離散的に複数設けてもよい。いずれの構成であっても上記の効果が得られる。
＜実施の形態４＞
図４は、本発明の実施の形態４による半導体装置の構成の一例を示す図である。
図４に示すように、ｐ−型アノード層３は、ｎ型カソード層５およびｐ型カソード層６の各々に対向する位置に設けられている。また、ｎ型カソード層５に対向する位置に設けられたｐ−型アノード層３の幅Ｙｐ３１は、ｎ型カソード層５の幅Ｙｎ２よりも小さい。ｐ型カソード層６に対向する位置に設けられたｐ−型アノード層３の幅Ｙｐ３２は、ｐ型カソード層６の幅Ｙｐ１よりも小さい。
本実施の形態４によれば、実施の形態１と実施の形態２とを組み合わせた効果が得られる。すなわち、ライフタイム制御に頼らずにＶＦ−ＥＲＥＣトレードオフ特性を調整することが可能となる。また、リカバリー時の最大遮断電流密度の低下を抑えることが可能となる。
なお、図４の例では、ｎ型カソード層５に対向する位置にｎ型カソード層５の幅よりも小さい幅のｐ−型アノード層３を設け、ｐ型カソード層６に対向する位置にｐ型カソード層６の幅よりも小さい幅のｐ−型アノード層３を設ける構成を示しているが、これに限るものではない。例えば、ｎカソード層５に対向する位置にｎ型カソード層５の幅と同じ幅のｐ−型アノード層３を設けてもよい。ｎカソード層５に対向する位置にｐ−型アノード層３を離散的に複数設けてもよい。また、ｐ型カソード層６に対向する位置にｐ型カソード層６の幅と同じ幅のｐ−型アノード層３を設けてもよい。ｐ型カソード層６に対向する位置にｐ−型アノード層３を離散的に複数設けてもよい。いずれの構成であっても上記の効果が得られる。
＜実施の形態５＞
本発明による実施の形態５は、上述した実施の形態１〜４による半導体装置を電力変換装置に適用したものである。本発明は特定の電力変換装置に限定されるものではないが、以下、実施の形態５として、三相のインバータに本発明を適用した場合について説明する。
図５は、本実施の形態５による電力変換装置を適用した電力変換システムの構成を示すブロック図である。
図５に示す電力変換システムは、電源１００、電力変換装置２００、負荷３００から構成される。電源１００は、直流電源であり、電力変換装置２００に直流電力を供給する。電源１００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路やＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源１００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。
電力変換装置２００は、電源１００と負荷３００の間に接続された三相のインバータであり、電源１００から供給された直流電力を交流電力に変換し、負荷３００に交流電力を供給する。電力変換装置２００は、図５に示すように、直流電力を交流電力に変換して出力する主変換回路２０１と、主変換回路２０１を制御する制御信号を主変換回路２０１に出力する制御回路２０３とを備えている。
負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車や電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。
以下、電力変換装置２００の詳細を説明する。主変換回路２０１は、スイッチング素子と還流ダイオードを備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源１００から供給される直流電力を交流電力に変換し、負荷３００に供給する。主変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態にかかる主変換回路２０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードから構成することができる。主変換回路２０１の各還流ダイオードには、上述した実施の形態１〜４のいずれかにかかる半導体装置を適用する。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷３００に接続される。
また、主変換回路２０１は、各スイッチング素子を駆動する駆動回路（図示なし）を備えているが、駆動回路は半導体モジュール２０２に内蔵されていてもよいし、半導体モジュール２０２とは別に駆動回路を備える構成であってもよい。駆動回路は、主変換回路２０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路２０１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。
制御回路２０３は、負荷３００に所望の電力が供給されるよう主変換回路２０１のスイッチング素子を制御する。具体的には、負荷３００に供給すべき電力に基づいて主変換回路２０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路２０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、主変換回路２０１が備える駆動回路に制御指令（制御信号）を出力する。駆動回路は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。
本実施の形態に係る電力変換装置では、主変換回路２０１の還流ダイオードとして実施の形態１〜４にかかる半導体モジュールを適用するため、電気的特性の向上を実現することができる。
本実施の形態では、２レベルの三相インバータに本発明を適用する例を説明したが、本発明は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベルやマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに本発明を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータに本発明を適用することも可能である。
また、本発明を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機やレーザー加工機、又は誘導加熱調理器や非接触器給電システムの電源装置として用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
１ ｎ−型ドリフト層、２ ｐ型アノード層、３ ｐ−型アノード層、４ ｎ型バッファ層、５ ｎ型カソード層、６ ｐ型カソード層、７ アノード電極、８ カソード電極、９ ｎ−型ドリフト層、１０ ｐ型アノード層、１１ ｎ型カソード層、１２ アノード電極、１３ カソード電極、１００ 電源、２００ 電力変換装置、２０１ 主変換回路、２０２ 半導体モジュール、２０３ 制御回路、３００ 負荷。

Claims (7)

  1. ｎ型ドリフト層と、
    前記ｎ型ドリフト層の表面に設けられた第１ｐ型アノード層と、
    前記第１ｐ型アノード層の表面に選択的に設けられ、ドナー不純物およびアクセプタ不純物を含み、かつ前記第１ｐ型アノード層とアクセプタ不純物濃度が同じである少なくとも１つの第２ｐ型アノード層と、
    前記ｎ型ドリフト層の裏面全体に設けられた単一のｎ型バッファ層と、
    前記ｎ型バッファ層の表面に平面視で互いに隣接して設けられたｎ型カソード層およびｐ型カソード層と、
    を備え、
    前記ｎ型カソード層の厚さは、前記ｐ型カソード層の厚さ以上であり、
    前記第１ｐ型アノード層の厚さは、前記第２ｐ型アノード層の厚さ以上であり、
    前記ｎ型カソード層のドナー不純物濃度は、前記ｐ型カソード層のアクセプタ不純物濃度以上であり、
    前記第１ｐ型アノード層のアクセプタ不純物濃度は、前記第２ｐ型アノード層のドナー不純物濃度以上であり、
    前記第２ｐ型アノード層のアクセプタ不純物濃度は、前記第２ｐ型アノード層のドナー不純物濃度以上であり、
    前記第２ｐ型アノード層のドナー不純物濃度は、前記ｎ型ドリフト層のドナー不純物濃度以上であり、
    前記ｎ型カソード層および前記ｐ型カソード層は、繰り返して設けられることを特徴とする、半導体装置。
  2. 前記第２ｐ型アノード層は、前記ｎ型カソード層に対向する位置に設けられ、
    前記第２ｐ型アノード層の幅は、前記ｎ型カソード層よりも小さいことを特徴とする、請求項１に記載の半導体装置。
  3. 前記第２ｐ型アノード層は、複数設けられていることを特徴とする、請求項２に記載の半導体装置。
  4. 前記第２ｐ型アノード層は、前記ｎ型カソード層および前記ｐ型カソード層の各々に対向する位置に設けられ、
    前記ｎ型カソード層に対向する位置に設けられた前記第２ｐ型アノード層の幅は、前記ｐ型カソード層に対向する位置に設けられた前記第２ｐ型アノード層の幅よりも小さいことを特徴とする、請求項１に記載の半導体装置。
  5. 前記ｎ型カソード層に対向する位置に設けられた前記第２ｐ型アノード層は、複数設けられていることを特徴とする、請求項４に記載の半導体装置。
  6. 前記第２ｐ型アノード層は、前記ｎ型カソード層および前記ｐ型カソード層の各々に対向する位置に設けられ、
    前記ｎ型カソード層に対向する位置に設けられた前記第２ｐ型アノード層の幅は、前記ｎ型カソード層の幅よりも小さく、
    前記ｐ型カソード層に対向する位置に設けられた前記第２ｐ型アノード層の幅は、前記ｐ型カソード層の幅よりも小さいことを特徴とする、請求項１に記載の半導体装置。
  7. 請求項１から６のいずれか１項に記載の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
    前記主変換回路を制御する制御信号を前記主変換回路に出力する制御回路と、
    を備える、電力変換装置。
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