JP2009141019A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】ボンディングレス実装が可能な高速の半導体装置を提供する。
【解決手段】
半導体装置１０は、半導体基板１と、半導体基板１上に形成されたシリコン酸化膜２と、シリコン酸化膜２上に形成された第１導電型の半導体層３とを備えるＳＯＩ基板４と、表面から半導体基板１の表面まで達するトレンチ６が設けられている。トレンチ６の側面には、不純物濃度が高い第２導電型の第１拡散層が形成される。また、第１拡散層７から離隔されて第１導電型の第２拡散層９が形成されている。トレンチ６内部に導体が埋め込まれて、第１拡散層とコンタクトする第１電極１０Ａが形成される。第２拡散層９の表面には、第２拡散層９とコンタクトする第２電極１０Ｂが形成される。ＳＯＩ基板４の一方の面側には一つの電極が形成され、他方の面側にもう一つの電極が形成されることを特徴とする。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、横型ＰｉＮダイオードの構造及びその製造方法に関する。

スイッチング電源やインバータ回路などの電力変換装置では、パワーＭＯＳＦＥＴやＩＧＢＴのようなスイッチング素子とともにＰｉＮダイオードが用いられている。このような電力用のＰｉＮダイオードはスイッチングの高速化及びチップ面積縮小化のために電流密度を高くすることが有効である。特に、ＳＯＩ基板を用いた横型ＰｉＮダイオードの場合、膜厚の薄いＳＯＩ層をドリフト層として用いることから、放熱効率が良く、電流密度を高くすることができる（例えば、特許文献１参照）。大電流密度化により、逆回復時間が１０ｎｓ程度の超高速ダイオードを実現することができる。

従来のワイヤボンディングのような実装配線において、ＰｉＮダイオードに大電流密度の電流が流れ込むと、ワイヤ配線での発熱による断線の危険性、オン抵抗の増大、配線インダクタンスのような寄生インダクタンスの増大などの問題が生じる。これらの問題を解決するために、ボンディングレス実装配線が提案されている。このボンディングレス実装配線によれば、ワイヤボンディングを有しないため、断線の危険性が無くなり、オン抵抗が低下し、配線インダクタンスを低減することができるので有利である。

このようなボンディングレス配線を横型ＰｉＮダイオードに適用するためには、チップ表面に２電極を有するＰｉＮダイオードとする必要がある。すなわち、従来の横型ＰｉＮダイオードの場合、Ｐ+型エミッタ拡散層（Ｐアノード）、Ｎ+型エミッタ拡散層（Ｎカソード）がチップ表面に形成され、それぞれについて引き出し電極を設ける必要がある。このため、チップ面積が小さくなるとボンディングレス実装を実現することは困難となる。

シリコン基板をＰアノードまたはＮカソードの１電極（裏面電極）として用いることが有効である。そうすることにより、チップ表面が１電極となり、ボンディングレス実装が実現可能となる。それが、ダイオードの大電流密度化、ひいては高速化に寄与する。
特開２０００−１７４１１５号公報

本発明は、ボンディングレス実装を可能にした、高速の半導体装置及びその製造方法を提供することを目的とする。

本発明の一つの態様において、半導体装置は、半導体基板と、半導体基板上に形成されたシリコン酸化膜と、シリコン酸化膜上に形成された第１導電型の半導体層とを備えるＳＯＩ基板と、半導体層の表面から半導体基板の表面まで達するトレンチと、トレンチに面した半導体層の側面に形成され半導体層より不純物濃度が高い第２導電型の第１拡散層と、第１拡散層から離隔されて半導体層内に形成され半導体層より不純物濃度が高い第１導電型の第２拡散層と、トレンチ内部に埋め込まれ半導体基板及び第１拡散層と接続する第１電極と、第２拡散層と接続し半導体層側に形成された第２電極とを備えたことを特徴とする。

本発明の他の態様において、半導体装置は、半導体基板と、半導体基板上に形成されたシリコン酸化膜と、シリコン酸化膜上に形成された第１導電型の半導体層とを備えるＳＯＩ基板と、半導体層の表面から半導体基板の内部まで達するトレンチと、トレンチに面した半導体層の側面に形成され、半導体層より不純物濃度が高い第２導電型の第１拡散層と、第１拡散層から離隔されて半導体層内に形成され、半導体層より不純物濃度が高い第１導電型の第２拡散層と、トレンチ内部に埋め込まれ半導体基板及び第１拡散層と接続する第１電極と、第２拡散層と接続し半導体層側に形成された第２電極とを備えたことを特徴とする。

さらに本発明の他の態様において、半導体装置の製造方法は、半導体基板と、半導体基板上に形成されたシリコン酸化膜と、シリコン酸化膜上に形成された第１導電型の半導体層とを備えたＳＯＩ基板に対して、該ＳＯＩ基板上に酸化膜を形成する工程と、酸化膜の表面からシリコン酸化膜に達するトレンチを形成する工程と、トレンチに面した半導体層の側面に、斜め上方よりイオン注入を行い、第２導電型の第１拡散層を形成する工程と、トレンチから離隔して設けられた酸化膜の開口部を介して、半導体層の表面にイオン注入を行い、第１導電型の第２拡散層を形成する工程と、トレンチの底面を前記半導体基板に達するまでエッチングする工程と、スパッタ法により、トレンチの内部及び開口部に導体を埋め込む工程とを備える。

本発明によれば、ボンディングレス実装が可能な高速の半導体装置及びその製造方法を提供することができる。

[第１の実施形態]
以下、図面を参照しながら、本発明に係る半導体装置の第１の実施形態について説明する。図１は、第１の実施形態に係る横型ＰｉＮダイオードの概略的な構造断面図である。

本実施の形態に係る横型ＰｉＮダイオード１０は、ＳＯＩ基板４内に形成されて構成される。ここで、ＳＯＩ基板４は、単結晶シリコンから成る半導体基板１と、その半導体基板１上に形成された所定の厚さの埋め込み酸化膜（ＢＯＸ）２と、その埋め込み酸化膜２の上に形成された後述するエミッタ拡散層より不純物ドープ濃度が低いＮ-型シリコン活性層（以下、ＳＯＩ活性層という）３により構成される。

ＳＯＩ活性層３の表面上には、熱酸化により形成された、例えばシリコン酸化膜のような絶縁膜５が約３００ｎｍの膜厚で形成されている。絶縁膜５には、所定の位置にコンタクトホール８Ａ、８Ｂが開口されている。ＳＯＩ基板４内部には、コンタクトホール８Ａを通じて、深さ方向に、半導体基板１まで達するトレンチ６が形成されている。トレンチ６に面したＳＯＩ活性層３の側面には、例えばボロン（Ｂ）がイオン注入によりＳＯＩ活性層３よりも高濃度で不純物ドープされたＰ+型エミッタ拡散層（Ｐアノード）７が形成されている。Ｐ+型エミッタ拡散層７は、以下で詳細に説明するように、斜め上方よりイオン注入することにより形成される。そのため、側面から横方向に非常に浅い拡散領域を形成することができる。その結果、エミッタ不純物総量を減少させることができ、ダイオードの高速化に寄与する。

ＳＯＩ活性層３のカソード領域には、コンタクトホール８Ｂをマスクとして、例えばリン（Ｐ）をイオン注入によりＳＯＩ活性層３よりも高濃度に不純物ドープされたＮ+型エミッタ拡散層（Ｎカソード）９が形成されている。

トレンチ６には、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）のような導体膜が順に埋め込まれてアノード電極１０Ａが形成される。アノード電極１０Ａは、トレンチ６の側面において、Ｐ+型エミッタ拡散層７と電気的に接続する。アノード電極１０Ａの底に埋め込まれたチタン原子は活性化アニール工程での熱処理により、シリコン基板１内に浸潤してシリコン基板１をシリサイド化する。それによって、アノード電極１０Ａとシリコン基板１との接触抵抗が低下する。チタンとアルミニウムとの間に挿入される窒化チタン膜は、アルミニウムがシリコンに拡散しないように、バリアメタルとして作用する。結果として、アノード電極１０Ａの上部のアルミニウムと、シリコン基板１とは低接触抵抗で電気的に接続される。ここで、上記チタン以外に、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、モリブデン（Ｍｏ）、タングステン（Ｗ）等の他の金属を使用してシリサイドを形成してもよい。

コンタクトホール８Ａ、８Ｂにはアルミニウムがスパッタ法により埋め込まれる。コンタクトホール８Ｂに埋め込まれたアルミニウムはＮ+型エミッタ拡散層９と電気的に接続し、Ｎ+型エミッタ拡散層９のカソード電極１０Ｂを形成している。アノード電極１０Ａとカソード電極１０Ｂの上部には、それぞれアルミニウム薄膜１１Ａ、１１Ｂが形成されている。アルミニウム薄膜１１Ａはアノード電極１０Ａと電気的に接続し、Ｐ+型エミッタ拡散層７のフィールドプレートとして機能する。また、アルミニウム薄膜１１Ｂはカソード電極１０Ｂと電気的に接続し、Ｎ+型エミッタ拡散層９のフィールドプレートとして機能する。

アルミニウム薄膜１１Ａ、１１Ｂの表面には、例えばプラズマＣＶＤ法により、例えばＢＰＳＧ絶縁膜のような層間絶縁膜１２が形成されている。アルミニウム薄膜１１Ａと１１Ｂとは、層間絶縁膜１２により互いに絶縁されている。Ｎ+型エミッタ拡散層９領域の上部の層間絶縁膜１２には、コンタクトホール１３が開口されている。層間絶縁膜１２の表面には、スパッタ法により例えばアルミニウムが堆積されて、フォトリソグラフィー技術によりパターニングされたパッド電極１４が形成されている。パッド電極１４とアルミニウム薄膜１１Ｂとはコンタクトホール１３を介して互いに電気的に接続されている。

本実施形態に係る横型ＰｉＮダイオード１０によれば、アノード電極１０Ａの底面がシリコン基板１と接しており、シリコン基板１の接触面がシリサイド化されていることから、シリコン基板１の裏面を電極として利用することができる。それによって、ＳＯＩ基板４の表面に１電極、ＳＯＩ基板４の裏面に１電極を有する構造とすることができる。この電極構成により、横型ＰｉＮダイオードにおいて、ボンディングレス実装配線を実現することが可能となる。

続いて、本実施形態に係るＰｉＮダイオードの実装方法について、図面を参照して具体的に説明する。図２（Ａ）は、従来のＰｉＮダイオードの実装構造の概略を示し、図２（Ｂ）は本実施形態に係るＰｉＮダイオードの実装構造の概略を示している。従来の横型ＰｉＮダイオード２０は、上記したようにチップ表面に２つのパッド電極２１Ａ、２１Ｂを有する。チップの周囲には、アルミニウム又は銅などから成る配線パターン２２Ａ、２２Ｂが例えばエッチングにより形成されている。配線パターン２２Ａ、２２Ｂの表面には、例えばニッケルメッキが施されている。パッド電極２１Ａ、２１Ｂは、アルミニウムのようなワイヤボンディング２３Ａ、２３Ｂにより、それぞれ配線パターン２２Ａ、２２Ｂと接続されている。アルミニウムボンディングは例えば超音波ボンディングにより形成される。

これに対して、本実施形態に係る横型ＰｉＮダイオード１０は、チップの表面Ｓ１に１電極、裏面Ｓ２に１電極構造を有する。パッド電極１４は、例えば金（Ａｕ）から成るバンプ２４を介して配線パターン２５と接続されて樹脂製の基板２６に実装されている。本実施形態に係る横型ＰｉＮダイオード１０においては、従来のＰｉＮダイオード２０のようにワイヤボンディングを必要としない。したがって、大電流密度化が可能であり、結果として、ダイオードの高速化を実現することができる。

次に、本実施形態に係る横型ＰｉＮダイオード１０の製造方法について図面を参照しながら詳細に説明する。

図３から図９は、本実施の形態に係る横型ＰｉＮダイオード１０の製造プロセスの一部を示したものである。説明の都合上、アニール工程については省略する。

まず、工程１として、図３に示すように、シリコン単結晶基板１、その上に例えば厚さが３μｍの埋め込み酸化膜（ＢＯＸ）２、その上に例えば厚さが５μｍで不純物濃度が３×１０^１５ｃｍ^−３のＳＯＩ活性層３が順に形成されたＳＯＩ基板４を準備する。該ＳＯＩ基板４に熱酸化処理をして、例えば膜厚３００ｎｍのシリコン酸化膜のような絶縁膜５を形成する。次に、表面全体にフォトレジストを塗布し、フォトリソグラフィー技術を使って、トレンチを形成すべき領域に開口を有するマスク３０を形成する。該マスク３０を使って、ＲＩＥ等によるドライエッチング（異方性エッチング）により、トレンチを形成するべき領域にコンタクトホール８Ａを開口する。続いて、Ｏ_２によるアッシング及び硫酸加水処理を行い、マスク３０を除去する。

次に、工程２として、図４に示すように、絶縁膜５をマスクとして、ＲＩＥ等のドライエッチングを行い、ＳＯＩ活性層３内にトレンチ６を形成する。この際、埋め込み酸化膜２はエッチングストッパーとして機能する。続いて、トレンチ６に面したＳＯＩ活性層３に向けて、斜め上方より、例えばボロン（Ｂ）を、例えば１×１０^１８ｃｍ^−３の濃度でイオン注入し、縦方向に伸長したＰ+型エミッタ拡散層７Ａ、７Ｂを形成する。ここで、不純物イオンは、ＳＯＩ活性層３の側面に対して、大きな入射角で入射する。そのため、ＳＯＩ活性層３の側面には、トレンチ６から横方向に非常に短い距離にピークを有する不純物濃度プロファイルが形成される。熱拡散の結果、横方向に非常に浅く拡散したＰ+型エミッタ拡散層７Ａ、７Ｂが形成される。Ｐ+型エミッタ拡散層７Ａ、７Ｂの横方向の拡散深さは、例えば約０．５μｍである。

次に、工程３として、図５に示すように、表面全体にフォトレジストを塗布し、フォトリソグラフィー技術を使って、Ｎ+型エミッタ拡散層を形成するべき領域に開口を有するマスク３２を形成する。該マスク３２を使って、ＲＩＥ等のドライエッチングにより、シリコン酸化膜５にコンタクトホール８Ｂを開口する。次いで、マスク３２を使って、例えばリン（Ｐ）を、例えば１×１０^１８ｃｍ^−３の濃度でイオン注入し、Ｎ+型エミッタ拡散層９を形成する。Ｎ+型エミッタ拡散層６の拡散深さは、例えば約０．５μｍである。ＳＯＩ活性層３内のＰ+型エミッタ拡散層７Ａ、７ＢとＮ+型エミッタ拡散層９とに挟まれた領域は、例えば長さが約３６μｍのドリフト領域１５を構成し、該ドリフト領域１５を電流がＰ+型エミッタ拡散層７Ａ、７ＢからＮ+型エミッタ拡散層９へ横方向に流れる。

次に、工程４として、図６に示すように、全面にフォトレジストを塗布し、フォトリソグラフィー技術により、トレンチ６の領域にのみ開口を有するマスク３３を形成する。次いで、該マスク３３を使って、ＲＩＥ等によるドライエッチングを行い、埋め込み酸化膜２にコンタクトホール３４を開口する。次いで、Ｏ_２アッシング及び硫酸加水処理によりマスク３３を除去する。

次に、工程５として、図７に示すように、スパッタ法により、例えば、チタン、窒化チタン、アルミニウムのような導体膜を順にトレンチ６及びコンタクトホール８Ｂ内に埋め込み、金属層１１を形成する。次いで、アニール処理を行い、トレンチ６の底部３５に面したシリコン基板１の表面をシリサイド化する。チタン金属イオンはシリコン基板１内に熱拡散し、トレンチとの接触面がシリサイドを形成する。その結果、両者の接触抵抗が減少する。次いで、表面にレジストを塗布し、フォトリソグラフィー技術を使って、Ｐ+型エミッタ拡散層７Ａ、７ＢとＮ+型エミッタ拡散層９との間に開口を有するマスク３６を形成する。続いて、該マスク３６を使って、金属層１１をエッチングし、フィールドプレートとなる金属層１１Ａ、１１Ｂを形成する。次いで、Ｏ_２アッシングによりマスク３６を除去する。

次に、工程６として、図８に示すように、例えばプラズマＣＶＤ法により層間絶縁膜となるＢＰＳＧ膜１２を例えば約１μｍ堆積する。ＢＰＳＧ膜１２により、アノード電極１０Ａとカソード電極１０Ｂは絶縁される。次いで、表面全体にフォトレジストを塗布し、Ｎ+型エミッタ拡散層９の上部に開口を有するマスク３７を形成する。

次に、工程７として、図９に示すように、マスク３７を使って、ドライエッチングを行い、ＢＰＳＧ膜１２にコンタクトホール１３を開口する。次いで、表面全体にスパッタ法により、例えばアルミニウム膜を例えば５００ｎｍの膜厚で堆積する。次いで、フォトリソグラフィー及びフォトエッチングプロセスによりパターニングしてパッド電極１４を形成する。

[第２の実施形態]
次に、本発明の第２の実施形態に係る半導体装置について説明する。図１０は、第２の実施形態に係る横型ＰｉＮダイオードの概略的な構造断面図である。第２の実施形態に係る横型ＰｉＮダイオードは、トレンチ６の底部のシリコン基板１の表面に付加的拡散層４４が形成されている点で、第１実施形態と異なる。第２実施形態において、第１実施形態と同一の構成要素については同一符号で示す。

図１０に示すように、トレンチ６の底面直下には、付加的拡散層４４が形成されている。シリコン基板１は、付加的拡散層４４と同じ導電型である。すなわち、この例ではシリコン基板１は、Ｐ型半導体基板である。Ｐ+型エミッタ拡散層４３は、第１実施形態のＰ+型エミッタ拡散層７と対応している。酸化膜４１は、第１実施形態のシリコン酸化膜５より薄く形成されている。これ以外の構成については、第１実施形態と同様であるので、説明を省略する。

第２の実施形態によれば、トレンチ底部でのシリコン基板１とアノード電極１０Ａとの接触抵抗を低下させることができ、大電流密度化が可能である。結果として、ダイオードの高速化を実現することができる。また、以下で説明するように、アノードとなるＰ+型エミッタ拡散層４３と付加的拡散層４４は同一工程で同時に形成することができるため、余分な工程を必要とせず、プロセスを簡略化することが可能である。

以下に、第２の実施形態に係る横型ＰｉＮダイオード４０の製造方法について図面を参照しながら説明する。図１１から図１６は、本実施の形態に係る横型ＰｉＮダイオード４０の製造プロセスの一部を示したものである。説明の都合上、アニール工程については省略する。

まず、工程１として、図１１に示すように、第１実施形態と同様のＳＯＩ基板４を準備し、ＳＯＩ基板４を熱酸化処理して、例えば、膜厚３００ｎｍのシリコン酸化膜のような絶縁膜５を形成する。次に、表面全体にフォトレジストを塗布し、フォトリソグラフィー技術を使ってマスク３０を形成する。このマスク３０を使って、トレンチを形成するべき領域にコンタクトホール８Ａを開口する。次いで、マスク３０を除去する。

次に、工程２として、図１２に示すように、絶縁膜５をマスクとして、ＲＩＥ等のドライエッチングを行い、ＳＯＩ活性層３内にトレンチ６を形成する。この際、埋め込み酸化膜２はエッチングストッパーとして機能する。

次に、工程３として、図１３に示すように、ＳｉＯ２−ＲＩＥにより全面エッチバックを施し、埋め込み酸化膜（ＢＯＸ）２を開口する。その結果、シリコン基板１にまで達するトレンチ６が形成される。この際、シリコンは、選択比がＳｉＯ２に比べ大きいためエッチングストッパーとして機能する。

次に、工程４として、図１４に示すように、熱酸化処理し、ＳＯＩ活性層３の表面及びシリコン基板の表面に、例えば、膜厚が５０ｎｍ程度の薄い酸化膜４１を形成する。次いで、全面にレジストを塗布し、フォトリソグラフィー技術を使って、トレンチ６領域に開口を有するマスク４２を形成する。

次に、工程５として、図１５に示すように、希フッ酸等によりウエットエッチングを施し、トレンチ６の側壁及び底面の酸化膜４１を除去する。次いで、斜め上方より、トレンチ６の側壁及び底面に向けて、例えばボロン（Ｂ）を、例えば１×１０^１８ｃｍ^−３の濃度でイオン注入し、深さ方向に伸長したＰ+型エミッタ拡散層４３ａ、４３ｂを形成する。このとき、トレンチ底面にもボロンが注入され、Ｐ+型の付加的拡散層４４が形成される。ここで、シリコン基板１がＮ型半導体であるとすると、ＰＮ接合が形成され、シリコン基板１からアノード電極１０Ａに電流が流れなくなる。したがって、シリコン基板１も付加的拡散層４４と同じＰ型半導体である必要がある。尚、付加的拡散層４４は、斜めイオン注入により形成されるため、トレンチ側壁のＰ+型エミッタ拡散層４３ａ、４３ｂに比べ不純物濃度が低くなる可能性がある。したがって、接触抵抗を低減するために、垂直上方から再度イオン注入を行うこともできる。

次に、工程６として、図１６に示すように、表面全体にフォトレジストを塗布し、次いでフォトリソグラフィー技術を使って、Ｎ+型エミッタ拡散層を形成するべき領域に開口を有するマスク３２を形成する。該マスク３２を使って、例えばリン（Ｐ）を、例えば１×１０^１８ｃｍ^−３の濃度でイオン注入し、Ｎ+型エミッタ拡散層９を形成する。

以降の工程は、上述した第１実施形態に係る図３から図９と同様なので、説明を省略する。

[第３の実施形態]
次に、本発明の第３の実施形態に係る半導体装置について説明する。図１７は、第３の実施形態に係る横型ＰｉＮダイオードの概略的な構造断面図である。第３の実施形態に係る横型ＰｉＮダイオードは、トレンチ６の底部がシリコン基板１の内部まで達しており、その周囲に付加的拡散層６６が形成されている点で、上述した第１実施形態及び第２実施形態と異なる。第３実施形態において、第１実施形態と同一の構成要素については同一符号で示す。

図１７に示すように、トレンチ６の底部６３が、シリコン基板１の内部まで達しており、シリコン基板１には凹部６３が形成されている。凹部６３の周囲にはそれを覆うように付加的拡散層６６が形成されている。付加的拡散層６６は、Ｐ+型エミッタ拡散層６５と同程度かやや低い濃度でイオン注入されて形成されたＰ+型拡散層である。シリコン基板１は、付加的拡散層６６と同一導電型である。すなわち、この例ではシリコン基板１は、Ｐ型半導体基板である。Ｐ+型エミッタ拡散層６５は、第１実施形態のＰ+型エミッタ拡散層７と対応している。これ以外の構成については、第１実施形態と同様であるので、説明を省略する。

アノード電極１０Ａがシリコン基板１内部に達していることにより、アノード電極１０Ａとシリコン基板１との接触面積が増加する。また、それに伴い、アノード電極１０Ａの底部周囲に形成される付加的拡散層６６の領域も拡大する。

第３の実施形態によれば、トレンチ６底部でのシリコン基板１とアノード電極１０Ａとの接触抵抗をより低下させることができ、大電流密度化が可能である。結果として、ダイオードの高速化を実現することができる。また、以下で説明するように、アノードとなるＰ+型エミッタ層６５と付加的拡散層６６は同一工程で同時に形成することができるため、余分な工程を必要とせず、プロセスを簡略化することが可能である。

以下に、第３の実施形態に係る横型ＰｉＮダイオード６０の製造方法について図面を参照しながら説明する。図１８から図２５は、本実施の形態に係る横型ＰｉＮダイオード６０の製造プロセスの一部を示したものである。説明の都合上、アニール工程については省略する。

まず、工程１として、図１８に示すように、第１実施形態と同様のＳＯＩ基板４を準備し、ＳＯＩ基板４を熱酸化処理して、例えば、膜厚３００ｎｍのシリコン酸化膜のような絶縁膜５を形成する。次に、表面全体にフォトレジストを塗布し、フォトリソグラフィー技術を使ってマスク３０を形成する。このマスク３０を使って、トレンチを形成するべき領域にコンタクトホール８Ａを開口する。次いで、マスク３０を除去する。

次に、工程２として、図１９に示すように、絶縁膜５をマスクとして、ＲＩＥ等のドライエッチングを行い、ＳＯＩ活性層３内にトレンチ６を形成する。この際、埋め込み酸化膜２はエッチングストッパーとして機能する。

次に、工程３として、図２０に示すように、ＳｉＯ２−ＲＩＥにより全面エッチバックし、埋め込み酸化膜（ＢＯＸ）２を開口する。その結果、シリコン基板１にまで達するトレンチ６が形成される。この際、シリコンは、エッチング選択比がＳｉＯ２に比べ大きいためエッチングストッパーとして機能する。

次に、工程４として、図２１に示すように、熱ＣＶＤ法またはプラズマＣＶＤ法により、ＳＯＩ活性層３の表面、トレンチ６の側壁及び底面にシリコン酸化膜６１を堆積する。ここで、堆積するシリコン酸化膜の膜厚は、例えば３００ｎｍである。次いで、全面にレジストを塗布し、フォトリソグラフィー技術を使って、トレンチ６領域に開口を有するマスク６２を形成する。

次に、工程５として、図２２に示すように、ＳｉＯ２−ＲＩＥを施し、トレンチ６底部のシリコン酸化膜のみをエッチングする。次いで、Ｏ２アッシング及び硫酸加水処理によってマスク６２を除去する。

次に、工程６として、図２３に示すように、Ｓｉ−ＲＩＥを施し、トレンチ６底部のシリコン基板１をエッチングし、シリコン基板１に凹部６３を形成する。ここで、凹部６３の深さは、例えば１μｍであるが、これに限定されない。

次に、工程７として、図２４に示すように、希フッ酸などを使ってウエットエッチングを施し、トレンチ６の側壁のシリコン酸化膜６１を除去する。次いで、斜め上方より、例えばボロン（Ｂ）を、例えば１×１０^１８ｃｍ^−３の濃度でイオン注入し、深さ方向に伸長したＰ+型エミッタ拡散層６５ａ、６５ｂを形成する。その際、トレンチ底面にもボロンが注入され、付加的拡散層６６が形成される。ここで、シリコン基板１がＮ型半導体であると、ＰＮ接合が形成され、基板からアノードに電流が流れなくなる。したがって、シリコン基板１も付加的拡散層６６と同じＰ型半導体である必要がある。尚、付加的拡散層６６は、斜めイオン注入により形成されるため、トレンチ側壁のＰ+型エミッタ拡散層６５ａ、６５ｂに比べ不純物濃度が低くなる可能性がある。したがって、接触抵抗を低減するために、垂直上方から再度イオン注入を行うこともできる。

ここで、付加的拡散層６６は、第２実施形態で形成される付加的拡散層４４よりも拡散範囲が大きい。シリコン基板１の凹部６３において、凹部６３の直下のみではなく、凹部６３の側面にもボロンがイオン注入されるため、凹部６３の周囲全体に付加的拡散層６６が形成される。その結果、アノード電極１０Ａと、シリコン基板１との接触抵抗がより低減される。

次に、工程８として、図２５に示すように、全面にフォトレジストを塗布した後、フォトリソグラフィー技術を使って、Ｎ+型エミッタ拡散層を形成するべき領域に開口を有するマスク３２を形成する。該マスク３２を使って、例えばリン（Ｐ）を、例えば１×１０^１８ｃｍ^−３の濃度でイオン注入し、Ｎ+型エミッタ拡散層９を形成する。

以降の工程は、上述した第１実施形態に係る図３から図９と同様なので、説明を省略する。

[その他]
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、トレンチ６を形成してから、Ｎ+型エミッタ拡散層９を形成する代わりに、Ｎ+型エミッタ拡散層９の不純物拡散を実行した後に、トレンチ６を形成してもよい。また、フィールドプレートは２層以上の金属層により形成してもよい。

また、埋め込み金属は、Ｔｉ／ＴｉＮ／ＡＬに限定されず、例えば、埋め込み性の高いタングステン（Ｗ）、銅（Ｃｕ）等を用いることもできる。

本発明の実施の形態に係る横型ＰｉＮダイオードの構造断面概略図である。 図２（Ａ）は、従来の横型ＰｉＮダイオードのワイヤボンディング実装を略示したものであり、図２（Ｂ）は本発明の第１の実施形態に係る横型ＰｉＮダイオードのボンディングレス実装を略示したものである。 本発明の第１の実施形態に係る横型ＰｉＮダイオードの製造プロセスを説明する図である。 同実施形態に係る横型ＰｉＮダイオードの製造プロセスを説明する図である。 同実施形態に係る横型ＰｉＮダイオードの製造プロセスを説明する図である。 同実施形態に係る横型ＰｉＮダイオードの製造プロセスを説明する図である。 同実施形態に係る横型ＰｉＮダイオードの製造プロセスを説明する図である。 同実施形態に係る横型ＰｉＮダイオードの製造プロセスを説明する図である。 同実施形態に係る横型ＰｉＮダイオードの製造プロセスを説明する図である。 本発明の第２の実施形態に係る横型ＰｉＮダイオードの構造断面概略図である。 同実施形態に係る横型ＰｉＮダイオードの製造プロセスを説明する図である。 同実施形態に係る横型ＰｉＮダイオードの製造プロセスを説明する図である。 同実施形態に係る横型ＰｉＮダイオードの製造プロセスを説明する図である。 同実施形態に係る横型ＰｉＮダイオードの製造プロセスを説明する図である。 同実施形態に係る横型ＰｉＮダイオードの製造プロセスを説明する図である。 同実施形態に係る横型ＰｉＮダイオードの製造プロセスを説明する図である。 本発明の第３の実施形態に係る横型ＰｉＮダイオードの構造断面概略図である。 同実施形態に係る横型ＰｉＮダイオードの製造プロセスを説明する図である。 同実施形態に係る横型ＰｉＮダイオードの製造プロセスを説明する図である。 同実施形態に係る横型ＰｉＮダイオードの製造プロセスを説明する図である。 同実施形態に係る横型ＰｉＮダイオードの製造プロセスを説明する図である。 同実施形態に係る横型ＰｉＮダイオードの製造プロセスを説明する図である。 同実施形態に係る横型ＰｉＮダイオードの製造プロセスを説明する図である。 同実施形態に係る横型ＰｉＮダイオードの製造プロセスを説明する図である。 同実施形態に係る横型ＰｉＮダイオードの製造プロセスを説明する図である。

符号の説明

１・・・シリコン基板、 ２・・・埋め込み酸化膜、 ３・・・ＳＯＩ活性層、 ４・・・ＳＯＩ基板、 ５・・・絶縁膜、 ６・・・トレンチ、 ７・・・Ｐ+型エミッタ拡散層、 ８Ａ、８Ｂ・・・コンタクトホール、 ９・・・Ｎ+型エミッタ拡散層、 １０Ａ・・・アノード電極、 １０Ｂ・・・カソード電極、 １１Ａ・・・フィールドプレート、 １１Ｂ・・・フィールドプレート、 １２・・・層間絶縁膜、 １３・・・コンタクトホール、 １４・・・パッド電極。

Claims (5)

1. 半導体基板と、前記半導体基板上に形成されたシリコン酸化膜と、前記シリコン酸化膜上に形成された第１導電型の半導体層とを備えるＳＯＩ基板と、
   前記半導体層の表面から前記半導体基板の表面まで達するトレンチと、
   前記トレンチに面した前記半導体層の側面に形成され前記半導体層より不純物濃度が高い第２導電型の第１拡散層と、
   前記第１拡散層から離隔されて前記半導体層内に形成され前記半導体層より不純物濃度が高い第１導電型の第２拡散層と、
   前記トレンチ内部に埋め込まれ前記半導体基板及び前記第１拡散層と接続する第１電極と、
   前記第２拡散層と接続し前記半導体層側に形成された第２電極と、
   を備えたことを特徴とする半導体装置。
2. 半導体基板と、前記半導体基板上に形成されたシリコン酸化膜と、前記シリコン酸化膜上に形成された第１導電型の半導体層とを備えるＳＯＩ基板と、
   前記半導体層の表面から前記半導体基板の内部まで達するトレンチと、
   前記トレンチに面した前記半導体層の側面に形成され、前記半導体層より不純物濃度が高い第２導電型の第１拡散層と、
   前記第１拡散層から離隔されて前記半導体層内に形成され、前記半導体層より不純物濃度が高い第１導電型の第２拡散層と、
   前記トレンチ内部に埋め込まれ前記半導体基板及び前記第１拡散層と接続する第１電極と、
   前記第２拡散層と接続し前記半導体層側に形成された第２電極と、
   を備えたことを特徴とする半導体装置。
3. 前記第１電極及び前記第２電極の少なくとも一方の上部に形成され、フィールドプレートを構成する金属層をさらに備えることを特徴とする請求項１または２記載の半導体装置。
4. 前記トレンチの底部に面した前記半導体基板の表面に前記半導体層より不純物濃度の高い第２導電型の付加的拡散層をさらに有し、前記半導体基板は第２導電型であることを特徴とする請求項１から３のいずれか１項記載の半導体装置。
5. 半導体基板と、前記半導体基板上に形成されたシリコン酸化膜と、前記シリコン酸化膜上に形成された第１導電型の半導体層とを備えたＳＯＩ基板に対して該ＳＯＩ基板上に酸化膜を形成する工程と、
   前記酸化膜の表面から前記シリコン酸化膜に達するトレンチを形成する工程と、
   前記トレンチに面した前記半導体層の側面に、斜め上方よりイオン注入を行い、第２導電型の第１拡散層を形成する工程と、
   前記トレンチから離隔して設けられた前記酸化膜の開口部を介して、前記半導体層の表面にイオン注入を行い、第１導電型の第２拡散層を形成する工程と、
   前記トレンチの底面を前記半導体基板に達するまでエッチングする工程と、
   スパッタ法により、前記トレンチの内部及び前記開口部に導体を埋め込む工程と、
   を備える半導体装置の製造方法。

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