JP5568265B2 - ショットキーダイオードの製造方法 - Google Patents

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Description

本発明は半導体装置及びその製造方法に関し、特にショットキーダイオードの構造及び製造方法に関するものである。
ショットキーダイオードは、金属と半導体との接合によって生じるショットキー障壁を利用したダイオードである。ショットキーダイオードは、多数キャリアによる動作のため、PN接合ダイオードに比べると順方向の電圧降下が低く、スイッチング速度が速いという特徴をもつ。このため、標準ロジックICの高速化、オーディオ機器の電源回路、スイッチング電源で使用されることが多い。
特許文献1には、従来のショットキーダイオードが示されている。
特開2003−229570号公報
図1は、従来のショットキーダイオードの構造を示す断面図である。図において、符号10はN型エピタキシャル層;符号12はN+埋め込み拡散層;符号14はN−拡散層;符号16はP−拡散層;符号18はP+拡散層;符号20は金属層を示す。アノードの構造は、金属層20がN型基板上に配置され、ショットキーバリアダイオードを形成している。その周辺は、P−拡散層16によって包囲された構造となっている。また、カソードは、寄生抵抗低減させるために、埋め込みのN+拡散層12と素子分離のためのN−拡散層14とを介して引き出される構造となっている。
図1のような構造のショットキーダイオードをにおいては、当該ダイオード端部の電界集中を緩和させるために、P−拡散層を配置している。このため、ショットキーダイオードの逆耐圧は、P−拡散層16とN+埋め込み拡散層12との距離で決まる。
しかしながら、このような構造のショットキーダイオードをでは、逆耐圧がN型エピタキシャル基板10の厚さで決まり、所望の耐圧を得たいとき(N型エピタキシャル層10で定まる逆耐圧以下の電圧が必要な場合)には、N型エピタキシャル層10の厚さを変更しなければならない。ところが、N型エピタキシャル基板10の厚さは、他の素子の特性に大きく影響が出てしまうため、変更することは困難である。また、カソードの引き出し部の構造上、寄生抵抗が大きくなり、順方向の電流能力が低下するという問題があった。
本発明は上記のような状況に鑑みてなされたものであり、所望の逆耐圧を自由に設定できるショットキーダイオードの製造方法を提供することを目的とする。
本発明の他の目的は、ショットキーダイオードの縮小化を図ることが可能なショットキーダイオードの製造方法を提供することにある。
上記課題を解決するために、本発明の第1の態様に係るショットキーダイオードの製造方法において、導体基板上に第1導電型埋め込み拡散層及び第1導電型エピタキシャル層を形成する工程と前記第1導電型エピタキシャル層内に、前記第1導電型埋め込み拡散層に接続された第1導電型拡散層を形成する工程と前記第1導電型エピタキシャル層上に絶縁膜を形成する工程と、前記絶縁膜を除去し前記第1導電型エピタキシャル層を露出する開口部を形成する工程と、レジスト膜と前記絶縁膜をマスクとした斜めイオン注入により、前記第1導電型エピタキシャル層の前記開口部に対応する領域の外縁部にショットキーダイオード端部の電界集中を緩和する第2導電型拡散層を形成する工程と前記第2導電型拡散層の上部に、シリサイド層を形成する工程と前記絶縁内に、前記第1導電型拡散層に接続されるコンタクトを形成する工程と前記絶縁層上に前記コンタクトと接続される配線層を形成する工程とを含むことを特徴とする。
本発明の第2の態様に係るショットキーダイオードは、半導体基板と前記半導体基板上に形成された第1導電型埋め込み拡散層前記半導体基板上に形成された第1導電型エピタキシャル層と前記第1導電型エピタキシャル層内において、前記第1導電型埋め込み拡散層に接続された第1導電型拡散層と、エッチングにより開口された前記第1導電型エピタキシャル層を露出する開口部を備え、前記第1導電型エピタキシャル層上に形成されたフィールド酸化膜と前記フィールド酸化膜をマスクとした斜めイオン注入により、ショットキーダイオード端部の電界集中を緩和すべく前記開口部の外縁部に形成された第2導電型拡散層と前記第2導電型拡散層の上部に形成されたシリサイド層と、前記フィールド酸化膜内において、前記第1導電型拡散層に接続されるコンタクトと前記フィールド酸化膜上において前記コンタクトと接続される配線層とを備え、前記第2導電型拡散層と前記第1導電型埋み拡散層との深さ方向における距離が、前記第2導電型拡散層と前記第1導電型拡散層との水平方向における距離よりも大きいことを特徴とする。
本発明によれば、ブレイクダウン箇所(逆耐圧)をアノードとカソードの距離で決まるように設定可能となり、所望の逆耐圧を容易に設定可能となる。その結果、ショットキーダイオード自体の縮小化を図ることが可能となる。
逆耐圧が第2導電型拡散層(116)と第1導電型拡散層(114)との距離(横方向)で決まるため、自由に逆耐圧を設計することが可能となる。すなわち、第1導電型エピタキシャル層(110)の厚さを変えることなく、逆耐圧を容易に変更することができる。さらに、電流経路が短くなり、寄生抵抗が低減軽減され、順方向の電流能力が向上するという効果がある。
図1は、従来のショットキーダイオードの構造を示す断面図である。 図2(A),(B)は、本発明の実施例に係るショットキーダイオードの製造工程を示す断面図である。 図3(C),(D)は、本発明の実施例に係るショットキーダイオードの製造工程を示す断面図である。 図4は、本発明の他の実施例に係るショットキーダイオードの構造を示す断面図である。
以下、本発明を実施するための最良の形態について、実施例を参照して詳細に説明する。図2(A),(B)、図3(C),(D)は、本発明の実施例に係るショットキーダイオードの製造工程を示す断面図である。本発明の実施例に係るショットキーダイオードの製造に際しては、図2(A)に示すように、半導体基板上にN+埋め込み酸化膜112及びN型エピタキシャル層110を形成する。次に、第1金属層を分離するフィールド酸化膜101を形成する。次に、フィールド酸化膜101をエッチングし、その後、P−拡散層116を形成する。P−拡散層116は、ショットキーダイオード端部の電界集中を緩和する。
P−拡散層116の形成に際しては、フィールド酸化膜101をマスクとし、イオン注入技術により、例えば、斜め45度からボロンを打ち込む。この時、イオン注入角度は、N型基板からレジスト上部までの高さと開口幅との関係に基づいて調整し、ショットキー端部にのみイオンが注入され、中央部には注入されないようにする。また、P−拡散層116とカソードとなるN+拡散層112/N−拡散層114との距離によって、逆耐圧が決まるように設定する。なお、N−拡散層114の上面にはP+拡散層118が形成されている。
次に、図2(B)に示すように、シリサイド層(金属層)120を形成する。シリサイド層120の形成に際しては、Ti/TiNを厚さ700Å/400Åとなるように、スパッタリング工程によって形成し、熱処理を2回を行なう。ここで、1回目の熱処理の後、未反応のTi/TiNをエッチングにより除去し、2回目の熱処理の後に、図3(C)に示すように、コンタクトを形成箇所にホール130を形成する。その後、図3(D)に示すように、コンタクト132を形成した後、その上に配線層134を形成する。
以上のように、下地(N型エピタキシャル層110)と第1金属層(134)とを分離する絶縁膜101を形成した後、(コンタクト132形成用のホトリソグラフィー・エッチング工程の前)に、ショットキーダイオード形成に必要なホトリソグラフィー・エッチング工程;電界緩和層(116)形成のためのイオン注入;シリサイド層120形成をセルフアラインで行うことができる。そのため、合わせ余裕の考慮が不要となり、素子サイズの縮小化が可能となる。
また、従来において、逆耐圧はP−拡散層16とN+埋め込み層12との距離(縦方向)で決まっていいたため、所望の耐圧を得ることが困難であった。これに対して、本発明の実施例によれば、逆耐圧がP−拡散層116とN−拡散層114との距離(横方向)で決まるため、自由に逆耐圧を設計することが可能となる。すなわち、N型エピタキシャル層110の厚さを変えることなく、逆耐圧を容易に変更することができる。さらに、電流経路が短くなり、寄生抵抗が低減軽減され、順方向の電流能力が向上するという効果がある。
図4は、本発明の他の実施例に係るショットキーダイオードの構造を示す断面図である。なお、本実施例において、上述した実施例と同一又は対応する構成要素については、同一の参照符号を使用し、重複した説明は省略する。本実施例では、ショットキー形成時のホトリソグラフィー・エッチング工程において、N型エピタキシャル層110をトレンチ技術によりエッチングする。トレンチ構造を採用することにより、シリサイド層220の形成面積が増加する。その他の構成は、上述した実施例と同様である。本実施例の構造によれば、電流経路が広がり、寄生抵抗低減することができる為、順方向の電流能力を更に向上させることができる。
以上、本発明の実施例について説明したが、本発明はこれらの実施例に何ら限定されるものではなく、特許請求の範囲に示された技術的思想の範疇において変更可能なものである。

Claims (5)

  1. 導体基板上に第1導電型埋め込み拡散層及び第1導電型エピタキシャル層を形成する工程と
    前記第1導電型エピタキシャル層内に、前記第1導電型埋め込み拡散層に接続された第1導電型拡散層を形成する工程と
    前記第1導電型エピタキシャル層上に絶縁膜を形成する工程と
    前記絶縁膜を除去し前記第1導電型エピタキシャル層を露出する開口部を形成する工程と、
    レジスト膜と前記絶縁膜をマスクとした斜めイオン注入により、前記第1導電型エピタキシャル層の前記開口部に対応する領域の外縁部にショットキーダイオード端部の電界集中を緩和する第2導電型拡散層を形成する工程と
    前記第2導電型拡散層の上部に、シリサイド層を形成する工程と
    前記絶縁内に、前記第1導電型拡散層に接続されるコンタクトを形成する工程と
    前記絶縁上に前記コンタクトと接続される配線層を形成する工程とを含むことを特徴とするショットキーダイオードの製造方法。
  2. 前記第2導電型拡散層を形成する際に、ショットキー端部にのみイオンが注入され、中央部には注入されないようにすることを特徴とする請求項1に記載のショットキーダイオードの製造方法。
  3. 前記シリサイド層を形成する前記第1導電型エピタキシャル層の部分をトレンチ構造で形成し、トレンチ表面全体に前記シリサイド層を形成することを特徴とする請求項1又は請求項2記載のショットキーダイオードの製造方法。
  4. 半導体基板と
    前記半導体基板上に形成された第1導電型埋め込み拡散層
    前記半導体基板上に形成された第1導電型エピタキシャル層と
    前記第1導電型エピタキシャル層内において、前記第1導電型埋め込み拡散層に接続された第1導電型拡散層と
    エッチングにより開口された前記第1導電型エピタキシャル層を露出する開口部を備え、前記第1導電型エピタキシャル層上に形成されたフィールド酸化膜と
    前記フィールド酸化膜をマスクとした斜めイオン注入により、ショットキーダイオード端部の電界集中を緩和すべく前記開口部の外縁部に形成された第2導電型拡散層と
    前記第2導電型拡散層の上部に形成されたシリサイド層と、
    前記フィールド酸化膜内において、前記第1導電型拡散層に接続されるコンタクトと
    前記フィールド酸化膜上において前記コンタクトと接続される配線層とを備え、
    前記第2導電型拡散層と前記第1導電型埋み拡散層との深さ方向における距離が、前記第2導電型拡散層と前記第1導電型拡散層との水平方向における距離よりも大きいことを特徴とするショットキーダイオード。
  5. 前記シリサイド層が形成される前記第1導電型エピタキシャル層の部分がトレンチ構造で形成され、トレンチ表面全体に前記シリサイド層が形成されたことを特徴とする請求項4記載のショットキーダイオード。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8492255B2 (en) * 2011-01-06 2013-07-23 National Semiconductor Corporation Trenched Schottky diode and method of forming a trenched Schottky diode
KR20140026846A (ko) 2012-08-23 2014-03-06 삼성전자주식회사 광소자
US10727070B2 (en) 2016-03-21 2020-07-28 International Business Machines Corporation Liner-less contact metallization
US20170271512A1 (en) * 2016-03-21 2017-09-21 International Business Machines Corporation Liner-less contact metallization

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0251274A (ja) * 1988-08-15 1990-02-21 Nec Corp ショットキダイオードの製造方法
JPH02262372A (ja) * 1989-04-03 1990-10-25 Fujitsu Ltd 半導体装置およびその製造方法
JPH04365378A (ja) * 1991-06-13 1992-12-17 Nec Corp 半導体集積回路
JPH09116142A (ja) * 1995-10-23 1997-05-02 Denso Corp 半導体装置およびその製造方法
JP3826828B2 (ja) 2001-11-27 2006-09-27 日産自動車株式会社 炭化珪素半導体を用いた電界効果トランジスタ
JP4485153B2 (ja) * 2003-06-12 2010-06-16 パナソニック株式会社 半導体装置およびその製造方法
US7750426B2 (en) * 2007-05-30 2010-07-06 Intersil Americas, Inc. Junction barrier Schottky diode with dual silicides
JP5101985B2 (ja) * 2007-10-23 2012-12-19 株式会社日立製作所 ジャンクションバリアショットキーダイオード
KR20090071805A (ko) * 2007-12-28 2009-07-02 주식회사 동부하이텍 반도체 소자의 쇼트키 다이오드 및 그의 제조 방법

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