CN110970351A - 半导体存储器电容接点结构及制备方法 - Google Patents

半导体存储器电容接点结构及制备方法 Download PDF

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Abstract

本发明提供了一种半导体存储器电容接点结构及制备方法，制备方法包括如下步骤：1)提供半导体衬底，衬底表面包含若干有源区，在衬底上形成若干连接有源区的位线；2)在衬底上形成导电层，导电层填满位线之间的间隙；3)在导电层上形成由电容接点结构的位置所定义的图形化掩膜层；4)刻蚀去除裸露的导电层，形成电容接点结构，并暴露出部分衬底；5)于衬底上形成介质层，介质层至少填满位线与电容接点结构之间的间隙及相邻位线之间的间隙。使用本发明的制备方法得到的电容接点结构不仅能确保电容接点结构具有较小尺寸，还能加强电容接点结构与位线的隔离效果，减少寄生电容，提高电容接点结构与介质层的接触性能。

Description

半导体存储器电容接点结构及制备方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种半导体存储器电容接点结构及制备方法。
背景技术
目前，在半导体存储器制造过程中，在形成电容接点结构时，一般通过先填充介质层，在介质层中形成电容接点结构，而后在电容接点结构上制备电容结构，以实现电容结构与有源区的导通。然而，形成电容接点结构的现有工艺已无法适应随着器件尺寸减小而缩小的电容孔尺寸，对于纳米级且深宽比较大的电容孔刻蚀，极易出现因刻蚀过多而导致衬底损失过多，或因刻蚀不足而导致电容孔不开的情况；另一方面，电容孔与位线之间经常会出现因隔离性能不佳而产生寄生电容的情况。以上情况都会导致器件失效，影响产品良率。
因此，有必要提出一种新的半导体存储器电容接点结构及制备方法，解决上述问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体存储器电容接点结构及制备方法，用于解决现有技术中电容接点结构与位线容易产生寄生电容且接触性能不佳的问题。
为实现上述及其它相关目的，本发明提供一种半导体存储器电容接点结构的制备方法，包括：
1)提供半导体衬底，所述半导体衬底的表面包含若干有源区，在所述半导体衬底上形成有若干连接所述有源区的位线；
2)在所述半导体衬底上形成导电层，所述导电层填满所述位线之间的间隙及所述位线外侧区域；
3)在所述导电层上形成图形化掩膜层，所述图形化掩膜层的覆盖范围由电容接点结构的位置所定义，所述电容接点结构分布于所述位线之间的所述有源区上；
4)以所述图形化掩膜层刻蚀去除裸露的所述导电层，以形成电容接点结构，并暴露出部分所述半导体衬底；及
5)于所述半导体衬底上形成介质层，所述介质层至少填满所述位线与所述电容接点结构之间的间隙及相邻所述位线之间的间隙。
作为本发明的一种优选方案，在步骤2)之前，还包括在所述位线的侧壁形成侧壁隔离层的步骤，在所述位线的侧壁形成侧壁隔离层的步骤包括：在所述位线顶部和侧壁以及所述半导体衬底的表面上沉积侧壁隔离层材料，使用各向异性的干法刻蚀去除位于所述位线顶部及所述半导体衬底的表面的所述侧壁隔离层材料。
作为本发明的一种优选方案，步骤5)于所述衬底上形成所述介质层包括如下步骤：
5-1)于所述半导体衬底的表面及所述位线的顶部及侧壁形成二氧化硅层；及
5-2)于所述二氧化硅层表面形成氮化硅层；
所述氮化硅层及所述二氧化硅层共同构成所述介质层。
作为本发明的一种优选方案，步骤5)于所述衬底上形成所述介质层包括如下步骤：
5-1)于所述半导体衬底的表面及所述位线的顶部及侧壁形成第一氮化硅层；
5-2)于所述氮化硅层表面形成二氧化硅层；及
5-3)于所述二氧化硅层表面形成第二氮化硅层；
所述第一氮化硅层、所述二氧化硅层及所述第二氮化硅层共同构成所述介质层。
作为本发明的一种优选方案，在步骤3)中，采用间距加倍技术形成所述图形化掩膜层，包括如下步骤：
3-1)在所述导电层的表面以及所述位线的顶部形成图形化牺牲层；
3-2)在所述图形化牺牲层的顶部和侧壁、所述导电层的表面以及所述位线的顶部沉积掩膜材料；
3-3)刻蚀去除位于所述图形化牺牲层的顶部、所述导电层的表面以及所述位线的顶部的所述掩膜材料，保留位于所述图形化牺牲层侧壁的所述掩膜材料；及
3-4)去除所述图形化牺牲层，保留的所述掩膜材料形成所述图形化掩膜层。
本发明还提供了一种半导体存储器电容接点结构，包括：
表面包含若干有源区的半导体衬底；
若干位线，位于所述半导体衬底上，连接所述有源区；
电容接点结构，位于所述位线之间的所述有源区上，下方连接所述有源区；
介质层，所述介质层至少填满所述位线与所述电容接点结构之间的间隙及相邻所述位线之间的间隙；
侧壁隔离层，覆盖于所述位线的侧壁，所述位线通过所述侧壁隔离层与所述电容接点结构分隔；
电容结构，位于所述电容接点结构的上方，连接所述电容接点结构。
作为本发明的一种优选方案，所述位线包括叠层结构及覆盖于所述叠层结构外围的侧墙结构，其中，所述叠层结构包括由下至上依次叠置的隔离绝缘层、导线主体层及顶层介质层。
作为本发明的一种优选方案，所述半导体存储器电容接点结构还包括浅沟槽隔离结构及埋入式字线，所述浅沟槽隔离结构及所述埋入式字线形成于所述半导体衬底内，所述若干有源区由所述浅沟槽隔离结构隔离。
作为本发明的一种优选方案，所述电容接点结构包括多晶硅柱状结构。
作为本发明的一种优选方案，所述介质层包含复合层结构，至少包含二氧化硅层和氮化硅层，所述二氮化硅层位于所述氧化硅层的表面。
作为本发明的一种优选方案，所述介质层包含复合层结构，至少包含第一氮化硅层、二氧化硅层和第二氮化硅层，所述二氧化硅层位于所述第一氮化硅层的表面，所述第二氮化硅层位于所述二氧化硅层的表面。
如上所述，本发明提供一种半导体存储器电容接点结构及制备方法，具有以下有益效果：本发明通过引入先形成电容接点结构，再形成介质层的制备方法，避免了工艺过程中的高深宽比刻蚀，使用本发明提供的半导体存储器电容接点结构的制备方法得到的电容接点结构不仅能确保电容接点结构具有较小尺寸，还能通过复合介质层加强电容接点结构与位线的隔离效果，减少寄生电容，提高电容接点结构与介质层的接触性能。
附图说明
图1显示为一种现有技术中形成电容接点结构的平面结构示意图。
图2显示为另一种现有技术中形成电容接点结构的平面结构示意图。
图3显示为本发明实施例一中提供的半导体存储器电容接点结构制备方法的流程图。
图4显示为本发明实施例一中形成电容接点结构的平面结构示意图。
图5为本发明实施例一中形成电容接点结构制备方法中步骤1)的截面结构示意图，其中，图5(A)是图4中AA’处的截面示意图，图5(B)是图4中BB’处的截面示意图，图5(C)是图4中CC’处的截面示意图，图5(D)是图4中DD’处的截面示意图。
图6为本发明实施例一中形成电容接点结构制备方法中在步骤2)之前沉积侧壁隔离层材料的截面结构示意图，其中，图6(A)是图4中AA’处的截面示意图，图6(B)是图4中BB’处的截面示意图，图6(C)是图4中CC’处的截面示意图，图6(D)是图4中DD’处的截面示意图。
图7为本发明实施例一中形成电容接点结构制备方法中在步骤2)之前形成侧壁隔离层的截面结构示意图，其中，图7(A)是图4中AA’处的截面示意图，图7(B)是图4中BB’处的截面示意图，图7(C)是图4中CC’处的截面示意图，图7(D)是图4中DD’处的截面示意图。
图8为本发明实施例一中形成电容接点结构制备方法中步骤2)填充导电层后的截面结构示意图，其中，图8(A)是图4中AA’处的截面示意图，图8(B)是图4中BB’处的截面示意图，图8(C)是图4中CC’处的截面示意图，图8(D)是图4中DD’处的截面示意图。
图9为本发明实施例一中形成电容接点结构制备方法中步骤2)对导电层进行化学机械研磨后的截面结构示意图，其中，图9(A)是图4中AA’处的截面示意图，图9(B)是图4中BB’处的截面示意图，图9(C)是图4中CC’处的截面示意图，图9(D)是图4中DD’处的截面示意图。
图10为本发明实施例一中形成电容接点结构制备方法中步骤3)中采用间距加倍技术时形成图形化牺牲层后的截面结构示意图，其中，图10(A)是图4中AA’处的截面示意图，图10(B)是图4中BB’处的截面示意图，图10(C)是图4中CC’处的截面示意图，图10(D)是图4中DD’处的截面示意图。
图11为本发明实施例一中形成电容接点结构制备方法中步骤3)中采用间距加倍技术时沉积掩膜材料后的截面结构示意图，其中，图11(A)是图4中AA’处的截面示意图，图11(B)是图4中BB’处的截面示意图，图11(C)是图4中CC’处的截面示意图，图11(D)是图4中DD’处的截面示意图。
图12为本发明实施例一中形成电容接点结构制备方法中步骤3)中采用间距加倍技术时刻蚀掩膜材料后的截面结构示意图，其中，图12(A)是图4中AA’处的截面示意图，图12(B)是图4中BB’处的截面示意图，图12(C)是图4中CC’处的截面示意图，图12(D)是图4中DD’处的截面示意图。
图13为本发明实施例一中形成电容接点结构制备方法中步骤3)中在导电层上形成图形化掩膜层后的截面结构示意图，其中，图13(A)是图4中AA’处的截面示意图，图13(B)是图4中BB’处的截面示意图，图13(C)是图4中CC’处的截面示意图，图13(D)是图4中DD’处的截面示意图。
图14为本发明实施例一中形成电容接点结构制备方法中步骤4)中刻蚀去除裸露的导电层后的截面结构示意图，其中，图14(A)是图4中AA’处的截面示意图，图14(B)是图4中BB’处的截面示意图，图14(C)是图4中CC’处的截面示意图，图14(D)是图4中DD’处的截面示意图。
图15为本发明实施例一中形成电容接点结构制备方法中步骤5)中形成二氧化硅层后的截面结构示意图，其中，图15(A)是图4中AA’处的截面示意图，图15(B)是图4中BB’处的截面示意图，图15(C)是图4中CC’处的截面示意图，图15(D)是图4中DD’处的截面示意图。
图16为本发明实施例一中形成电容接点结构制备方法中步骤5)中于二氧化硅层表面形成氮化硅层后的截面结构示意图，其中，图16(A)是图4中AA’处的截面示意图，图16(B)是图4中BB’处的截面示意图，图16(C)是图4中CC’处的截面示意图，图16(D)是图4中DD’处的截面示意图。
图17为本发明实施例一中形成电容接点结构制备方法中步骤5)中形成介质层后的截面结构示意图，其中，图17(A)是图4中AA’处的截面示意图，图17(B)是图4中BB’处的截面示意图，图17(C)是图4中CC’处的截面示意图，图17(D)是图4中DD’处的截面示意图。
元件标号说明
101 半导体衬底
102 有源区
103 埋入式字线
104 位线
104a 位线侧壁区域
105 电容接点结构
106a 暴露区域
106b 遮挡区域
106c 介质层刻蚀区域
106d 导电层刻蚀区域
106e 暴露区域
106f 第一刻蚀区域
106g 第二刻蚀区域
201 半导体衬底
201a 有源区
202 浅沟槽隔离结构
203 埋入式字线
203a 字线隔离层
203b 导电材料层
203c 栅介质层
204 位线
204a 顶层介质层
204b 导线主体层
204c 隔离绝缘层
204d 侧墙结构
204e 位线接触
205 侧壁隔离层
205a 侧壁隔离层材料
206 电容接点结构
206a 导电层
207 图形化掩膜层
207a 图形化牺牲层
207b 掩膜材料
208 介质层
208a 二氧化硅层
208b 氮化硅层
S1～S5 步骤1)～5)
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图17。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
实施例一
在形成电容接点结构的现有技术中，常常会出现因电容孔尺寸减小及电容接点结构隔离效果不佳而导致的器件性能下降问题。
如图1所示，是形成电容接点结构的一种现有技术方案。在一半导体衬底101内已形成有若干有源区102及埋入式字线103，若干位线104形成于所述半导体衬底101上，并连接所述有源区102。在所述半导体衬底101上制备电容接点结构105时，先在所述位线104之间填充介质层，然后在所述介质层上通过光刻使光刻胶覆盖除了暴露区域106a外的其他区域，通过光刻胶和位线104共同定义出电容接点结构105的位置，并通过刻蚀形成接触孔，在所述接触孔内填充导电材料后，形成所述电容接点结构105。需要指出的是，图中椭圆形的电容接点结构105仅是为了标注出该结构的设计位置，所述电容接点结构105的实际形状是由光刻胶及位线104所共同定义的不规则形状。该技术方案虽然简单，但随着器件尺寸不断做小，接触孔刻蚀的深宽比不断增加，位线侧壁区域104a容易在刻蚀过程中变薄而使电容接点结构105与位线104的绝缘性能变差，且该侧壁材料一般仅为一层氮化物隔离，较易产生寄生电容。因此，现有工艺条件已无法支持继续采用该技术方案制作电容接点结构。
如图2所示，是形成电容接点结构的另一种现有技术方案。该技术方案可以在器件尺寸做小时，避免前一方案中出现的高深宽比刻蚀。在该技术方案中，先在所述位线104之间填充介质层，然后在所述介质层上通过光刻使光刻胶覆盖遮挡区域106b，通过刻蚀将介质层刻蚀区域106c中的介质层去除。在刻蚀后，在介质层刻蚀区域106c中填充导电材料，并通过光刻和刻蚀，将导电层刻蚀区域106d中的导电材料去除，并填入介质层实现隔离，最终形成所述电容接点结构105。需要指出的是，图中的介质层刻蚀区域106c及导电层刻蚀区域106d仅标注了部分区域作为参考。该技术方案虽然在一定程度上避免了高深宽比刻蚀，但其位线侧壁区域104a仍为一层氮化物隔离，容易产生寄生电容，且氮化物与电容接点结构常用的多晶硅材料的接触性能不佳，容易产生缝隙，增加电容接触电阻，增大器件功耗。
请参阅图3至图17，本发明提供了一种半导体存储器电容接点结构的制备方法，包括如下步骤：
1)提供一半导体衬底201，所述半导体衬底201的表面包含若干有源区201a，在所述半导体衬底201上形成有若干连接所述有源区201a的位线204；
2)在所述半导体衬底201上形成导电层206a，所述导电层206a填满所述位线204之间的间隙及所述位线204外侧区域；
3)在所述导电层206a上形成图形化掩膜层207，所述图形化掩膜层207的覆盖范围由电容接点结构206的位置所定义，所述电容接点结构206分布于所述位线204之间的所述有源区201a上；
4)以所述图形化掩膜层207刻蚀去除裸露的所述导电层206a，以形成电容接点结构206，并暴露出部分所述半导体衬底201；
5)于所述半导体衬底201上形成介质层208，所述介质层208至少填满所述位线104与所述电容接点结构206之间的间隙及相邻所述位线204之间的间隙。
在步骤1)中，请参阅图3的S1步骤、图4及图5(A)～(D)。提供一半导体衬底201，所述半导体衬底201的表面包含若干有源区201a，在所述半导体衬底201上形成有若干连接所述有源区201a的位线204。如图4及图5(A)～(D)所示，在半导体衬底201的表面设置有若干有源区201a。可选地，所述若干有源区201a由所述半导体衬底201内形成的浅沟槽隔离结构202隔离，所述半导体衬底201内还包含埋入式字线203。所述埋入式字线203形成于所述半导体衬底201的沟槽之中，包括栅介质层203c、导电材料层203b及字线隔离层203a。所述栅介质层203c形成于所述沟槽的底部及侧壁，所述导电材料层203b形成于所述沟槽内，所述字线隔离层203a位于所述导电材料层203b上方，与所述栅介质层203c一同包裹所述导电材料层203b，所述导电材料层203b通过所述栅介质层203c与所述有源区201a连接。所述栅介质层203c包括二氧化硅层，所述导电材料层203b包含金属钨层，所述字线隔离层203a包含氮化硅层。需要指出的是，为了简化图示方便标注，本实施例中平面结构图对应的横截面图中不再标出有源区；图5(A)是图4中AA’处的截面示意图，图5(B)是图4中BB’处的截面示意图，图5(C)是图4中CC’处的截面示意图，图5(D)部分为图4中DD’处的截面示意图，其中，DD’所示截面位置为位于cell区终端的外围区域，图6至图17中(A)～(D)的对应关系与图5所述相同。
在步骤2)中，请参阅图3的S2步骤、图4、图8(A)～(D)及图9(A)～(D)。在所述半导体衬底201上形成导电层206a，所述导电层206a填满所述位线204之间的间隙及所述位线204外侧区域。可选地，所述导电层206a填满所述位线204之间的间隙，并覆盖所述位线204的顶部，如图8(A)～(D)所示。通过化学机械研磨或刻蚀，将所述位线204顶部的多余的所述导电层206a去除，仅留下与所述位线204齐平的所述导电层206a，如图9(A)～(D)所示。
在步骤3)中，请参阅图3的S3步骤，图4及图13(A)～(D)。在所述导电层206a上形成图形化掩膜层207，所述图形化掩膜层207的覆盖范围由电容接点结构206的位置所定义，所述电容接点结构206分布于所述位线204之间的所述有源区201a上。如图4所示，在本实施例中，所述图形化掩膜层207覆盖图中刻蚀暴露区域106e以外的区域，并和所述位线204共同定义出所述电容接点结构206的位置。在其他实施案例中，所述图形化掩膜层207的位置也可由所述电容接点结构206的设计位置所直接决定，但应当位于所述位线204之间的所述有源区201a上。
在步骤4)中，请参阅图3的S4步骤，图4及图14(A)～(D)。以所述图形化掩膜层207刻蚀去除裸露的所述导电层206a，以形成电容接点结构206，并暴露出部分所述半导体衬底201。以所述图形化掩膜层207作为刻蚀掩膜，对下层的所述导电层206a进行刻蚀，最终得到所述电容接点结构206。在图4中，第一刻蚀区域106f以及第二刻蚀区域106g的所述导电层206a是不被所述图形化掩膜层207所覆盖的，会在刻蚀过程中被去除。需要指出的是，图中的第一刻蚀区域106f及第二刻蚀区域106g仅标注了部分区域作为参考。由于所述图形化掩膜层207仅覆盖了所述电容接点结构206所定义的一小部分区域，从而避免了高深宽比刻蚀，对于刻蚀时暴露的所述位线204及所述半导体衬底201也不会造成损伤。可选地，在刻蚀结束后，还包括去除顶部残余的所述图形化掩膜层207的步骤。对于由光刻胶构成的所述图形化掩膜层207，去除方法包括灰化去胶及湿法清洗；对于由二氧化硅等硬掩膜构成的所述图形化掩膜层207，去除方法包括湿法或干法刻蚀。
在步骤5)中，请参阅图3的S5步骤，图4及图17(A)～(D)。于所述半导体衬底201上形成介质层208，所述介质层208至少填满所述位线104与所述电容接点结构206之间的间隙及相邻所述位线204之间的间隙。在所述位线104与所述电容接点结构206之间的间隙及相邻所述位线204之间的间隙中填入所述介质层208，以确保绝缘隔离。同时确保所述电容接点结构206的顶部暴露，以使后续制程中形成的电容结构可以连接所述电容接点结构206。
作为示例，在步骤2)之前，还包括在所述位线204的侧壁形成侧壁隔离层205的步骤。请参阅图4、图6(A)～(D)及图7(A)～(D)，在步骤2)形成所述导电层206a之前，还包括在所述位线204的侧壁形成侧壁隔离层205的步骤。如图7(A)～(D)所示，所述侧壁隔离层205位于所述位线204的侧壁，对于所述位线204侧壁方向上的隔离起到强化作用。可选地，在所述位线204的侧壁形成所述侧壁隔离层205的步骤包括：在所述位线204顶部和侧壁以及所述半导体衬底201的表面上沉积侧壁隔离层材料205a，使用各向异性的干法刻蚀去除位于所述位线204顶部及所述半导体衬底201的表面的所述侧壁隔离层材料205a。如图6(A)～(D)所示，所述侧壁隔离层材料205a均匀沉积于所述位线204顶部和侧壁以及所述半导体衬底201的表面，通过各向异性的干法刻蚀，可以去除所述位线204顶部及所述半导体衬底201的表面的所述侧壁隔离层材料205a，仅保留所述位线204侧壁上的所述侧壁隔离层材料205a，最终形成所述侧壁隔离层205，如图7(A)～(D)所示。可选地，形成所述侧壁隔离层205的材料包含二氧化硅。在本实施例中，可以采用原子层沉积(ALD)得到均匀而致密的二氧化硅层。二氧化硅可以加强所述位线204与所述电容接点结构206之间的隔离，减少寄生电容，且和形成所述电容接点结构206的多晶硅材料的接触性能较好，不易出现间隙。例如，当所述侧壁隔离层205为二氧化硅，所述位线204的外层为氮化硅时，可以采用CxFy系列的气体(例如C4F6)为主刻蚀气体源，进行对氮化硅有选择比的各向异性干法刻蚀，去除所述位线204顶部及所述半导体衬底201的表面的二氧化硅，在所述位线204的侧壁形成二氧化硅构成的所述侧壁隔离层205。
作为示例，步骤5)于所述衬底201上形成所述介质层208包括如下步骤：
5-1)于所述半导体衬底201的表面及所述位线204的顶部及侧壁形成二氧化硅层208a；
5-2)于所述二氧化硅层208a表面形成氮化硅层208b；
所述氮化硅层208b及所述二氧化硅层208a共同构成所述介质层208。
在步骤5-1)中，请参阅图4、图15(A)～(D)，于所述半导体衬底201的表面及所述位线204的顶部及侧壁形成二氧化硅层208b。在本实施例中，所形成的所述介质层208可以是O-N结构介质层。如图15(A)～(D)所示，先在所述半导体衬底201的表面及所述位线204的顶部及侧壁沉积一层二氧化硅层208a，可选地，采用原子层沉积(ALD)生长所述二氧化硅层208a。
在步骤5-2)中，请参阅图4、图16(A)～(D)及图17(A)～(D)，于所述二氧化硅层208a表面形成氮化硅层208b。如图16(A)～(D)所示，在所述二氧化硅层208a的表面形成所述氮化硅层208b。可选地，采用化学气相沉积(CVD)沉积氮化硅。所述氮化硅层208b填满所述位线104与所述电容接点结构206之间的间隙及相邻所述位线204之间的间隙。由于所述氮化硅层208b在化学气相沉积(CVD)生长后一般会高于所述电容接点结构206的顶部，需要采用化学机械研磨或干法刻蚀去除高于所述电容接点结构206顶部的多余的所述氮化硅层208b。可选地，所述干法刻蚀可以采用CxFy系列的气体(例如CF4/CHF3)为主刻蚀气体源，确保对二氧化硅层208a及氮化硅层208b具有相近的刻蚀速率，使所述介质层208与所述电容接点结构206的顶部齐平，如图17(A)～(D)所示。
作为示例，步骤5)于所述衬底201上形成所述介质层208包括如下步骤：
5-1)于所述半导体衬底的表面及所述位线的顶部及侧壁形成第一氮化硅层；
5-2)于所述氮化硅层表面形成二氧化硅层；
5-3)于所述二氧化硅层表面形成第二氮化硅层；
所述第一氮化硅层、所述氧化硅层及所述第二氮化硅层共同构成所述介质层。
作为本发明的优选方案，所述介质层208还可以选择N-O-N结构介质层，即相比O-N结构介质层的方案，先在二氧化硅层下沉积一层第一氮化硅层，以进一步加强所述位线204与所述电容接点结构206之间的隔离。可选地，所述第一氮化硅层可以采用原子层沉积(ALD)或者化学气相沉积(CVD)方法形成。
作为示例，在步骤1)形成的所述位线204包括叠层结构及覆盖于所述叠层结构外围的侧墙结构204d，其中，所述叠层结构包括由下至上依次叠置的隔离绝缘层、导线主体层及顶层介质层。请参阅图5(A)～(D)，所述位线204包括叠层结构及覆盖于所述叠层结构外围的侧墙结构204d，其中，所述叠层结构包括由下至上依次叠置的隔离绝缘层204c、导线主体层204b及顶层介质层204a。所述位线204需要确保内部的所述导线主体层204b与外部绝缘隔离，本实施例中，采用所述隔离绝缘层204c、所述顶层介质层204a及所述侧墙结构204d环绕包裹所述导线主体层204b，以实现绝缘隔离。可选地，构成所述导线主体层204b材料包括金属钨，所述隔离绝缘层204c、所述顶层介质层204a及所述侧墙结构204d的材料包括氮化硅。
作为示例，在步骤2)中，所沉积的所述导电层206a的材料至少包含多晶硅。在本实施例中，所述电容接点结构206由多晶硅材料构成，因此沉积的所述导电层206a时，选择多晶硅材料。
作为示例，在步骤1)中，形成所述位线204之前还包括于有源区201a形成位线接触204e的步骤，所述位线204经由所述位线接触204e与所述有源区201a相连接。请参阅图5(C)～(D)，在步骤1)中，形成所述位线204之前，在所述位线204连接所述有源区201a的位置形成所述位线接触204e，以实现所述位线204与所述有源区201a的电性连接。可选地，形成所述位线接触204e的材料包含金属钨或多晶硅。
作为示例，在步骤3)中，采用间距加倍技术形成所述图形化掩膜层207，包括如下步骤：
3-1)在所述导电层206a的表面以及所述位线204的顶部形成图形化牺牲层207a；
3-2)在所述图形化牺牲层207a的顶部和侧壁、所述导电层206a的表面以及所述位线204的顶部沉积掩膜材料207b；
3-3)刻蚀去除位于所述图形化牺牲层207a的顶部、所述导电层206a的表面以及所述位线204的顶部的所述掩膜材料207b，保留位于所述图形化牺牲层207a侧壁的所述掩膜材料207b；
3-4)去除所述图形化牺牲层207a，保留的所述掩膜材料207b形成所述图形化掩膜层207。
在步骤3-1)中，请参阅图4及图10(A)～(D)，在所述导电层206a的表面以及所述位线204的顶部形成图形化牺牲层207a。当所述电容接点结构206的特征尺寸较小时，可以使用间距加倍技术形成所述图形化掩膜层207。如图10(A)～(D)所示，在所述导电层206a的表面以及所述位线204的顶部形成图形化牺牲层207a。在本实施例中，所述图形化牺牲层207a的材料包含光刻胶，通过光刻工艺形成图形化牺牲层207a。可选地，在形成所述图形化牺牲层207a之前，还包括先在所述导电层206a的表面以及所述位线204的顶部形成一层底部抗反射层的步骤。
在步骤3-2)中，请参阅图4及图11(A)～(D)，在所述图形化牺牲层207a的顶部和侧壁、所述导电层206a的表面以及所述位线204的顶部沉积掩膜材料207b。如图11(A)～(D)所示，所述掩膜材料207b均匀覆盖所述图形化牺牲层207a的顶部和侧壁、所述导电层206a的表面以及所述位线204的顶部，可选地，所述掩膜材料207b包括二氧化硅材料，采用原子层沉积(ALD)得到均匀而致密的二氧化硅层。
在步骤3-3)中，请参阅图4及图12(A)～(D)，刻蚀去除位于所述图形化牺牲层207a的顶部、所述导电层206a的表面以及所述位线204的顶部的所述掩膜材料207b，保留位于所述图形化牺牲层207a侧壁的所述掩膜材料207b。如图12(A)～(D)所示，在刻蚀后，仅保留位于所述图形化牺牲层207a侧壁的所述掩膜材料207b，以形成所述图形化掩膜层207。可选地，所述掩膜材料207b包括二氧化硅材料，采用各向异性的干法刻蚀去除位于所述图形化牺牲层207a的顶部、所述导电层206a的表面以及所述位线204的顶部的二氧化硅材料。
在步骤3-4)中，请参阅图4及图13(A)～(D)，去除所述图形化牺牲层207a，保留的所述掩膜材料207b形成所述图形化掩膜层207。如图13(A)～(D)所示，将所述图形化牺牲层207a去除后，原本位于所述图形化牺牲层207a侧壁的所述掩膜材料207b就形成了所述图形化掩膜层207。可选地，所述图形化牺牲层207a包括光刻胶材料，通过灰化去胶及湿法清洗步骤去除所述图形化牺牲层207a。
作为示例，在步骤5)之后，还包括在所述电容接点结构206的上方形成电容结构的步骤，所述电容结构经由所述电容接点结构206与所述有源区201a相连接。在本实施例中，所述电容接点结构206下方已连接至所述有源区201a，通过在所述电容接点结构206的上方形成电容结构，以实现所述电容结构与所述有源区201a的电性连接。
实施例二
请参阅图4、图5(A)～(D)及图17(A)～(D)，本发明还提供了一种半导体存储器电容接点结构，包括：
表面包含若干有源区201a的半导体衬底201；
若干位线204，位于所述半导体衬底201上，连接所述有源区201a；
电容接点结构206，位于所述位线204之间的所述有源区201a上，下方连接所述有源区201a；
介质层208，所述介质层208至少填满所述位线204与所述电容接点结构206之间的间隙及相邻所述位线204之间的间隙；
侧壁隔离层205，覆盖于所述位线204的侧壁，所述位线204通过所述侧壁隔离层205与所述电容接点结构206分隔；
电容结构，位于所述电容接点结构206的上方，连接所述电容接点结构。
如图4所示，本发明所述电容接点结构206形成于所述半导体衬底201上，位于所述位线204之间的所述有源区201a上，下方连接所述有源区201a。图17(A)～(D)是本发明提供的半导体存储器电容接点结构，图5(A)～(D)是不包含所述介质层208和所述侧壁隔离层205的部分结构示意图。如图17(C)所示，所述介质层208填充于所述位线204和所述电容接点结构206之间。其中，在所述位线204的侧壁还形成有侧壁隔离层205，所述位线204通过所述侧壁隔离层205与所述电容接点结构206分隔。从图4中可以看出，在所述电容接点结构206最靠近所述位线204的区域，所述位线204通过所述侧壁隔离层205及所述位线204自身的侧墙结构与所述电容接点结构206进行隔离。所述电容接点结构206的下方连接所述有源区201a，可在其上方连接电容结构(图示中未展示)，以实现所述电容结构和所述有源区201a的导通。
作为示例，所述侧壁隔离层205包含二氧化硅层。二氧化硅可以加强所述位线204与所述电容接点结构206之间的隔离，减少寄生电容，且和形成所述电容接点结构206的多晶硅材料的接触性能较好，不易出现间隙。
作为示例，所述位线204包括叠层结构及覆盖于所述叠层结构外围的侧墙结构204d，其中，所述叠层结构包括由下至上依次叠置的隔离绝缘层204c、导线主体层204d及顶层介质层204a。如图5(A)所示，采用所述隔离绝缘层204c、所述顶层介质层204a及所述侧墙结构204d环绕包裹所述导线主体层204b，以确保绝缘隔离。可选地，构成所述导线主体层204b材料包括金属钨，所述隔离绝缘层204c、所述顶层介质层204a及所述侧墙结构204d的材料包括氮化硅。可选地，如图5(C)所示，所述位线204经由所述位线接触204e与所述有源区201a相连接，形成所述位线接触204e的材料包含金属钨或多晶硅。
作为示例，所述半导体存储器电容接点结构还包括浅沟槽隔离结构202及埋入式字线203，所述浅沟槽隔离结构202及所述埋入式字线203形成于所述半导体衬底201内，所述若干有源区201a由所述浅沟槽隔离结构202隔离。如图4及图5(A)～(D)所示，所述若干有源区201a由所述半导体衬底201内形成的浅沟槽隔离结构202隔离，所述半导体衬底201内还包含埋入式字线203。所述埋入式字线203形成于所述半导体衬底201的沟槽之中，包括栅介质层203c、导电材料层203b及字线隔离层203a。所述栅介质层203c形成于所述沟槽的底部及侧壁，所述导电材料层203b形成于所述沟槽内，所述字线隔离层203a位于所述导电材料层203b上方，与所述栅介质层203c一同包裹所述导电材料层203b，所述导电材料层203b通过所述栅介质层203c与所述有源区201a连接。
作为示例，所述电容接点结构106包括多晶硅柱状结构。
作为示例，所述介质层208包含复合层结构，至少包含二氧化硅层208a和氮化硅层208b，所述氮化硅层208b位于所述二氧化硅层208a的表面。如图4及图17(A)～(D)所示，所形成的所述介质层208可以是O-N结构介质层。在所述半导体衬底201的表面及所述位线204的顶部及侧壁形成二氧化硅层208b，并在所述二氧化硅层208b的表面形成所述氮化硅层208b。O-N结构介质层可以加强所述电容接点结构206与所述位线204的隔离效果，减少寄生电容。
作为示例，所述介质层208包含复合层结构，至少包含第一氮化硅层、二氧化硅层和第二氮化硅层，所述二氧化硅层位于所述第一氮化硅层的表面，所述第二氮化硅层位于所述氧化硅层的表面。作为本发明的优选方案，所述介质层208还可以选择采用N-O-N结构介质层，即相比O-N结构介质层的方案，在二氧化硅层下多沉积一层第一氮化硅层，以进一步加强所述位线204与所述电容接点结构206之间的隔离。
综上所述，本发明提供了一种半导体存储器电容接点结构及制备方法，所述制备方法包括如下步骤：1)提供一半导体衬底，所述半导体衬底的表面包含若干有源区，在所述半导体衬底上形成有若干连接所述有源区的位线；2)在所述半导体衬底上形成导电层，所述导电层填满所述位线之间的间隙及所述位线外侧区域；3)在所述导电层上形成图形化掩膜层，所述图形化掩膜层的覆盖范围由电容接点结构的位置所定义，所述电容接点结构分布于所述位线之间的所述有源区上；4)以所述图形化掩膜层刻蚀去除裸露的所述导电层，以形成电容接点结构，并暴露出部分所述半导体衬底；5)于所述半导体衬底上形成介质层，所述介质层至少填满所述位线与所述电容接点结构之间的间隙及相邻所述位线之间的间隙。本发明还提供了一种半导体存储器电容接点结构，包括：表面包含若干有源区的半导体衬底；若干位线，位于所述半导体衬底上，连接所述有源区；电容接点结构，位于所述位线之间的所述有源区上，下方连接所述有源区；介质层，所述介质层至少填满所述位线与所述电容接点结构之间的间隙及相邻所述位线之间的间隙；侧壁隔离层，覆盖于所述位线的侧壁，所述位线通过所述侧壁隔离层与所述电容接点结构分隔；电容结构，位于所述电容接点结构的上方，连接所述电容接点结构。本发明通过引入先形成电容接点结构，再形成介质层的制备方法，避免了工艺过程中的高深宽比刻蚀。使用本发明提供的半导体存储器电容接点结构的制备方法得到的电容接点结构不仅能确保电容接点结构具有较小尺寸，还能通过复合介质层加强电容接点结构与位线的隔离效果，减少寄生电容，提高电容接点结构与介质层的接触性能。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (11)

1.一种半导体存储器电容接点结构的制备方法，其特征在于，包括：
1)提供半导体衬底，所述半导体衬底的表面包含若干有源区，在所述半导体衬底上形成有若干连接所述有源区的位线；
2)在所述半导体衬底上形成导电层，所述导电层填满所述位线之间的间隙及所述位线外侧区域；
3)在所述导电层上形成图形化掩膜层，所述图形化掩膜层的覆盖范围由电容接点结构的位置所定义，所述电容接点结构分布于所述位线之间的所述有源区上；
4)以所述图形化掩膜层刻蚀去除裸露的所述导电层，以形成电容接点结构，并暴露出部分所述半导体衬底；及
5)于所述半导体衬底上形成介质层，所述介质层至少填满所述位线与所述电容接点结构之间的间隙及相邻所述位线之间的间隙。
2.根据权利要求1所述的半导体存储器电容接点结构的制备方法，其特征在于，在步骤2)之前，还包括在所述位线的侧壁形成侧壁隔离层的步骤，在所述位线的侧壁形成侧壁隔离层的步骤包括：在所述位线顶部和侧壁以及所述半导体衬底的表面上沉积侧壁隔离层材料，使用各向异性的干法刻蚀去除位于所述位线顶部及所述半导体衬底的表面的所述侧壁隔离层材料。
3.根据权利要求1所述的半导体存储器电容接点结构的制备方法，其特征在于，步骤5)于所述衬底上形成所述介质层包括如下步骤：
5-1)于所述半导体衬底的表面及所述位线的顶部及侧壁形成二氧化硅层；及
5-2)于所述二氧化硅层表面形成氮化硅层；
所述氮化硅层及所述二氧化硅层共同构成所述介质层。
4.根据权利要求1所述的半导体存储器电容接点结构的制备方法，其特征在于，步骤5)于所述衬底上形成所述介质层包括如下步骤：
5-1)于所述半导体衬底的表面及所述位线的顶部及侧壁形成第一氮化硅层；
5-2)于所述氮化硅层表面形成二氧化硅层；及
5-3)于所述二氧化硅层表面形成第二氮化硅层；
所述第一氮化硅层、所述二氧化硅层及所述第二氮化硅层共同构成所述介质层。
5.根据权利要求1所述的半导体存储器电容接点结构的制备方法，其特征在于，在步骤3)中，采用间距加倍技术形成所述图形化掩膜层，包括如下步骤：
3-1)在所述导电层的表面以及所述位线的顶部形成图形化牺牲层；
3-2)在所述图形化牺牲层的顶部和侧壁、所述导电层的表面以及所述位线的顶部沉积掩膜材料；
3-3)刻蚀去除位于所述图形化牺牲层的顶部、所述导电层的表面以及所述位线的顶部的所述掩膜材料，保留位于所述图形化牺牲层侧壁的所述掩膜材料；及
3-4)去除所述图形化牺牲层，保留的所述掩膜材料形成所述图形化掩膜层。
6.一种半导体存储器电容接点结构，其特征在于，包括：
表面包含若干有源区的半导体衬底；
若干位线，位于所述半导体衬底上，连接所述有源区；
电容接点结构，位于所述位线之间的所述有源区上，下方连接所述有源区；
介质层，所述介质层至少填满所述位线与所述电容接点结构之间的间隙及相邻所述位线之间的间隙；
侧壁隔离层，覆盖于所述位线的侧壁，所述位线通过所述侧壁隔离层与所述电容接点结构分隔；及
电容结构，位于所述电容接点结构的上方，连接所述电容接点结构。
7.根据权利要求6所述的半导体存储器电容接点结构，其特征在于，所述位线包括叠层结构及覆盖于所述叠层结构外围的侧墙结构，其中，所述叠层结构包括由下至上依次叠置的隔离绝缘层、导线主体层及顶层介质层。
8.根据权利要求6所述的半导体存储器电容接点结构，其特征在于，所述半导体存储器电容接点结构还包括浅沟槽隔离结构及埋入式字线，所述浅沟槽隔离结构及所述埋入式字线形成于所述半导体衬底内，所述若干有源区由所述浅沟槽隔离结构隔离。
9.根据权利要求6所述的半导体存储器电容接点结构，其特征在于，所述电容接点结构包括多晶硅柱状结构。
10.根据权利要求6所述的半导体存储器电容接点结构，其特征在于，所述介质层包含复合层结构，至少包含二氧化硅层和氮化硅层，所述氮化硅层位于所述二氧化硅层的表面。
11.根据权利要求6所述的半导体存储器电容接点结构，其特征在于，所述介质层包含复合层结构，至少包含第一氮化硅层、二氧化硅层和第二氮化硅层，所述二氧化硅层位于所述第一氮化硅层的表面，所述第二氮化硅层位于所述二氧化硅层的表面。
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