JPH0770595B2 - 半導体素子の金属コンタクト形成方法 - Google Patents

半導体素子の金属コンタクト形成方法

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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体素子の金属コンタ
クト形成方法に関し、特にコンタクトプラグ金属上に二
重金属薄膜を形成して、コンタクトプラグ金属と感光膜
残余物が直接的に接触しないようにすることにより、配
線の信頼性を向上させる金属コンタクト形成方法に関す
る。
【0002】なお、本明細書の記述は本件出願の優先権
の基礎たる韓国特許出願第1992−19287号の明
細書の記載に基づくものであって、当該韓国特許出願の
番号を参照することによって当該韓国特許出願の明細書
の記載内容が本明細書の一部分を構成するものとする。
【0003】
【従来の技術】一般的に、半導体素子において、下部の
シリコン基板または導電層が露出されたコンタクトホー
ルに金属層をコンタクトするために、コンタクトホール
にWF6 ,H2 ,SiH4 等のような反応気体を用いて
気相化学蒸着法によりタングステンを選択蒸着させた
後、その上にスパッタリング工程によりアルミニウム合
金を蒸着している。この際、素子内には多様な深さのコ
ンタクトホールが存在するが、選択蒸着法はコンタクト
ホールの深さとは関係なくタングステンが同じ速度でコ
ンタクトホールの下部分の露出されたシリコンまたは導
電層から成長するため、コンタクトホールの深さが深い
ところでは十分な厚さのタングステンを埋め込むのに限
界があった。
【0004】そこで、高集積素子内で互いに深さが異な
るコンタクトホールが存在するとき、コンタクトマスク
を分離して深さが深いコンタクトホールと深さが浅いコ
ンタクホールは別に形成してタングステンをそれぞれ蒸
着する方法が開発された。
【0005】従来のタングステン蒸着方法を考察してみ
れば次の通りである。
【0006】すなわち、コンタクトホールの深さが深い
ところに、先ずコンタクトマスクを用いて第1コンタク
トホールを形成し、選択蒸着法を利用して第1コンタク
トホールの露出されたシリコンまたは導電層にタングス
テンを予定された厚さに成長させた後、さらにコンタク
トマスクを用いてコンタクトホールの深さが浅いところ
に第2コンタクトホールを形成するが、このとき、感光
膜残余物が第1コンタクトホールのタングステン上部面
に残ったり、または露出されたタングステン表面に自然
酸化膜もしくはタンスグテン酸化膜が成長してコンタク
ト抵抗が増大する問題点があった。
【0007】
【発明が解決しようとする課題】上記問題点を解決する
ために案出した本発明は、コンタクトプラグ金属上部に
二重金属薄膜を形成して、コンタクトプラグ金属が製造
工程中に直接大気に露出されることなく、残留感光膜と
直接接触しないようにして、コンタクト抵抗を減少させ
ることにより、半導体素子の配線の信頼性を高める半導
体素子の金属コンタクト形成方法を提供することを目的
とする。
【0008】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体素子の金属コンタクト形成方法は、
半導体基板に形成されたフィールド酸化膜と、層間絶縁
のための絶縁膜と、上記絶縁膜間に形成されているポリ
シリコン膜とを有する半導体素子の金属コンタクト形成
方法において、上記半導体基板との金属配線を成すため
に、第1コンタクトホールを形成し、タングステンで上
記第1コンタクトホールを満たす第1段階、全体上部構
造上に第1金属薄膜と第2金属薄膜を順次に蒸着する第
2段階、第2コンタクトホールを形成するために、第2
金属薄膜上に感光膜を塗布してパターン形成(パターニ
ング)した後、第2金属薄膜、第1金属薄膜と絶縁膜を
順次に蝕刻して第2コンタクトホールを形成する第3段
階、感光膜を除去し、第2金属薄膜を蝕刻した後、全体
上部構造上にAl合金を蒸着する第4段階を備えたこと
を特徴とする。
【0009】
【作用】コンタクトプラグ金属薄膜上に二重金属薄膜を
形成すると、コンタクトプラグ金属と感光膜残余物が直
接的に接触しない。感光膜と接触する上部薄膜を選択的
に除去すると残留する感光膜が除去される。
【0010】
【実施例】以下、添付した図面の図1ないし図4を参照
して本発明に係る一実施例を詳細に説明する。図1ない
し図4はそれぞれ本発明に係る金属コンタクト形成方法
の各工程における製作物の断面図である。1は半導体基
板、2はフィールド酸化膜、3はポリシリコン膜、4は
絶縁膜、5はタングステン膜、6はTiSi2 薄膜、7
はTiN薄膜、8は感光膜、9はAl合金をそれぞれ示
す。
【0011】先ず、図1は、第1コンタクトホールを埋
め込んだ状態の半導体素子の断面図である。この構造
は、次のようにして得られる。すなわち、半導体基板1
に形成されたフィールド酸化膜2と、層間絶縁のための
絶縁膜4と、上記絶縁膜4間に形成されているポリシリ
コン膜3とを有する半導体素子において、上記半導体基
板1との金属配線を成すために、図に示す通り、深さが
深い第1コンタクトホール10を形成し、選択蒸着方法
によりすでに形成された第1コンタクトホールをコンタ
クトプラグ金属としてのタングステンで埋め込みタング
ステン膜5を形成して図1の状態とする。
【0012】図2に断面を示す構造は、次のようにして
得られる。すなわち、TiCl4 ,SiH4 反応気体を
利用して、化学気相蒸着法により300ないし500℃
でTiSi2 薄膜6を300ないし1000Å程蒸着
し、TiSi2 薄膜6上にTiN薄膜7をスパッタリン
グ方法により100ないし1000Å程蒸着する。
【0013】図3に断面を示す構造は、次のようにして
得られる。すなわち、上記ポリシリコン膜3に第2コン
タクトホールを形成するために、上記TiN薄膜7上部
に感光膜8を塗布してパターン形成する。
【0014】図4に断面を示す構造は、次のようにして
得られる。すなわち、上記パターン形成した感光膜8を
利用して、上記TiN薄膜7,TiSi2 薄膜6,絶縁
膜4を順次に蝕刻してポリシリコン3上部表面まで第2
コンタクトホール11を形成し、感光膜を除去した後に
上記TiN薄膜7をNH4 OH溶液で蝕刻し、スパッタ
リング方法によりAl合金9を蒸着して金属配線を成し
た状態とする。この際、上記NH4 OH溶液はTiN薄
膜7を完全に除去し、ポリシコン膜3とTiSi2 膜6
には何らの損傷を与えない。
【0015】そして、本発明を成す金属配線工程におい
ては、上記コンタクトホールの深さが異なるところにマ
スクを分離して深さが異なるコンタクトホールを別に形
成し、二重薄膜を蒸着して上記上層薄膜のTiN薄膜7
を除去することにより、感光膜8の残留物を除去し、上
記下層薄膜のTiSi2 薄膜6はタングステン膜5の表
面を保護するようになる。
【0016】
【発明の効果】上記の通り成る本発明は、二重金属薄膜
によりタングステン膜の上部表面が感光膜と直接的に接
触しないようにし、感光膜と接触された上部薄膜を選択
的に除去することにより、残留する感光膜を除去するこ
とができるので、コンタクト抵抗を減少されて信頼性の
高い金属配線工程を行い、半導体素子の信頼性を増加さ
せる効果がある。
【図面の簡単な説明】
【図1】半導体素子の断面図である。
【図2】半導体素子の断面図である。
【図3】半導体素子の断面図である。
【図4】半導体素子の断面図である。
【符号の説明】
1 半導体基板 2 フィールド酸化膜 3 ポリシリコン膜 4 絶縁膜 5 タングステン膜 6 TiSi2 7 TiN 8 感光膜 9 Al合金 10 第1コンタクトホール 11 第2コンタクトホール
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 7352−4M H01L 21/30 574

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板に形成されたフィールド酸化
    膜と、層間絶縁のための絶縁膜と、上記絶縁膜間に形成
    されているポリシリコン膜とを有する半導体素子の金属
    コンタクト形成方法において、 上記半導体基板との金属配線を成すために、第1コンタ
    クトホールを形成し、タングステンで上記第1コンタク
    トホールを満たす第1段階、 全体上部構造の上に第1金属薄膜と第2金属薄膜を順次
    に蒸着する第2段階、 第2コンタクトホールを形成するために、第2金属薄膜
    上に感光膜を塗布してパターン形成した後、第2金属薄
    膜、第1金属薄膜と絶縁膜を順次に蝕刻して第2コンタ
    クトホールを形成する第3段階、 感光膜を除去し、第2金属薄膜を蝕刻した後、全体上部
    構造上にAl合金を蒸着する第4段階を備えたことを特
    徴とする半導体素子の金属コンタクト形成方法。
  2. 【請求項2】 請求項1において、上記第1金属薄膜
    は、TiCl4 ,SiH4 反応気体を利用して化学気相
    蒸着法により300〜500℃で300〜1000Åの
    厚さに蒸着されたTiSi2 薄膜であり、上記第2金属
    薄膜はスパッタリング方法により100〜1000Åの
    厚さに蒸着されたTiN薄膜であることを特徴とする請
    求項1に記載の半導体素子の金属コンタクト形成方法。
  3. 【請求項3】 請求項1において、上記第4段階の第2
    金属薄膜の蝕刻溶液はNH4 OH溶液であることを特徴
    とする請求項1に記載の半導体素子の金属コンタクト形
    成方法。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07130852A (ja) * 1993-11-02 1995-05-19 Sony Corp 金属配線材料の形成方法
US5736457A (en) 1994-12-09 1998-04-07 Sematech Method of making a damascene metallization
JPH09205185A (ja) 1996-01-26 1997-08-05 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
DE19629736C2 (de) * 1996-01-26 2000-12-14 Mitsubishi Electric Corp Halbleitereinrichtung mit selbstjustierendem Kontakt und Herstellungsverfahren dafür
DE19655075C2 (de) * 1996-01-26 2003-04-03 Mitsubishi Electric Corp Halbleitereinrichtung mit Kontaktlöchern und Herstellungsverfahren einer Halbleitereinrichtung
JP3631380B2 (ja) * 1998-08-28 2005-03-23 株式会社東芝 半導体装置及びその製造方法
TW413844B (en) * 1998-11-26 2000-12-01 Samsung Electronics Co Ltd Manufacturing methods of thin film transistor array panels for liquid crystal displays and photolithography method of thin films
TW413949B (en) 1998-12-12 2000-12-01 Samsung Electronics Co Ltd Thin film transistor array panels for liquid crystal displays and methods of manufacturing the same
US9196583B1 (en) * 2014-05-09 2015-11-24 Qualcomm Incorporated Via material selection and processing
US9305785B2 (en) 2014-06-30 2016-04-05 Globalfoundries Inc. Semiconductor contacts and methods of fabrication
KR102556023B1 (ko) * 2016-02-26 2023-07-17 삼성디스플레이 주식회사 감광성 박막 소자 및 이를 포함하는 생체 정보 감지 장치

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63127551A (ja) * 1986-11-17 1988-05-31 Toshiba Corp 半導体装置の製造方法
US5026666A (en) * 1989-12-28 1991-06-25 At&T Bell Laboratories Method of making integrated circuits having a planarized dielectric
US4987099A (en) * 1989-12-29 1991-01-22 North American Philips Corp. Method for selectively filling contacts or vias or various depths with CVD tungsten
JP3123092B2 (ja) * 1991-03-06 2001-01-09 日本電気株式会社 半導体装置の製造方法
US5219793A (en) * 1991-06-03 1993-06-15 Motorola Inc. Method for forming pitch independent contacts and a semiconductor device having the same
US5204286A (en) * 1991-10-15 1993-04-20 Micron Technology, Inc. Method of making self-aligned contacts and vertical interconnects to integrated circuits
US5223084A (en) * 1991-11-25 1993-06-29 Hewlett-Packard Company Simultaneous dielectric planarization and contact hole etching

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