JPH03256330A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03256330A JPH03256330A JP5392290A JP5392290A JPH03256330A JP H03256330 A JPH03256330 A JP H03256330A JP 5392290 A JP5392290 A JP 5392290A JP 5392290 A JP5392290 A JP 5392290A JP H03256330 A JPH03256330 A JP H03256330A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置の製造方法、特に化学気相成長させたタング
ステン膜を主たる導電層とする金属配線の形成方法に関
し、 低抵抗を有し、ステップカバレージ性に優れたＣＶＤ形
成によるタングステン配線の絶縁膜に対する密着性を高
め、上記配線を用いる半導体装置の信頼性を向上するこ
とを目的とし、 半導体若しくは金属及び絶縁膜が表出している基体上に
、化学気相成長によるタングステン膜からなる金属配線
を形成するに際して、該基体上に第１の下地膜となるス
パッタ法によるチタン膜を形成する工程、該チタン膜上
に第２の下地膜となるスパッタ法によるタングステン膜
を形成する工程、該スパッタ法によるタングステン膜上
に該金属配線の主部となる化学気相成長によるタングス
テン膜を形成する工程、該化学気相成長によるタングス
テン膜と該スパッタ法によるタングステン膜と咳チタン
膜とを、同一マスクを用い、同一エツチング処理により
、連続して配線形状にパターニングする工程を有し構成
される。
ステン膜を主たる導電層とする金属配線の形成方法に関
し、 低抵抗を有し、ステップカバレージ性に優れたＣＶＤ形
成によるタングステン配線の絶縁膜に対する密着性を高
め、上記配線を用いる半導体装置の信頼性を向上するこ
とを目的とし、 半導体若しくは金属及び絶縁膜が表出している基体上に
、化学気相成長によるタングステン膜からなる金属配線
を形成するに際して、該基体上に第１の下地膜となるス
パッタ法によるチタン膜を形成する工程、該チタン膜上
に第２の下地膜となるスパッタ法によるタングステン膜
を形成する工程、該スパッタ法によるタングステン膜上
に該金属配線の主部となる化学気相成長によるタングス
テン膜を形成する工程、該化学気相成長によるタングス
テン膜と該スパッタ法によるタングステン膜と咳チタン
膜とを、同一マスクを用い、同一エツチング処理により
、連続して配線形状にパターニングする工程を有し構成
される。
本発明は半導体装置の製造方法、特に化学気相成長させ
たタングステン膜を主たる導電層とする金属配線の形成
方法に関する。
たタングステン膜を主たる導電層とする金属配線の形成
方法に関する。
従来から半導体装置の配線材料には、アルミニウムまた
はアルミニウム合金が広く用いられている。しかしなが
らこのアルミニウム（合金を含む）配線においては、半
導体装置の高集積化に伴う配線の断面積（厚さ及び幅）
の縮小により、エレクトロマイグレーションやストレス
マイグレーション等に起因する断線が発生し易くなって
、信頼性が低下することが問題になっている。
はアルミニウム合金が広く用いられている。しかしなが
らこのアルミニウム（合金を含む）配線においては、半
導体装置の高集積化に伴う配線の断面積（厚さ及び幅）
の縮小により、エレクトロマイグレーションやストレス
マイグレーション等に起因する断線が発生し易くなって
、信頼性が低下することが問題になっている。
そこで、上記マイグレーションを防止して配線の信頼性
を高めるために、高融点な金属で、且つアルミニウムに
近い低抵抗を有するタングステン膜を配線に用いる試み
がなされている。
を高めるために、高融点な金属で、且つアルミニウムに
近い低抵抗を有するタングステン膜を配線に用いる試み
がなされている。
このタングステン膜はスパッタ法または化学気相成長（
ＣＶＤ）法で形成できるが、ＣＶＤ法で形成したタング
ステン膜の方が抵抗が低く、且つ段差での被覆性（ステ
ップカバレージ）も良好なため望ましい。しかし、ＣＶ
Ｄ法で形成したタングステン膜は下地の絶縁膜との密着
性が悪く基板から剥がれ易いという欠点があり、改善が
望まれている。
ＣＶＤ）法で形成できるが、ＣＶＤ法で形成したタング
ステン膜の方が抵抗が低く、且つ段差での被覆性（ステ
ップカバレージ）も良好なため望ましい。しかし、ＣＶ
Ｄ法で形成したタングステン膜は下地の絶縁膜との密着
性が悪く基板から剥がれ易いという欠点があり、改善が
望まれている。
上記ＣＶＤ法によるタングステン膜の下地絶縁膜との密
着性を改善する手段として、タングステン膜を形成する
前に、密着層として各種の金属膜を下地に設けることが
必要であり、従来、その密着層として、チタン−タング
ステン合金、チタン窒化物、金属チタン、スパッタ形成
によるタングステン膜等が試みられている。
着性を改善する手段として、タングステン膜を形成する
前に、密着層として各種の金属膜を下地に設けることが
必要であり、従来、その密着層として、チタン−タング
ステン合金、チタン窒化物、金属チタン、スパッタ形成
によるタングステン膜等が試みられている。
この密着層にチタン−タングステン合金（チタン１０−
ｔ％程度）を用いた場合、密着性は多少改善されるが未
だ十分ではなく、且つ、上層のタングステン膜を配線形
状パターンにエツチング加工する際、同一のエツチング
ガスによって連続して加工することができず、加工工程
が複雑になるという問題がある。
ｔ％程度）を用いた場合、密着性は多少改善されるが未
だ十分ではなく、且つ、上層のタングステン膜を配線形
状パターンにエツチング加工する際、同一のエツチング
ガスによって連続して加工することができず、加工工程
が複雑になるという問題がある。
また、チタン窒化物膜及び金属チタン膜を用いた場合、
密着性は十分に改善されるものの、その上に、例えば下
記（１）式の反応に基づ＜ ＣＶＤ法によりタングステ
ン膜を形成する際に、チタンの弗化物の蒸気圧が低いた
めに、反応ガスである６弗化タングステン（ＷＦｉ）の
分解生成物である弗素（Ｆ）がチタン窒化物膜及びチタ
ン膜中に残留し、これによってチタン窒化膜及びチタン
膜からタングステン膜が剥がれ易くなるという問題があ
る。
密着性は十分に改善されるものの、その上に、例えば下
記（１）式の反応に基づ＜ ＣＶＤ法によりタングステ
ン膜を形成する際に、チタンの弗化物の蒸気圧が低いた
めに、反応ガスである６弗化タングステン（ＷＦｉ）の
分解生成物である弗素（Ｆ）がチタン窒化物膜及びチタ
ン膜中に残留し、これによってチタン窒化膜及びチタン
膜からタングステン膜が剥がれ易くなるという問題があ
る。
ＷＦｉ ＋５ｉ）Ｉ４→−＋ＨＦ↑ ・・・・（１）更
にまた、チタン窒化物膜においては、前記チタン−タン
グステン合金膜と同様にタングステン膜との連続加工が
困難で、工程が複雑化するという問題もある。
にまた、チタン窒化物膜においては、前記チタン−タン
グステン合金膜と同様にタングステン膜との連続加工が
困難で、工程が複雑化するという問題もある。
また、スパッタ法により形成したタングステン膜を密着
層として用いた場合、絶縁膜との密着性はＣＶＤ法で形
成したタングステン膜よりは改善されるが、配線として
用いるに十分な密着性が得られない。
層として用いた場合、絶縁膜との密着性はＣＶＤ法で形
成したタングステン膜よりは改善されるが、配線として
用いるに十分な密着性が得られない。
以上のように、従来ＣＶＤ形威形成たタングステン膜と
絶縁膜との密着層として試みられたチタン−タングステ
ン合金膜、チタン窒化物膜、チタン膜、スパッタータン
グステン膜においては、絶縁膜との密着性が不十分、密
着層からＣＶＤ法により形成されるタングステン膜が剥
離する、ＣＶＤ法により形成されるタングステン膜と同
一エツチングガスにより連続して加工することができず
加工工程が複雑になる等の問題があった。
絶縁膜との密着層として試みられたチタン−タングステ
ン合金膜、チタン窒化物膜、チタン膜、スパッタータン
グステン膜においては、絶縁膜との密着性が不十分、密
着層からＣＶＤ法により形成されるタングステン膜が剥
離する、ＣＶＤ法により形成されるタングステン膜と同
一エツチングガスにより連続して加工することができず
加工工程が複雑になる等の問題があった。
そこで本発明は、絶縁膜及びＣＶＤ法により形成される
タングステン膜との密着性に優れ、且つ上記タングステ
ン膜と共通のドライエツチング加工性を備えた密着層の
提供して、低抵抗を有しステップカバレージ性に優れた
ＣＶＤ形威形成るタングステン配線の絶縁膜に対する密
着性を高め、これによって上記タングステン配線を用い
た半導体装置の信頼性を向上することを目的とする。
タングステン膜との密着性に優れ、且つ上記タングステ
ン膜と共通のドライエツチング加工性を備えた密着層の
提供して、低抵抗を有しステップカバレージ性に優れた
ＣＶＤ形威形成るタングステン配線の絶縁膜に対する密
着性を高め、これによって上記タングステン配線を用い
た半導体装置の信頼性を向上することを目的とする。
上記課題は、半導体若しくは金属及び絶縁膜が表出して
いる基体上に、化学気相成長によるタングステン膜から
なる金属配線を形成するに際して、該基体上に第１の下
地膜となるスパッタ法によるチタン膜を形成する工程、
該チタン膜上に第２の下地膜となるスパッタ法によるタ
ングステン膜を形成する工程、該スパッタ法によるタン
グステン膜上に該金属配線の主部となる化学気相成長に
よるタングステン膜を形成する工程、該化学気相成長に
よるタングステン膜と該スパッタ法によるタングステン
膜と該チタン膜とを、同一マスクを用い、同一エツチン
グ処理により、連続して配線形状にパターニングする工
程を有する本発明による半導体装置の製造方法によって
解決される。
いる基体上に、化学気相成長によるタングステン膜から
なる金属配線を形成するに際して、該基体上に第１の下
地膜となるスパッタ法によるチタン膜を形成する工程、
該チタン膜上に第２の下地膜となるスパッタ法によるタ
ングステン膜を形成する工程、該スパッタ法によるタン
グステン膜上に該金属配線の主部となる化学気相成長に
よるタングステン膜を形成する工程、該化学気相成長に
よるタングステン膜と該スパッタ法によるタングステン
膜と該チタン膜とを、同一マスクを用い、同一エツチン
グ処理により、連続して配線形状にパターニングする工
程を有する本発明による半導体装置の製造方法によって
解決される。
スパッタ法で形成したチタン膜の酸化シリコン（Ｓｉｎ
ｇ）、燐珪酸ガラス（ＰＳＧ）等の絶縁膜との密着性は
非常に良好であり、更に基板シリコンとの電気的なコン
タクト抵抗も十分に低い。またチタン膜上にスパッタ法
で形成したタングステン膜は、絶＆！膜上に形成した場
合に比べて密着性が大幅に改善される。そしてまた、タ
ングステン膜上に更にＣＶＤ法でタングステン膜を成長
した場合には、タングステンの弗化物の蒸気圧が十分高
いため、チタン上のＣＶＤ−タングステンの成長で問題
になるような残留弗素の影響は少なく、密着性は良好で
ある。
ｇ）、燐珪酸ガラス（ＰＳＧ）等の絶縁膜との密着性は
非常に良好であり、更に基板シリコンとの電気的なコン
タクト抵抗も十分に低い。またチタン膜上にスパッタ法
で形成したタングステン膜は、絶＆！膜上に形成した場
合に比べて密着性が大幅に改善される。そしてまた、タ
ングステン膜上に更にＣＶＤ法でタングステン膜を成長
した場合には、タングステンの弗化物の蒸気圧が十分高
いため、チタン上のＣＶＤ−タングステンの成長で問題
になるような残留弗素の影響は少なく、密着性は良好で
ある。
以上の点から、本発明の方法により形成されるチタン膜
上にスパッタータングステン膜が積層されてなる２層構
造の密着層を下部に有するＣＶＤ−タングステンによる
配線は絶縁膜に対する密着性に極めて優れている。
上にスパッタータングステン膜が積層されてなる２層構
造の密着層を下部に有するＣＶＤ−タングステンによる
配線は絶縁膜に対する密着性に極めて優れている。
また、チタン膜及びスパッタータングステン膜はＣＶＤ
−タングステン膜と共通のドライエツチング加工性を有
するので、配線形成工程も簡略化される。
−タングステン膜と共通のドライエツチング加工性を有
するので、配線形成工程も簡略化される。
以下本発明を、一実施例について、第１図を参照して具
体的に説明する。
体的に説明する。
第１図（ａ）参照
本発明の方法により例えばＭＯＳ）ランジスタのソース
配線及びドレイン配線を形成するに際しては、通常の選
択酸化（ＬＯＧＯ３）法により例えばｐ型シリコン基板
１の表面に素子形ｔｃＮ域２を画定表出するフィールド
酸化膜３を形成しくフィールド酸化膜の下部に形成する
チャネルストッパは省略する）、次いで通常のＭＯＳプ
ロセスに従って、先ず熱酸化により素子形成領域２上に
ゲート酸化膜４を形成し、次いで気相成長、不純物導入
、パターニング工程を経て上記ゲート酸化膜４を有する
素子形成領域２上に例えばポリＳｔからなるゲート電極
５を形成し、次いでゲート電極５をマスクにし素子形ｔ
ｃｎ域２に砒素をイオン注入してｎ゛型のソース領域６
Ｓ及びドレイン領域６Ｄを形成し、次いでこの基板上に
ＣＶＤ法により下層の絶縁膜となる例えば厚さ５０００
人程度のＳｉｎｇ層間絶縁膜７を形成し、次いでエツチ
ング手段に例えば３弗化メタン（ＣＨＦ ３）によるリ
アクティブイオンエツチング処理を用いるフォトリソグ
ラフィにより上記ＳｉＯ３眉間絶縁膜７にソース領域６
Ｓ及びドレイン領域６Ｄを表出するコンタクトホール８
Ｓ及び８Ｄを形成する。
配線及びドレイン配線を形成するに際しては、通常の選
択酸化（ＬＯＧＯ３）法により例えばｐ型シリコン基板
１の表面に素子形ｔｃＮ域２を画定表出するフィールド
酸化膜３を形成しくフィールド酸化膜の下部に形成する
チャネルストッパは省略する）、次いで通常のＭＯＳプ
ロセスに従って、先ず熱酸化により素子形成領域２上に
ゲート酸化膜４を形成し、次いで気相成長、不純物導入
、パターニング工程を経て上記ゲート酸化膜４を有する
素子形成領域２上に例えばポリＳｔからなるゲート電極
５を形成し、次いでゲート電極５をマスクにし素子形ｔ
ｃｎ域２に砒素をイオン注入してｎ゛型のソース領域６
Ｓ及びドレイン領域６Ｄを形成し、次いでこの基板上に
ＣＶＤ法により下層の絶縁膜となる例えば厚さ５０００
人程度のＳｉｎｇ層間絶縁膜７を形成し、次いでエツチ
ング手段に例えば３弗化メタン（ＣＨＦ ３）によるリ
アクティブイオンエツチング処理を用いるフォトリソグ
ラフィにより上記ＳｉＯ３眉間絶縁膜７にソース領域６
Ｓ及びドレイン領域６Ｄを表出するコンタクトホール８
Ｓ及び８Ｄを形成する。
第１図（ロ）参照
次いで、コンタクトホール８Ｓ、８Ｄ内に表出するソー
ス及びドレイン領域６Ｓ、６Ｄ上の自然酸化膜を弗酸等
で除去した後、複数のスパッタ処理室を有するスパッタ
装置を用い、密着層を構成する第１の下地膜であるチタ
ン膜９と、その上に形成される第２下地膜であるスパッ
タータングステン膜１０を連続的に被着する。
ス及びドレイン領域６Ｓ、６Ｄ上の自然酸化膜を弗酸等
で除去した後、複数のスパッタ処理室を有するスパッタ
装置を用い、密着層を構成する第１の下地膜であるチタ
ン膜９と、その上に形成される第２下地膜であるスパッ
タータングステン膜１０を連続的に被着する。
即ち、先ず、チタンターゲットを装着した第１の処理室
で、チタン膜９を例えば２００人程度の厚さに被着する
。その際の条件は、例えば、スパッタ圧力は５ｍ Ｔｏ
ｒｒ、パワー３Ｋｗ、基板温度２５０℃で行った。
で、チタン膜９を例えば２００人程度の厚さに被着する
。その際の条件は、例えば、スパッタ圧力は５ｍ Ｔｏ
ｒｒ、パワー３Ｋｗ、基板温度２５０℃で行った。
続いて、上記チタン膜９の被着を終わった基板をタング
ステンターゲットを装着した処理室に真空を破らずに移
動し、タングステン膜１０を、例えば５００人程度の厚
さに被着する。その際の条件もチタンの場合と同様に、
スパッタ圧力は５ｍＴｏｒｒ。
ステンターゲットを装着した処理室に真空を破らずに移
動し、タングステン膜１０を、例えば５００人程度の厚
さに被着する。その際の条件もチタンの場合と同様に、
スパッタ圧力は５ｍＴｏｒｒ。
パワー３Ｋｗ、基板温度２５０°Ｃで行った。
第１図（Ｃ）参照
次いで、上記基板上に、例えば平行平板型枚葉式の減圧
ＣＶＤ装置を用い厚さ４０００ Ａ程度のＣｖＤ−タン
グステン１ｕｌｌを成長する。この成長は例えば下記の
条件で行われる。
ＣＶＤ装置を用い厚さ４０００ Ａ程度のＣｖＤ−タン
グステン１ｕｌｌを成長する。この成長は例えば下記の
条件で行われる。
ソースガス： ＷＦｉ １０ ＳＣＣＭ＋５ｉＨｉ
５ ＳＣＣＭキャリアガス：水素（Ｈ２） 圧カニ ０．５Ｔｏｒｒ 基板温度＝４００°Ｃ程度 第１図（ｄ）参照 次いで通常のフォトプロセスにより上記ＣＶＤタングス
テン膜１１上に配線パターン形状に対応するレジストパ
ターン１２を形成し、このレジストパターン１２をマス
クにして弗素系のガス例えば６弗化硫黄（ＳＦ４）をエ
ツチングガスに用いリアクティブイオンエツチング処理
により上記ＣＶＤ−タングステン膜１１．第２の下地膜
であるスパッタータングステン膜１０、第１の下地膜で
あるチタン膜９を順次バターニング加工し、上記下地膜
を下部に有するＣＶＤ−タングステン膜１１のソース配
線１１Ｌ３及びドレイン配線１１ Ｌｌ、が形成される
。
５ ＳＣＣＭキャリアガス：水素（Ｈ２） 圧カニ ０．５Ｔｏｒｒ 基板温度＝４００°Ｃ程度 第１図（ｄ）参照 次いで通常のフォトプロセスにより上記ＣＶＤタングス
テン膜１１上に配線パターン形状に対応するレジストパ
ターン１２を形成し、このレジストパターン１２をマス
クにして弗素系のガス例えば６弗化硫黄（ＳＦ４）をエ
ツチングガスに用いリアクティブイオンエツチング処理
により上記ＣＶＤ−タングステン膜１１．第２の下地膜
であるスパッタータングステン膜１０、第１の下地膜で
あるチタン膜９を順次バターニング加工し、上記下地膜
を下部に有するＣＶＤ−タングステン膜１１のソース配
線１１Ｌ３及びドレイン配線１１ Ｌｌ、が形成される
。
なお上記リアクティブイオンエツチング処理には、例え
ば１３．５６ＭＨｚの高周波電力が用いられ、エツチン
グガス圧０．ＩＴｏｒｒ、パワー密度 ０．２５ Ｗ／
ｃｉＩ”で行われた。
ば１３．５６ＭＨｚの高周波電力が用いられ、エツチン
グガス圧０．ＩＴｏｒｒ、パワー密度 ０．２５ Ｗ／
ｃｉＩ”で行われた。
第１図（ｅ）参照
そして以後、上記ＣＶＤ−タングステン膜１１からなる
ソース配線１１Ｌｓ及びドレイン配線１１Ｌａ上に、タ
ングステンの酸化防止を兼ねたパッシベーション膜とし
て、４００℃以下の低温で形成できるプラズマＣＶ Ｄ
−ＳｉＯｚ膜１３膜厚３５０００大程度に形成し、本発
明の方法によるタングステン配線を具備したＭＯＳ ）
ランジスタが完成する。
ソース配線１１Ｌｓ及びドレイン配線１１Ｌａ上に、タ
ングステンの酸化防止を兼ねたパッシベーション膜とし
て、４００℃以下の低温で形成できるプラズマＣＶ Ｄ
−ＳｉＯｚ膜１３膜厚３５０００大程度に形成し、本発
明の方法によるタングステン配線を具備したＭＯＳ ）
ランジスタが完成する。
なお、この実施例により形成した第１図（ｅ）に示す配
線構造においては、５００°Ｃの熱処理を、通常の製造
工程より多い５〜６回程度繰り返しても配線の剥がれは
全熱発生しなかった。これに対しチタン下地膜上に直に
ＣＶＤ−タングステン膜を成長させた従来のタングステ
ン配線においては、前記配線パターニングの際のドライ
エツチング時の水洗後処理で、既にチタン膜上からＣＶ
Ｄ−タングステン膜が剥離するものが発生している。
線構造においては、５００°Ｃの熱処理を、通常の製造
工程より多い５〜６回程度繰り返しても配線の剥がれは
全熱発生しなかった。これに対しチタン下地膜上に直に
ＣＶＤ−タングステン膜を成長させた従来のタングステ
ン配線においては、前記配線パターニングの際のドライ
エツチング時の水洗後処理で、既にチタン膜上からＣＶ
Ｄ−タングステン膜が剥離するものが発生している。
図において、
１はｐ型シリコン基板、
２は素子形成領域、
３はフィールド酸化膜、
４はゲート酸化膜、
５はゲート電極、
６Ｓはｎ・型ソース領域、
６Ｄはｎ１型ドレイン領域、
〔発明の効果〕
以上説明のように本発明によれば、熱サイクルでのタン
グステン配線の剥離が防止されるので、本発明はＬＳＩ
等タングステン配線を用いて高集積化が図られる半導体
装置の信頼性向上に寄与するところが大きい。
グステン配線の剥離が防止されるので、本発明はＬＳＩ
等タングステン配線を用いて高集積化が図られる半導体
装置の信頼性向上に寄与するところが大きい。
第１図（ａ）〜（ｅ）は本発明の方法の一実施例の工程
断面図である。 ９はチタン膜、 １０はスパッタータングステン膜、 １１はＣＶＤ−タングステン膜、 １１Ｌ、は１１によるソース配線、 １１ Ｌゎは１１によるドレイン配線、１２はレジスト
パターン、 １３はプラダ？ ＣＶ Ｄ −５ｉＯｚ膜を示す。
断面図である。 ９はチタン膜、 １０はスパッタータングステン膜、 １１はＣＶＤ−タングステン膜、 １１Ｌ、は１１によるソース配線、 １１ Ｌゎは１１によるドレイン配線、１２はレジスト
パターン、 １３はプラダ？ ＣＶ Ｄ −５ｉＯｚ膜を示す。
Claims (1)
- 【特許請求の範囲】 半導体若しくは金属及び絶縁膜が表出している基体上
に、化学気相成長によるタングステン膜からなる金属配
線を形成するに際して、 該基体上に第１の下地膜となるスパッタ法によるチタン
膜を形成する工程、 該チタン膜上に第２の下地膜となるスパッタ法によるタ
ングステン膜を形成する工程、 該スパッタ法によるタングステン膜上に該金属配線の主
部となる化学気相成長によるタングステン膜を形成する
工程、 該化学気相成長によるタングステン膜と該スパッタ法に
よるタングステン膜と該チタン膜とを、同一マスクを用
い、同一エッチング処理により、連続して配線形状にパ
ターニングする工程を有することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5392290A JPH03256330A (ja) | 1990-03-06 | 1990-03-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5392290A JPH03256330A (ja) | 1990-03-06 | 1990-03-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03256330A true JPH03256330A (ja) | 1991-11-15 |
Family
ID=12956214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5392290A Pending JPH03256330A (ja) | 1990-03-06 | 1990-03-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03256330A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6020642A (en) * | 1997-01-31 | 2000-02-01 | Nec Corporation | Interconnection system in a semiconductor device |
-
1990
- 1990-03-06 JP JP5392290A patent/JPH03256330A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6020642A (en) * | 1997-01-31 | 2000-02-01 | Nec Corporation | Interconnection system in a semiconductor device |
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