KR970000445Y1 - 반도체장치 - Google Patents
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Abstract
내용 없슴.
Description
제1a도 내지 제1d도는 본 고안의 제1실시예에 따른 반도체장치의 제조방법에서의 각 공정을 도시한 단면도.
제2도는 제1d도의 공정의 변형예를 도시한 단면도.
제3a도 내지 제3c도는 본 고안의 제2실시예에 따른 반도체장치의 제조방법에서의 주요한 공정을 도시한 단면도.
제4도는 제3c도의 공정의 변형예를 도시한 단면도 .
제5a도 내지 제5c도는 종래의 반도체장치의 제조방법에서의 각 공정을 도시한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 제1층간절연막
3 : 제1금속배선층, 제1금속배선(Aℓ합금배선)
4 : 제2층간절연막(플라즈마 SiO2막) 6 : 콘택트홀
7, 22 : 제2금속배선(Aℓ합금막) 11 : 제1도전막(다결정실리콘막)
21, 41 : 콘택트홀내부의 텅스텐 31 : 고융점금속막(Ti막)
32 : 제2도전막(TiSi2막)
[고안의 목적]
[고안이속하는 기술분야 및 그 분야의 종래기술]
본 고안은 반도체장치에 관한 것으로, 특히 다층배선을 갖는 반도체장치에서의 상층금속배선과 하층금속배선의 접속부의 구조에 관한 것이다.
종래, 다층배선을 잦는 반도체장치에서의 상층금속배선과 하층금속배선의 접속부(VIA콘택트)를 형성할 때에는, 도5a 내지 도5c에 도시한 바와 같은 공정으로 행하고 있다. 즉, 먼저 도5a에 도시한 바와 같이 소자가 형성된 반도체기판(1)상에 퇴적된 제1층간절연막(2)상에 제1금속배선(예컨대 Aℓ합금배선; 3)을 형성하고, 더욱이 제2층간절연막(예컨대 플라즈마 SiO2막; 4)을 퇴적한다. 그리고, PEP(사진식각법)에 의해 제2층간절연막(4)의 콘택트홀 형성예정부상의 포토레지스트(5)만을 제거한다. 다음에도5b에 도시한 바와 같이 이방성 에칭, 예컨대 RIE(반응성 이온에칭)법에 의해 상기 제1금속배선 (3)이 노출하도록 상기 제2층간절연막(4)을 에칭하여 콘택트홀(6)을 형성한다. 이어서, 포토레지스트(5)를 제거하고, 도5c에 도시한 바와 같이 스퍼터법에 의해 전면(全面)에 제2금속배선층(예컨대 Aℓ합금막; 7)을 퇴적한 후 이것을 패터닝함으로써 제2금속배선(7)을 형성한다.
그러나, 상기한 바와 같은 종래의 제조방법에는 다음과 같은 문제가 있다.
① 도5b에 도시한 바와 같이, 이방성 에칭에 의한 콘택트홀의 형성시에 포토레지스트 (5)내에 함유된 C나 F가 플라즈마중으로 방출된다. 또, 이때 에칭이 하층의 제1금속배선(3)의 표면까지 도달하면, 제1금속배선내에 함유된 금속이나 불순물(C, Cℓ, F)이 스퍼터된다. 그리고, 이들 물질은 콘택트홀(6)의 측면(제2층간절연막(4)의 측벽)에 반응생성물(금속이 함유된 유기막; 8)로서 부착하고, 콘택트홀(6)의 저면(底面; 제1금속배선(3)의 표면)에도 부착한다.
② 콘택트홀 형성종료후에 대기중에 방치해 두면, 제1금속배선층(3)과 그 표면의 Cℓ 및 공기중의 수분에 의해 다음과 같은 반응이 일어난다.
Aℓ + 4Cℓ- → AℓCℓ4-+ 3e
2AℓCℓ4 + 6H2O → 2Aℓ(OH)3+ 6H++ 8Cℓ-
이 반응이 한번 시작되면 생성되는 Cℓ에 의해 제1금속배선층(3)의 Aℓ의 부식이 촉진되어, 도5c에 도시한 바와 같이 콘택트홀(6)의 저면(제1금속배선(3)의 표면)에 두꺼운 Aℓ수산화물(9)이 생성되어 버린다.
이와 같은 현상 ①, ②가 일어나면, 후속공정에서의 상층의 제2금속배선층(7)의 스퍼터시에 오버행(overhang)형성이 생겨 배선의 단절 등이 발생하게 되어, 콘택트홀(6)에서의 제2금속배선(7)과 제1금속배선(3)의 도통이 불능(不能)으로 된다.
또, 상기한 바와 같은 종래의 반도체장치는 가공정밀도 및 열라인먼트정밀도를 고려하여 제2금속배선(7)과 콘택트홀(6)의 마스크맞춤여유를 두고 있는데, 이것이 고집적화의 장애로 되고 있다.
상기한 바와 같이 종래의 반도체장치의 제조방법은, 이방성 예칭에 의한 콘택트홀 형성시에 포토레지스트내에 함유된 C나 F 및 하층금속배선내에 함유된 금속이나 불순물(D, Cℓ, F)이 플라즈마중으로 방출되어 층간절연막의 측벽이나 하층금속배선의 표면에 방응생성물로서 부착하는 문제와, 콘택트홀 형성종료후에 하층금속배선표면에서는 공기중의 수분에 의해 금속수산화물이 생성되므로, 후속공정에서의 상층금속배선층 퇴적후에 표면형태가 열화되어 배선의 단절 등이 발생함으로써 콘택트홀에서의 상층금속배선과 하층금속배선과의 도통이 불능으로 되는 문제가 있다.
[고안이 이루고자하는 기술적과제]
본 고안은 상기한 문제점을 해결하기 위해 이루어진 것으로, 상층금속배선의 신뢰성, 상층금속배선과 하층금속배선과의 콘택트홀에서의 도통의 신뢰성이 높은 반도체장치를 제공함에 그 목적이 있다.
[고안의 구성 및 작용]
상기 목적을 달성하기 위해 본 고안의 제1고안에 따른 반도체장치는, 반도기판상에 형성되어 있는 제1금속배선층과, 이 제1금속배선층상의 제2금속배선층과의 접속형성예정부에만 형성된 제1도전막, 이 제1도전막상 및 상기 제1금속배선층상에 형성된 층간절연막 및, 이 층간절연막상에 형성되어 이 층간절연막에 상기 제1도전막의 크기보다 작게 형성된 콘택트홀을 통해 상기 도전막에 접속된 제2금속배선층을 구비하여 구성되어 있다.
또, 본 고안의 제2고안에 따른 반도체장치는, 반도체기관상에 형성되어 있는 제1금속배선층과, 이 제1금속배선층상의 제2금속배선층과의 접속예정 영역에만 형성된 제1도전막, 이 제1도전막상 및 상기 제1금속배선층상에 형성된 층간절연막이 층간절연막에 상기 제1도전막의 크기보다 작게 형성된 콘택트홀의 내면 및 윗면가장자리부에 형성된 제2도전막 및, 상기 층간절연막상에 형성되어 상기 콘택트홀을 통해 상기 제2도전막에 접속된 제2금속배선층을 구비하여 구성되어 있다.
제1고안에 따른 반도체장치는, 제1금속배선층상의 제2금속배선층과의 접속형성예정부에만 형성된 제1도전막을 갖춤으로써, 상층의 제2금속배선층과 하층의 제1금속배선과의 콘택트홀의 형성시에 반응생성물이 발생하는 것을 방지할 수 있고, 콘택트홀 형성종료후에 제1금속배선표면에 금속수산화물이 생성되는 것을 방지할 수 있으므로, 제1금속배선층의 신뢰성 및 제1금속배선층과 제2금속배선층과의 콘택트홀에서의 도통의 신뢰성을 향상시킬 수 있다.
또, 제2고안에 따른 반도체장치는, 제1고안에 따른 반도체장치와 마찬가지로, 제1금속배선층의 신뢰성 및 제1금속배선층과 제2금속배선과의 콘택트홀에서의 도통의 신뢰성이 높아지는 외에, 콘택트홀의 윗면가장자리부에 자기정합적으로 형성된 제2도전막을 갖추고 있으므로, 제2굼속배선과 콘택트홀과의 마스크맞춤여유를 둘 필요가 없게 되어 배선의 고밀도화, 더 나아가서는 고집적화를 달성할 수 있다.
[실시예]
이하, 예시도면을 참조하여 본 고안의 실시예를 상세히 설명한다.
도1a 내지 도1d는 본 고안의 제1실시예에 따른 반도체장치의 제조방법에서의 각 공정을 도시한 것이다. 즉, 먼저 도 1a에 도시한 바와 같이 소자가 형성된 반도체기판(1)상에 퇴적된 제1층간절연막(2)상에 제1금속배선층(3), 예컨대 Aℓ합금배선막(Si; 1%, Cu; 0.5%)을 800mm정도 스퍼터퇴적하고, PEP 및 RIE법에 의해 소망하는 크기로 패터닝가공하여 제1금속배선(3)을 형성한다. 다음으로, 저온플라즈마CVD(지상성장)장치로 SiH4가스 및 PH3나 B2H6등의 도핑가스를 이용하여 제1도전막(11), 예컨대 도핑된 다결정실리콘막을 50∼100mm퇴적한다.
다음에, 도1b에 도시한 바와 같이 제2금속배선/제1금속배선간의 콘택트홀형성용의 데이터반전마스크를 이용해 PEP 및 RIE를 행하여 제2금속배선/제1금속배선의 접속예정영역에 제1도전막 (11)을 남겨 둔다.
이어서, 도1c에 도시한 바와 같이 저온플라즈마CVD장치로 제2층간절연막(플라즈마 SiO2막; 4)을 1∼1.5μm 퇴적한 후, 제2금속배선/제1금속배선간의 콘택트홀형성용의 마스크를 이용하여 PEP 및 RIE를 행함으로써 상기 플라즈마 SiO2막(4)에 상기 제1도전막(11)의 크기보다 작은 콘택트홀 (6)을 형성하여 상기 제1금속배선(3)을 노출시킨다.
다음으로, 도1d에 도시한 바와 같이 제1도전막(다결정실리콘막; 11)상에 제2금속배선층, 예컨대 Aℓ합금배선막(Si; 1%, Cu; 0.5%)을 1μm정도 스피터퇴적하고, PEP 및 RIE법에 의해 소망하는 크기로 패터닝가공하여 제2금속배선(7)을 형성한다.
상기한 제1실시예에 따른 제조방법은, 제1금속배선층(3)상에 제1도전막(11)을 퇴적한 후, 상기 제1금속배선층(3)과 제2금속배선층과의 접속예정영역에 상기 제1도전막(11)을 남겨 두고, 이 제1도전막(11)상 및 상기 제1금속배선층(3)상에 제2층간절연막(4)을 퇴적한 후, 상기 제1도전막(11)의 크기보다 작은 콘택트홀(6)을 형성하고 있다.
이에 따라, ① 콘택트홀 형성시에 제1도전막(11)이 존재하므로 제1금속배선층(3)이 스퍼터되지 않게 되어 제1금속배선내에 함유된 금속이나 불순물(C, Cℓ, F)을 함유한 반응생성물이 콘택트홀(6)의 측면과 저면에 부착하지 않게 되고, 후속공정에서의 제2금속배선층(7)의 스퍼터시에 오버행(over hang )형상이 생기지 않게 되어 배선의 고신뢰성을 달성할 수 있다.
또, ② 콘택트홀 형성종료후에 대기중에 방치한 경우에 콘택트홀(6)부에 공기중의 수분이 침입하더라도, 콘택트홀 저면에 제1도전막(11)이 존재하므로 제1금속배선층(3)의 표면에 Aℓ수산화물이 생성되지 않아 콘택트홀(6)에서의 도통이 불능으로 되는 일은 없기 때문에, 콘택트홀 (6)에서의 도통의 고신뢰성을 달성할 수 있다.
따라서, 도1d에 도시한 바와 같이 형성된 반도체장치는, 제2금속배선층(7)의 신뢰성 및, 제2금속배선층(7)과 제1금속배선층(3)과의 콘택트홀(6)에서의 도통의 신뢰성이 높다.
또한, 도1d에 도시한 공정에 있어서, 도2에 도시한 바와 같이 콘택트홀 내부에 CVD법에 의해 텅스텐(21)을 매립한 후, 제2금속배선층, 예컨대 Aℓ합금배선막(Si; 1%, Cu; 0.5%)을 1μm정도 스퍼터퇴적하고, PEP 및 RIE법에 의해 소망하는 크기로 패터닝가공하여 제2금속배선 (22)을 형성하도록 하여도 좋다. 이 경우, 콘택트홀 저면의 제1도전막(11)이 상기 텅스텐(W)의 겅장을 촉진하는 역할을 한다. 또, 제1도전막 (11)으로서 도핑된 다결정실리콘막을 이용하는 경우에 대해 설명하였지만, 이는 고용점금속실리사이드막을 이용하도록 하여도 무방하다.
이 경우에도, 비아홀(via hole) 형성후에 표면에 형성되는 것은 SiO2이기 때문에, 제1도전막을 다결정실리콘막으로 형성한 경우와 완전히 동일한 효과가 얻어진다.
도3a 내지 도3c는 제2실시예에 따른 반도체장치의 제조방법에서의 각 공정을 도시한 것이다. 즉, 먼저 도1a 내지 도1c 도시한 제1실시예의 공정과 마찬가지로, 반도체기판(1) 상의 제1층간절연막(2)상에 제1금속배선층(3)을 형성하는 공정과, 이 제1금속배선층(3)상에 제1도전막(11)을 퇴적한 후 상기 제1금속배선층(3)과 제2금속배선층(7)과의 접속예정영역에 상기 제1도전막(11)을 남겨 두는 공정 및, 이 제1도전막(11)상 및 상기 제1금속배선층(3)상에 제2층간절연막(4)을 퇴적한 후 상기 제1도전막(11)의 크기보다 작은 콘택트홀(6)을 형성하는 공정을 실시한다.
이어서, 도3a에 도시한 바와 같이 메탈스퍼터장치로 고융점금속막, 예컨대 Ti막(31)을 50∼100mm퇴적한 후, 진공중에서 300℃ 이상의 가열을 행하여 상기 제1도전막(다결정실리콘막; 11)과 상기 Ti막(31)을 실리사이드반응시킴으로써, 상기 콘택트홀(6)의 내면(저면 및 측면)뿐만 아니라 제2층간절연막(플라즈마 SiO2막; 4) 윗면의 콘택트홀 주변부에 TiSix막(본 실시예에서는 TiSi2막)을 형성시킨다.
다음에, 도3b에 도시한 바와 같이 상기 Ti막(31)의 미반응부(콘택트홀 내면·주변부 이외의 부분)를 HF계 약품으로 에칭제거함으로써, 자기정합적으로 콘택트홀 윗면가장자리부에 제2도전막(본 실시예에서는 TiSi2막; 32)을 남겨 둔다.
다음으로, 도 3C에 도시한 바와 같이 제2금속배선층, 예컨대 Aℓ합금배선막(Si; 1%, Cu; 0.5%)을 1μm정도 스퍼터퇴적하고, PEP 및 RIE법에 의해 소망하는 크기로 패터닝가공하여 제2금속배선 (7)을 형성한다.
상기한 제2실시예에 따른 제조방법은, 전술한 제1실시예에 따른 제조방법과 동일한 효과 ①, ②가 얻어지는 외에, ③ 콘택트홀 윗면가장자리부에 제1도전막(본 실시예에서는 TiSi2막; 32)을 자기정합적으로 형성하고, 이것을 제2금속배선(7)과 콘택트홀(6)과의 실효적인 얼라인먼트여유로 하는 것이 가능하게 되어 배선의 고밀도화, 더 나아가서는 고집적화를 달성할 수 있다.
따라서, 도3c에 도시한 바와 같이 형성된 반도체장치는, 제2금속배선(7)의 신뢰성 및 제2금속배선(7)과 제1금속배선(3)과의 콘택트홀(6)에서의 도통의 신뢰성이 높아지는 외에, 고집적화가 가능하게 된다.
또한, 도3c에 도시한 공정에 있어서, 도4에 도시한 바와 같이 콘택트홀 내부에 CVD법에 의해 텅스텐(41)을 매립한 후, 제2금속배선층, 예컨대 Aℓ합금배선막(Si; 1%, Cu; 0.5%)을 1μm정도 스퍼터퇴적하고, PEP 및 RIE법에 의해 소망하는 크기로 패터닝가공하여 제2금속배선(22)을 형성하도록 하여도 좋다.
또한, 상기 제2실시예에서는 고융점금속막으로서 Ti막(31)을 이용하였지만, 그 대신에 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta) 등을 이용하여도 무방하다.
한편, 본원 청구범위의 각 구성요건에 병기한 도면참조부호는 본원 고안의 이해를 용이하게 하기 위한 것으로, 본원 고안의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.
[고안의 효과]
이상 설명한 바와 같이 본 고안에 의하면, 상층금속배선의 신뢰성 및 상층금속배선과 하층금속배선과의 콘택트홀에서의 도통의 신뢰성이 높은 반도체장치를 실현할 수 있고, 더욱이 고집적화가 가능한 반도체장치를 실현할 수 있다.
Claims (4)
- 반도체기판(1)과,상기 반도체기판(1)상에 형성된 Al합금속배선층(3), 상기 제1금속배선층(3)의 소정 부분상에 형성된 다결정실리콘막 또는 고융점금속실리사이드막으로 이루어진 도전막(11), 상기 제1금속배선층(3)상 및 상기 제1도전막(11)상에 형성된 층간절연막(4), 상기 층간절연막(4)에 상기 도전막(11)의 크기보다 작게 형성된 콘택트홀(6) 및, 상기 층간절연막(4)상에 형성되어 상기 도전막(11)에 접속된 Al합금의 제2금속배선층 (7)을 구비하여 구성된 것을 특징으로 하는 반도체장치.
- 반도체기판(1)과, 상기 반도체기판(1)상에 형성된 Al합금의 제1금속배선층(3), 상기 제1금속배선층(3)의 소정 부분상에 형성된 다결정실리콘막 또는 고융점금속실리사이드막으로 이루어진 도전막(11), 상기 제1금속배선층(3)상 및 상기 제1도전막(11)상에 형성된 층간절연막(4), 상기 층간절연막(4)에 상기 도전막(11)의 크기보다 작게 형성된 콘택트홀(6), 상기 콘택트홀(6)내에 설치되어 상기 도전막(11)에 접속된 고융점금속막의 제2금속배선층(21) 및, 상기 제2금속배선층(21)사에 형성되어 상기 제2금속배선층(2)에 전기적으로 접속된 Al합금의 제3금속배선층(22)을 구비하여 구성된 특징으로 하는 반도체장치.
- 반도체기판(1)과, 상기 반도체기판(1)상에 형성된 Al합금의 제1금속배선층(3), 상기 제1금속배선층(3)의 소정의 부분상에 형성된 다결정실리콘막 또는 고융점금속실리사이드막으로 이루어진 도전막(11), 상기 제1금속배선층(3)상 및 상기 도전막(11)상에 형성된 층간절연막(4), 상기 층간절연막(4)에 상기 도전막(11)의 크기바다 작게 형성된 콘택트홀(6), 상기 콘택트홀(6)의 내면 및 윗면가장자리부에 설치된 고융점금속막의 제2금속배선층(32) 및, 상기 층간절연막(4)상에 형성되어 상기 제2금속배선층(32)에 접속된 Al합금의 제3금속배선층(7)을 구비하여 구성된 것을 특징으로 하는 반도체장치.
- 반도체기판(1)과, 상기 반도체기판(1)상에 형성된 Al합금의 제1금속배선층(3), 상기 제1금속배선층(3)의 소정의 부분상에 형성된 다결정실리콘막 또는 고융점금속실리사이드막으로 이루어진 도전막(11), 상기 제1금속배선층(3)상 및 상기 도전막(11)상에 형성된 층간절연막(4), 상기 층간절연막(4)에 상기 도전막(11)의 크기보다 작게 형성된 콘택트홀(6), 상기 콘택트홀(6) 내의 일부영역에 설치된 고융전금속막의 제2금속배선층(32), 상기 제2금속배선층(32)상에 형성된 고융점금속막의 제3금속배선층(41) 및, 상기 제3금속배선층(41)상에 형성되어 상기 제3금속배선층(41)에 전기적으로 접속된 Al합금의 제4금속배선층(22)을 구비하여 구성된 특징으로 하는 반도체장치.
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-
1996
- 1996-09-12 KR KR2019960029011U patent/KR970000445Y1/ko not_active IP Right Cessation
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