JPS5961147A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5961147A JPS5961147A JP17182482A JP17182482A JPS5961147A JP S5961147 A JPS5961147 A JP S5961147A JP 17182482 A JP17182482 A JP 17182482A JP 17182482 A JP17182482 A JP 17182482A JP S5961147 A JPS5961147 A JP S5961147A
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- Japan
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- film
- conductor film
- etching
- wiring
- high melting
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発萌は、半導体装置の製造方法に係わり。
詳しくは配線形成方法の改良に関する。
半導体装置，特に集積回路においては、高集積度を達成
するため，素子寸法の小形化が必要となる。最近では、
光露光技術や電子ビーム露光技術等の進歩により、１ミ
クロン或いはサブミクロン寸法の素子が研究開発されて
いる。これに伴い、電気的接続をとるための孔（コンタ
クトポール）も１ミクロン程度の寸υそを実現する必要
が高まっている。
するため，素子寸法の小形化が必要となる。最近では、
光露光技術や電子ビーム露光技術等の進歩により、１ミ
クロン或いはサブミクロン寸法の素子が研究開発されて
いる。これに伴い、電気的接続をとるための孔（コンタ
クトポール）も１ミクロン程度の寸υそを実現する必要
が高まっている。
コンタクトホールの寸法が２ミクロン程度の場合、半導
体装置の製造は一般に次のようにして行われる。まず、
素子形成工程が施された半導体爪板−ヒし絶縁物として
のシリコン酸化１１αを被着したのら、ゲッタリング効
果のあるＰＳＧ膜をさらに？／Ｉ！着し、１〜１．５〔
μｍ〕の絶縁膜を形成する。次いで、１０００（℃〕程
度の高を品で熱処理したのち、絶縁膜の所定の部分にコ
ンタクトホールを開孔する。続いて、蒸着法やスパッタ
法等を用い、全面にＡ＃−Ｓｉ合金膜を１〔μｍ〕程度
波着する。次いで、Ａ３−Ｓｉ合金膜上ＩＺフォトレジ
ヌト膜からなる配線パターン（レジストパターン）を形
成し、このレジストパターンをマスクとして１例えばｃ
ＣＡ４＋ ＣＡｔ混合ガスによりドライエツチングを
行うことによって配線層が形成される。この後、基板全
体を５０ ｏ Ｃ’Ｃ）程度；二加熱することによって
、素子とＡＡ−Ｓｉ合金膜とのオーミック接触が得られ
、配線層による電気的接続が可能となる。
体装置の製造は一般に次のようにして行われる。まず、
素子形成工程が施された半導体爪板−ヒし絶縁物として
のシリコン酸化１１αを被着したのら、ゲッタリング効
果のあるＰＳＧ膜をさらに？／Ｉ！着し、１〜１．５〔
μｍ〕の絶縁膜を形成する。次いで、１０００（℃〕程
度の高を品で熱処理したのち、絶縁膜の所定の部分にコ
ンタクトホールを開孔する。続いて、蒸着法やスパッタ
法等を用い、全面にＡ＃−Ｓｉ合金膜を１〔μｍ〕程度
波着する。次いで、Ａ３−Ｓｉ合金膜上ＩＺフォトレジ
ヌト膜からなる配線パターン（レジストパターン）を形
成し、このレジストパターンをマスクとして１例えばｃ
ＣＡ４＋ ＣＡｔ混合ガスによりドライエツチングを
行うことによって配線層が形成される。この後、基板全
体を５０ ｏ Ｃ’Ｃ）程度；二加熱することによって
、素子とＡＡ−Ｓｉ合金膜とのオーミック接触が得られ
、配線層による電気的接続が可能となる。
ところが、このような配線形成方法を１ミクロン或いは
サブミクロン寸法のコンタクトホー／Ｌ’１４用した場
合、コンタクトホール内のＡＡ−Ｓｉ合金膜の被着μＬ
が悪化し、第１図に示す如くコンタクトボール内のＡＡ
−Ｓｉ合金膜の膜厚が極端に薄くなる。このため、配線
の信頼性が低下し、素子の動作に問題を生じる。なお、
第１図中１はシリコン裁板、２は拡散層、３は絶縁膜、
４はコンタクトホール、５は導体膜（Ａ Ｚ ８ ｉ
合金膜）を示している。また、半導体装置が小形高性能
化するに伴い拡散層２の深さＸｊは浅くなり０．２〜０
．１〔μｍ〕程度のものも必要とされるが、この場合Ａ
ｔ−８１膜５と拡散層２とががＪ記５００ ［’Ｃ）の
加熱時に反応し接合を破壊したり、リーク電流が増大す
る等の開動も発生する。さらに、上記加熱後にＮ７−Ｓ
ｉ合金膜５中の拡散層２の近傍にＡ 、ｅ−８ｉ 中の
ＳＩが析出し、コンタクトホール部分で配線の′吊気抵
抗が増大する等の不都合も招いた。
サブミクロン寸法のコンタクトホー／Ｌ’１４用した場
合、コンタクトホール内のＡＡ−Ｓｉ合金膜の被着μＬ
が悪化し、第１図に示す如くコンタクトボール内のＡＡ
−Ｓｉ合金膜の膜厚が極端に薄くなる。このため、配線
の信頼性が低下し、素子の動作に問題を生じる。なお、
第１図中１はシリコン裁板、２は拡散層、３は絶縁膜、
４はコンタクトホール、５は導体膜（Ａ Ｚ ８ ｉ
合金膜）を示している。また、半導体装置が小形高性能
化するに伴い拡散層２の深さＸｊは浅くなり０．２〜０
．１〔μｍ〕程度のものも必要とされるが、この場合Ａ
ｔ−８１膜５と拡散層２とががＪ記５００ ［’Ｃ）の
加熱時に反応し接合を破壊したり、リーク電流が増大す
る等の開動も発生する。さらに、上記加熱後にＮ７−Ｓ
ｉ合金膜５中の拡散層２の近傍にＡ 、ｅ−８ｉ 中の
ＳＩが析出し、コンタクトホール部分で配線の′吊気抵
抗が増大する等の不都合も招いた。
一方、（ＥｌｅｃｔｒｏｃｈｅｍｉｃＡＩ ５ｏｃｉｅ
ｔｙ １９８２Ｓｐｒｉｎｇ Ｎｌｅｅｔｉｎｇ Ｅｘ
ｔｅｎｄｅｄ Ａｈｓｔｒｕｃｔ １６２２８ ）に見
られるように、第２図に示す如＜ＡＡ等の導体膜５の下
に多結晶シリコン膜６を形成する方法が考えられている
。しかしながら、この種の方法では多結晶シリコン膜６
の存在により、コンタクトホール４での配線抵抗が増大
してしまい、さらにＡＡとＳｉとの反応により信頼性が
低下すると云う欠点は依然として残されている。さらに
、エレクトロマイグレーションが発生しやすい。すなわ
ち、ＡＡ中に、アニールや】ｍ電によりＮ７とＳＩとの
合金が形成されると。
ｔｙ １９８２Ｓｐｒｉｎｇ Ｎｌｅｅｔｉｎｇ Ｅｘ
ｔｅｎｄｅｄ Ａｈｓｔｒｕｃｔ １６２２８ ）に見
られるように、第２図に示す如＜ＡＡ等の導体膜５の下
に多結晶シリコン膜６を形成する方法が考えられている
。しかしながら、この種の方法では多結晶シリコン膜６
の存在により、コンタクトホール４での配線抵抗が増大
してしまい、さらにＡＡとＳｉとの反応により信頼性が
低下すると云う欠点は依然として残されている。さらに
、エレクトロマイグレーションが発生しやすい。すなわ
ち、ＡＡ中に、アニールや】ｍ電によりＮ７とＳＩとの
合金が形成されると。
その部分は抵抗が高いために発熱し易くなり、遂には断
線に至るという問題もあった。また。
線に至るという問題もあった。また。
コンタクトホール４内での抵抗増大を防ぐには多結晶シ
リコン膜６に不純物をドープすることが必要となるが、
この場合イオン注へ工程や熱工程等が必要となり工程の
複雑化を招く。さらに Ｃ−Ｍ ＯＳ型半導体装置の異
なる４電タイプの高濃度拡散領域間或いは多結晶シリコ
ンゲート間を配線層で接続する場合、ＡＩ／配線下の多
結晶シリコン膜に異なるタイプの不純物をドープし、多
結晶シリコン膜の導電タイプを変える必要があり、その
工程が一層複雑化する等の問題があった。
リコン膜６に不純物をドープすることが必要となるが、
この場合イオン注へ工程や熱工程等が必要となり工程の
複雑化を招く。さらに Ｃ−Ｍ ＯＳ型半導体装置の異
なる４電タイプの高濃度拡散領域間或いは多結晶シリコ
ンゲート間を配線層で接続する場合、ＡＩ／配線下の多
結晶シリコン膜に異なるタイプの不純物をドープし、多
結晶シリコン膜の導電タイプを変える必要があり、その
工程が一層複雑化する等の問題があった。
不発明の目的は、微細なコンタクトホールを用いる際に
おける導体膜の膜厚減少及びＡＡとＳｉとの反応等に起
因する配線抵抗の増大を防止するーことができ、配線の
信軸性向上及び集積反向上をはかり得る半導体装置の製
造方法を提供することにある。
おける導体膜の膜厚減少及びＡＡとＳｉとの反応等に起
因する配線抵抗の増大を防止するーことができ、配線の
信軸性向上及び集積反向上をはかり得る半導体装置の製
造方法を提供することにある。
不発明の骨子は、ＡＡ等の導体膜下に高融点金属若しく
はそのシリサイド膜を形成することにある。
はそのシリサイド膜を形成することにある。
−［なわち本発明は、コンタクトポールを介して導体）
１へとの電気的接続をとる半導体装置の製造方法におい
て、素子形成工程が施された半導体塾根上に被着された
絶縁膜の所定部分にコンタクトホールを形成したのち、
気相成長法を用い全面に高融点金属若しくは高融点金属
シリサイドからなる第１の導体膜を被着し１次いでこノ
ｔＪＴＪ１０）ｍ体膜上にＡＡ等からなる第２の導体膜
な被着し、しかるのち上記第２及び第１の導体膜を所望
パターンに選択エツチングするようにした方法である。
１へとの電気的接続をとる半導体装置の製造方法におい
て、素子形成工程が施された半導体塾根上に被着された
絶縁膜の所定部分にコンタクトホールを形成したのち、
気相成長法を用い全面に高融点金属若しくは高融点金属
シリサイドからなる第１の導体膜を被着し１次いでこノ
ｔＪＴＪ１０）ｍ体膜上にＡＡ等からなる第２の導体膜
な被着し、しかるのち上記第２及び第１の導体膜を所望
パターンに選択エツチングするようにした方法である。
本発明によれば、絶縁膜に形成したコンタクトポールに
気相成長法により高融点金属若しくはそのシリサイドを
被着しているので、コンタクトホールが微細な場合にあ
ってもコンタクトホール部における電気的接続の信頼性
が向上する。ここで、信頼性が向上する！４１の理由は
。
気相成長法により高融点金属若しくはそのシリサイドを
被着しているので、コンタクトホールが微細な場合にあ
ってもコンタクトホール部における電気的接続の信頼性
が向上する。ここで、信頼性が向上する！４１の理由は
。
気相成長法を用いているので微細コンタクトホール部で
の第１の導体膜の被着形状が改善され。
の第１の導体膜の被着形状が改善され。
スパッタ蒸着法に比べ局所的に被着膜厚が薄くなること
が少ないためである。第２の理由は。
が少ないためである。第２の理由は。
コンタクトホール内部での電気的接続が高融点金属若し
くはそのシリサイドでなされており。
くはそのシリサイドでなされており。
通常の５００ Ｃ℃、：ｌ程度の熱処理に起因するＡＡ
と８ｉとの反応がなく、さらにＰ型Ｓ１層がコンタクト
ホール内部に成長してコンタクト抵抗を高くする等のこ
とがないためである。
と８ｉとの反応がなく、さらにＰ型Ｓ１層がコンタクト
ホール内部に成長してコンタクト抵抗を高くする等のこ
とがないためである。
また、Ａ−７３等の配線層（第２の導体膜）の下に高融
点金属若しくはそのシリサイド膜が形成されているので
Ｓｉとの合金が生じ難くエレクトロマイグレーション
が発生し蒔くなる。さらに、ＡＡ等の配線層のドライエ
ツチングによる加工特性が向上する。すなわち、ＣＣ／
、４やＣｒ２等の塩素系反応ガスによる八！膜若しくは
ＡＡ合金膜の異方性ドライエツチング時には。
点金属若しくはそのシリサイド膜が形成されているので
Ｓｉとの合金が生じ難くエレクトロマイグレーション
が発生し蒔くなる。さらに、ＡＡ等の配線層のドライエ
ツチングによる加工特性が向上する。すなわち、ＣＣ／
、４やＣｒ２等の塩素系反応ガスによる八！膜若しくは
ＡＡ合金膜の異方性ドライエツチング時には。
その終了時においてエツチング残２准が発生するが、配
線層の下に高融点金属１１１′：８を形成しておけばＡ
Ａ中に８ ｉ Ｊｐ Ｃｕ等の不純物を入れる必要がな
く、エツチング残壇を低減することができる。しかも、
配線層のエツチング後、高融点金属若しくはそのシリサ
イドをエツチングしＡＩヲエッチングしない等方性プラ
ズマエツチングを行うことにより、八！のエツチング残
渣を確実に除去することも可能となる。このとき、配線
層下の高融点金属若しくはそのシリサイド膜は薄くする
ことが可能であるため１等方性エラ。
線層の下に高融点金属１１１′：８を形成しておけばＡ
Ａ中に８ ｉ Ｊｐ Ｃｕ等の不純物を入れる必要がな
く、エツチング残壇を低減することができる。しかも、
配線層のエツチング後、高融点金属若しくはそのシリサ
イドをエツチングしＡＩヲエッチングしない等方性プラ
ズマエツチングを行うことにより、八！のエツチング残
渣を確実に除去することも可能となる。このとき、配線
層下の高融点金属若しくはそのシリサイド膜は薄くする
ことが可能であるため１等方性エラ。
チングによるザイドエッチは膜厚相当分程度で殆んど問
題とならない。また、従来、ＡＡ膜パターニング後、不
要な多結晶シリコンを除去する際にＡＡ膜のマスク合わ
せがずれていると裁板Ｓｉがエツチングされる恐れがあ
ったが、本発明によれば、Ｓｎとのエツチング選択比が
とれるので歩留りが上がる。
題とならない。また、従来、ＡＡ膜パターニング後、不
要な多結晶シリコンを除去する際にＡＡ膜のマスク合わ
せがずれていると裁板Ｓｉがエツチングされる恐れがあ
ったが、本発明によれば、Ｓｎとのエツチング選択比が
とれるので歩留りが上がる。
なお、コンタクトホール内に形成する第１の導体膜の膜
厚が一定限度を超えるとオーバハング形状となり、所謂
「す」が発生することになる。このため、気相成長法に
より破着する第１の導体膜の膜厚りは、コンタクトホー
ルの開孔寸法Ａの１／３以下（Ｄ＜ＡＡ３ ）とするの
が望ましい。さらに、上記「す」・の発生を防止するこ
とからは、コンタクトホールの上部に開口側に広がるデ
ーパを付けるのが望ましい。また、第２の導体膜による
配線層の表面凹凸を少なくすることから、第１の導体膜
なコンタクトボール内のみに残存させるのが望ましい。
厚が一定限度を超えるとオーバハング形状となり、所謂
「す」が発生することになる。このため、気相成長法に
より破着する第１の導体膜の膜厚りは、コンタクトホー
ルの開孔寸法Ａの１／３以下（Ｄ＜ＡＡ３ ）とするの
が望ましい。さらに、上記「す」・の発生を防止するこ
とからは、コンタクトホールの上部に開口側に広がるデ
ーパを付けるのが望ましい。また、第２の導体膜による
配線層の表面凹凸を少なくすることから、第１の導体膜
なコンタクトボール内のみに残存させるのが望ましい。
第３図（３）〜（ｅ）は本発明の一実施例に係わる半導
体装置製造工程を示す断面図である。まず。
体装置製造工程を示す断面図である。まず。
第３図（ａｌに示す如くＰ型シリコン基板２１上に素子
形成工程を施す。ここで１図中２２はフィールド酸化膜
、２３はＭ ＯＳ ）ランジヌタのゲート電極、２４は
ゲート酸化膜、２５はソース若しくはドレインを形成す
るｎ＋拡散層であり、２６は他のＭＯＳ Ｉ−ランジス
タのソース若しくはドレインを形成するｎ＋拡散層を示
している。
形成工程を施す。ここで１図中２２はフィールド酸化膜
、２３はＭ ＯＳ ）ランジヌタのゲート電極、２４は
ゲート酸化膜、２５はソース若しくはドレインを形成す
るｎ＋拡散層であり、２６は他のＭＯＳ Ｉ−ランジス
タのソース若しくはドレインを形成するｎ＋拡散層を示
している。
次に、第３図ｆｂ）に示す如く全面にシリコン酸化膜（
絶縁膜）２７を１〔μｍ〕膜厚に被着し。
絶縁膜）２７を１〔μｍ〕膜厚に被着し。
このシリコン酸化膜２７の拡散層２５．２６上に位（鍍
する部分に開孔寸法ｌ〔μｍ〕のコンタクトホール２８
をそれぞれ形成した。次いで。
する部分に開孔寸法ｌ〔μｍ〕のコンタクトホール２８
をそれぞれ形成した。次いで。
気相成長法を用い第３図（Ｃ）に示す如く全面にモリブ
デン膜（第Ｊの導体膜）２９を０．２ 、Ｃμｍ〕μｍ
〕波層した。このとき、モリブデン膜２９はコンタクト
ポール２８内部でも略０２〔μｍ〕の膜厚が保たれるこ
とにｔｃる。また、モリブデン膜２９の膜厚Ｉ）（Ｄ
＝ ０．２ ｔｔ ｍ ）をコンタクトホール２８の開
口寸法Ａ（Ａ、＝、１μｍ）の１７３以下ＣＤ＜Ａ／３
）としたので、コンタクトホール２８内部に「丁」が
発生する等の不都合は生じなかった。
デン膜（第Ｊの導体膜）２９を０．２ 、Ｃμｍ〕μｍ
〕波層した。このとき、モリブデン膜２９はコンタクト
ポール２８内部でも略０２〔μｍ〕の膜厚が保たれるこ
とにｔｃる。また、モリブデン膜２９の膜厚Ｉ）（Ｄ
＝ ０．２ ｔｔ ｍ ）をコンタクトホール２８の開
口寸法Ａ（Ａ、＝、１μｍ）の１７３以下ＣＤ＜Ａ／３
）としたので、コンタクトホール２８内部に「丁」が
発生する等の不都合は生じなかった。
次に、スパッタ蒸着法を用い第３図（ｄｌに示す如く全
面にアルミニウムＩｌｆ！（＄ ２の導体膜）３０を０
．５〔μｍ〕の膜厚に被着した。その後、所領の配線用
レジストパターンを形成し、このパターンをマスクとし
てアルミニウム膜３０及びモリブデン膜２９ｆエツチン
グし、第３図（ｅｌに示す如く配線層を形成した。この
とき、アルミニウム膜３０のエツチング（二異方性ドラ
イエツチング法を用いることにより、配線層の寸法晴間
を高めることができ、モリブデン膜２９のエツチングに
等方性プラズマエツチング法を用いることにより、上記
アルミニウム膜３０のエツチング時に生じた残５宜を完
全に除去することができた。
面にアルミニウムＩｌｆ！（＄ ２の導体膜）３０を０
．５〔μｍ〕の膜厚に被着した。その後、所領の配線用
レジストパターンを形成し、このパターンをマスクとし
てアルミニウム膜３０及びモリブデン膜２９ｆエツチン
グし、第３図（ｅｌに示す如く配線層を形成した。この
とき、アルミニウム膜３０のエツチング（二異方性ドラ
イエツチング法を用いることにより、配線層の寸法晴間
を高めることができ、モリブデン膜２９のエツチングに
等方性プラズマエツチング法を用いることにより、上記
アルミニウム膜３０のエツチング時に生じた残５宜を完
全に除去することができた。
かくして作成された半導体装置では、コンタクトホール
２８の開孔寸法が１〔μｍ〕と極めて小さいにも拘わら
ず、コンタクトポール２８内での配線層の膜厚が極端に
薄くなることを防止でき、配線の信頼性向上をはかり得
る。しかも、コンタクトホール２８の開化寸法をさらに
小さくすることも可能となり、集積度の向上をはかり得
る等の効果な奏する。また、第１の導体膜として多結晶
シリコンを用いた場合におけるＡ＃−８ｉの反応や工程
の複雑化を招くこともなく、その実用性は極めて大きい
。
２８の開孔寸法が１〔μｍ〕と極めて小さいにも拘わら
ず、コンタクトポール２８内での配線層の膜厚が極端に
薄くなることを防止でき、配線の信頼性向上をはかり得
る。しかも、コンタクトホール２８の開化寸法をさらに
小さくすることも可能となり、集積度の向上をはかり得
る等の効果な奏する。また、第１の導体膜として多結晶
シリコンを用いた場合におけるＡ＃−８ｉの反応や工程
の複雑化を招くこともなく、その実用性は極めて大きい
。
なお、本発明は上述した実施例に限定されるものではな
い。例えば、前記コンタクトホールυ）形状は矩形に限
るものではなく、第４図に示す如く開１］ ４＋１１１
に広がったテーバを有するものであってもよい。この場
合、＄４Ｎからも明らかなように導体膜のメーバハング
が少なくなり、「丁」の発生をより確実に防止できるこ
ととなる。また、自ｉＪ記第２の導体膜を被着するａｉ
Ｉ工程として、ｉ；Ｊ記第１の導体膜のコンタクトホー
ル以外の部分を除去することにより、第５図（二示す如
く基体表面の凹凸を緩和１−ることがｒｉＪ能となる。
い。例えば、前記コンタクトホールυ）形状は矩形に限
るものではなく、第４図に示す如く開１］ ４＋１１１
に広がったテーバを有するものであってもよい。この場
合、＄４Ｎからも明らかなように導体膜のメーバハング
が少なくなり、「丁」の発生をより確実に防止できるこ
ととなる。また、自ｉＪ記第２の導体膜を被着するａｉ
Ｉ工程として、ｉ；Ｊ記第１の導体膜のコンタクトホー
ル以外の部分を除去することにより、第５図（二示す如
く基体表面の凹凸を緩和１−ることがｒｉＪ能となる。
さらに、同一導電型の拡散層間σ）接続（二限らす、第
６肉に示す如く異なる導電型Ｑ）拡散層間の接続に適用
することも１１能である。そしてこの場合、第１の導体
膜として多結晶シ１ノコンを用いる従来法のように２ｆ
Ｉｉの拡散層（二ｐ型。
６肉に示す如く異なる導電型Ｑ）拡散層間の接続に適用
することも１１能である。そしてこの場合、第１の導体
膜として多結晶シ１ノコンを用いる従来法のように２ｆ
Ｉｉの拡散層（二ｐ型。
ｎ型の不純物をドープする必要がなく、工程θ）複雑化
を招くこともない。なお、第６図はＣ−ＭＯＳインバー
タの例を示し１図中３１はｎウェル、３２はｐ＋拡散層
を示している。
を招くこともない。なお、第６図はＣ−ＭＯＳインバー
タの例を示し１図中３１はｎウェル、３２はｐ＋拡散層
を示している。
また、第１の４１体膜はモリブデンに限るもσ）ではな
く、タングステン、チタン及びタンタル等の高融点金属
であればよく、さらにはこれらのシリサイドであっても
よい。さらに、第２の導体膜はアルミニウムに限るもの
ではなく、アルミニウム合金、その他低抵抗のものであ
ればよい。また、第１及び第２の導体膜の膜厚等は。
く、タングステン、チタン及びタンタル等の高融点金属
であればよく、さらにはこれらのシリサイドであっても
よい。さらに、第２の導体膜はアルミニウムに限るもの
ではなく、アルミニウム合金、その他低抵抗のものであ
ればよい。また、第１及び第２の導体膜の膜厚等は。
コンタクトホールの開孔寸法、その他の条件（二応じて
適宜変更可能である。
適宜変更可能である。
また、第３図ｆｄｌの工程でアルミニウム膜３０をリフ
トオフにより形成する事も可能である。
トオフにより形成する事も可能である。
すなわち、第７図に示す如く、配線以外の領域にレジス
トパターン３３を形成し、七〇）後でアルミニウム膜３
０′を被着する。そして、レジストパターン３３と共に
その上のアルミニウム［３０’を除去し、更にレジスト
パターン３３を除去して不要なモリブデン膜２９をエツ
チングすれば第３図ｔｅｌに示す形状が得られる。また
。
トパターン３３を形成し、七〇）後でアルミニウム膜３
０′を被着する。そして、レジストパターン３３と共に
その上のアルミニウム［３０’を除去し、更にレジスト
パターン３３を除去して不要なモリブデン膜２９をエツ
チングすれば第３図ｔｅｌに示す形状が得られる。また
。
モリブデン膜２９等の高融点金属やそのシリサイドを用
いており、基板シリコンに対して選択性よくエツチング
除去できることにより、コンタクトホール部において合
せ余裕を考慮して配線パターンを太くしておく必要がな
くなる。すなわち、第８図に平面図を示す如くコンタク
トホールと同等の等しい幅を有する配線パターンを用い
ることが回部となり、高集積化に有利である。要するに
本発明は、その要旨を逸脱しない範囲で１種々変形して
実施することができる。
いており、基板シリコンに対して選択性よくエツチング
除去できることにより、コンタクトホール部において合
せ余裕を考慮して配線パターンを太くしておく必要がな
くなる。すなわち、第８図に平面図を示す如くコンタク
トホールと同等の等しい幅を有する配線パターンを用い
ることが回部となり、高集積化に有利である。要するに
本発明は、その要旨を逸脱しない範囲で１種々変形して
実施することができる。
第１因及び第２図はそれぞれ従来方法の問題点を説明す
るための断面図、第３図（ａｌ〜ｆｅ）は本発明の一実
施例に係わる半導体装置製造工程を示す断面図、第４肉
乃至第７因はそれぞれ変形例を説明するための断面図、
＄８図は変形例を説明するための平面図である。 ２ノ・・・シリコン基板（半導体基板）、２２・・フィ
ールド酸化膜、２３・・・ゲート電極、２４・・・ゲー
ト酸化膜、２５．２６・・・ｎ＋拡散層、２７・・・シ
リコン酸化膜（絶縁膜）、２８・・・コンタクトホール
、２９・・・モリブデン膜（第１の導体膜）、３０・・
・アルミニウム膜（第２の導体膜）、３１“・・ｎウェ
ル、３２・・・ｐ十拡散層。
るための断面図、第３図（ａｌ〜ｆｅ）は本発明の一実
施例に係わる半導体装置製造工程を示す断面図、第４肉
乃至第７因はそれぞれ変形例を説明するための断面図、
＄８図は変形例を説明するための平面図である。 ２ノ・・・シリコン基板（半導体基板）、２２・・フィ
ールド酸化膜、２３・・・ゲート電極、２４・・・ゲー
ト酸化膜、２５．２６・・・ｎ＋拡散層、２７・・・シ
リコン酸化膜（絶縁膜）、２８・・・コンタクトホール
、２９・・・モリブデン膜（第１の導体膜）、３０・・
・アルミニウム膜（第２の導体膜）、３１“・・ｎウェ
ル、３２・・・ｐ十拡散層。
Claims (1)
- 【特許請求の範囲】 （１１素子形成工程が帷された半導体裁板上に被着され
た絶縁膜の所定部分にコンタクトポールを形成する工程
と、気相成長法を用い上記絶縁膜及び基板上に高融点金
属若しくは高融点金属シリサイドからなる第１の導体膜
を被着する工程と、上記第１の導体膜上に第２の導体膜
を被着する工程と１次いで上記第２及び第１の導体膜を
所望パターンに選択エツチングする工程とを具備したこ
とを特徴とする半導体装置の製造方法。 （２） 前記第２及び第１の導体膜をポ択エツチング
する工程は、上記第２の導体膜」二にマスクパターンを
形成したのち、このパターンをマスクとして異方性エツ
チングにより上記第２の導体膜を選択エツチングし、次
いで上記第２の導体膜をマスクとして等方性エツチング
により上記第１の導体膜を選択エツチングすることであ
る特許請求の範囲第１項記載の半導体装置の製造方法。 ＋３１ ＭｉＪ記第１の導体膜の暎厚りは、前記コン
タクトホールのうちの最小寸法をＡとするときＤ（Ａ／
３ に設定されたことを特徴とする特許請求の範囲第１項記
載の半導体装置の製造方法。 （４）前記第２の導体膜は、アルミニウム或いはアルミ
ニウム合金からなるものであることを ・特徴とする
特許請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17182482A JPS5961147A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17182482A JPS5961147A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5961147A true JPS5961147A (ja) | 1984-04-07 |
| JPH0578181B2 JPH0578181B2 (ja) | 1993-10-28 |
Family
ID=15930417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17182482A Granted JPS5961147A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961147A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62283643A (ja) * | 1986-05-02 | 1987-12-09 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | シリコンベースの半導体装置のためのコンタクト構造 |
| US5466971A (en) * | 1992-07-08 | 1995-11-14 | Seiko Epson Corporation | Semiconductor device having a multilayer interconnection layer |
| US8672319B2 (en) | 2011-09-30 | 2014-03-18 | Brother Kogyo Kabushiki Kaisha | Sheet feeders and image forming apparatuses having the same |
| TWI461828B (zh) * | 2005-11-02 | 2014-11-21 | Jusung Eng Co Ltd | 形成蝕刻罩之方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5380183A (en) * | 1976-12-25 | 1978-07-15 | Fujitsu Ltd | Semiconductor device |
| JPS58155741A (ja) * | 1982-03-12 | 1983-09-16 | Hitachi Ltd | 多層配線構造の製造方法 |
-
1982
- 1982-09-30 JP JP17182482A patent/JPS5961147A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5380183A (en) * | 1976-12-25 | 1978-07-15 | Fujitsu Ltd | Semiconductor device |
| JPS58155741A (ja) * | 1982-03-12 | 1983-09-16 | Hitachi Ltd | 多層配線構造の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62283643A (ja) * | 1986-05-02 | 1987-12-09 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | シリコンベースの半導体装置のためのコンタクト構造 |
| US5466971A (en) * | 1992-07-08 | 1995-11-14 | Seiko Epson Corporation | Semiconductor device having a multilayer interconnection layer |
| TWI461828B (zh) * | 2005-11-02 | 2014-11-21 | Jusung Eng Co Ltd | 形成蝕刻罩之方法 |
| US8672319B2 (en) | 2011-09-30 | 2014-03-18 | Brother Kogyo Kabushiki Kaisha | Sheet feeders and image forming apparatuses having the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0578181B2 (ja) | 1993-10-28 |
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