JPH07120637B2 - 半導体面に接触を形成する方法 - Google Patents
半導体面に接触を形成する方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 31
- 238000000034 method Methods 0.000 title description 23
- 229910052751 metal Inorganic materials 0.000 claims description 21
- 239000002184 metal Substances 0.000 claims description 21
- 239000004020 conductor Substances 0.000 claims description 18
- 239000000463 material Substances 0.000 claims description 18
- 238000000151 deposition Methods 0.000 claims description 15
- 238000004519 manufacturing process Methods 0.000 claims description 5
- 239000011810 insulating material Substances 0.000 claims description 2
- 239000010936 titanium Substances 0.000 description 22
- 229910052719 titanium Inorganic materials 0.000 description 22
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 229920005591 polysilicon Polymers 0.000 description 12
- 238000005530 etching Methods 0.000 description 6
- 229910021332 silicide Inorganic materials 0.000 description 6
- 229910021341 titanium silicide Inorganic materials 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 238000001465 metallisation Methods 0.000 description 5
- 239000003870 refractory metal Substances 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 206010010144 Completed suicide Diseases 0.000 description 3
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000011148 porous material Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 150000003609 titanium compounds Chemical class 0.000 description 2
- 241000252506 Characiformes Species 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 150000003608 titanium Chemical class 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
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Description
【発明の詳細な説明】 他の出願との関係 この出願は、1984年10月11日に出願された係属中の米国
特許出願番号第659,610号並びにこの出願と同日に出願
された係属中の米国特許出願番号（何れも出願人に譲渡
されている）にも記載されている対象に関するものであ
る。
特許出願番号第659,610号並びにこの出願と同日に出願
された係属中の米国特許出願番号（何れも出願人に譲渡
されている）にも記載されている対象に関するものであ
る。
産業上の利用分野 この発明は半導体装置、特に、半導体集積回路用の金属
接触（コンタクト）及び金属相互接続に関する。
接触（コンタクト）及び金属相互接続に関する。
従来の技術及び問題点 VLSI装置を製造する時、シリコン基板の上にアルミニウ
ムの様な薄い金属コーティングをデポジツトし、パター
ンを定めて接触及び相互接続部を作る。メタライズ・パ
ターンがシリコン領域又はポリシリコンの様な他の層に
接触する様な、厚手の絶縁層内の孔の垂直に近い側壁で
金属が薄くなる点で問題が起る。この様な側壁又は表面
に沿つた同様な段で金属が一層薄くなると、抵抗値が一
層大きくなり、電気泳動による故障の傾向が生ずる。従
来、「リフロー」プロセスによつて側壁の急峻さを抑え
ていたが、この為には望ましくない高温作業及び一層大
きな形状が必要である。
ムの様な薄い金属コーティングをデポジツトし、パター
ンを定めて接触及び相互接続部を作る。メタライズ・パ
ターンがシリコン領域又はポリシリコンの様な他の層に
接触する様な、厚手の絶縁層内の孔の垂直に近い側壁で
金属が薄くなる点で問題が起る。この様な側壁又は表面
に沿つた同様な段で金属が一層薄くなると、抵抗値が一
層大きくなり、電気泳動による故障の傾向が生ずる。従
来、「リフロー」プロセスによつて側壁の急峻さを抑え
ていたが、この為には望ましくない高温作業及び一層大
きな形状が必要である。
特に、１メガビツト又は４メガビツトのダイナミツクRA
Mの様なVLSI装置の寸法を縮めるには、１ミクロン規模
又はそれ以下の形状を必要とするが、シリコンの接触に
対する良好なメタライズ部が形成する上で基本的な問題
が起る。関係のない構造に接近している度合は、多重レ
ベルの絶縁酸化物のリフロー又は他のどんな形でも接点
の縁に勾配をつけることが受入れることが出来ない点に
達している。然し、スパツタリングによるアルミニウム
は、垂直接点の縁では許容し難い程薄い。この問題を解
決する為に、絶縁酸化物の下に抵抗値の小さい材料を使
い、一層薄手の酸化物層、従つて一層小さい段を使える
様にすることや、段のカバーが一層よくなる様な他の金
属を使うことを含めて、種々の方法が試みられている。
こういう様な方式に伴う問題は、他の金属を使うことに
よつてどの様に改善しても、小さい寸法の接点の側壁上
の一層薄手のメタライズ部により、長期の動作の後に故
障が起ることである。
Mの様なVLSI装置の寸法を縮めるには、１ミクロン規模
又はそれ以下の形状を必要とするが、シリコンの接触に
対する良好なメタライズ部が形成する上で基本的な問題
が起る。関係のない構造に接近している度合は、多重レ
ベルの絶縁酸化物のリフロー又は他のどんな形でも接点
の縁に勾配をつけることが受入れることが出来ない点に
達している。然し、スパツタリングによるアルミニウム
は、垂直接点の縁では許容し難い程薄い。この問題を解
決する為に、絶縁酸化物の下に抵抗値の小さい材料を使
い、一層薄手の酸化物層、従つて一層小さい段を使える
様にすることや、段のカバーが一層よくなる様な他の金
属を使うことを含めて、種々の方法が試みられている。
こういう様な方式に伴う問題は、他の金属を使うことに
よつてどの様に改善しても、小さい寸法の接点の側壁上
の一層薄手のメタライズ部により、長期の動作の後に故
障が起ることである。
問題点を解決する為の手段及び作用 この発明の主な目的は、半導体集積回路に対する金属接
点をつける改良された方法を提供することである。別の
目的は、段及び接点用の孔で薄くなる問題を避ける様に
した、メタライズ・パターンを持つ改良された半導体装
置を提供することである。別の目的は、段のカバーを改
善すると共に、半導体装置のメタライズ部の抵抗値を一
層小さくすることである。別の目的は、接点面積を一層
小さくすることが出来る様にすることにより、金属パタ
ーンのピツチを一層小さくする（金属線の間の間隔を一
層密にする）が出来る様にする、接点をつける方法を提
供することである。こうして一層高い密度のVLSI装置が
可能になる。
点をつける改良された方法を提供することである。別の
目的は、段及び接点用の孔で薄くなる問題を避ける様に
した、メタライズ・パターンを持つ改良された半導体装
置を提供することである。別の目的は、段のカバーを改
善すると共に、半導体装置のメタライズ部の抵抗値を一
層小さくすることである。別の目的は、接点面積を一層
小さくすることが出来る様にすることにより、金属パタ
ーンのピツチを一層小さくする（金属線の間の間隔を一
層密にする）が出来る様にする、接点をつける方法を提
供することである。こうして一層高い密度のVLSI装置が
可能になる。
この発明の１実施例では、半導体集積回路に対する金属
接点及び相互接続部が、段又は側壁のカバーをよくする
為に直接反応シリサイドを用いる方法によつて形成され
る。チタン等の薄層をデポジツトして、接点孔の中に入
り込む様にし、その後チタンの上にポリシリコンをデポ
ジツトして、段又は開口の垂直側面をコーテイングす
る。チタンの第２の薄層をデポジツトし、その後熱処理
によつてシリサイドを形成し、導電性の側壁又はプラグ
を含むチタン・シリサイド層を作る。この後、金属接点
及び相互接続部が、段のカバーに頼らずに、直接反応シ
リサイドと係合する。
接点及び相互接続部が、段又は側壁のカバーをよくする
為に直接反応シリサイドを用いる方法によつて形成され
る。チタン等の薄層をデポジツトして、接点孔の中に入
り込む様にし、その後チタンの上にポリシリコンをデポ
ジツトして、段又は開口の垂直側面をコーテイングす
る。チタンの第２の薄層をデポジツトし、その後熱処理
によつてシリサイドを形成し、導電性の側壁又はプラグ
を含むチタン・シリサイド層を作る。この後、金属接点
及び相互接続部が、段のカバーに頼らずに、直接反応シ
リサイドと係合する。
この発明に特有と考えられる新規な特徴は特許請求の範
囲に記載してあるが、この発明自体並びにその他の特徴
及び利点は、以下図面について詳しく説明する所から最
もよく理解されよう。
囲に記載してあるが、この発明自体並びにその他の特徴
及び利点は、以下図面について詳しく説明する所から最
もよく理解されよう。
実施例 最初に第１図乃至第４図について、係属中の米国特許出
願番号第659,610号に記載された金属シリコン間接点を
形成する方法を説明する。シリコン基板10の上に、幾つ
かある内の任意の方法により、第１図に示す様に、酸化
シリコン層11をデポジツトする。これから説明する工程
より前のプロセスには、ポリシリコン、高融点金属等の
他の層のデポジツシヨン及びパターニング等があつても
よい。何れにせよ、RIEの様な異方性エツチ方式によ
り、酸化物層11内に垂直壁を持つ孔12が形成される。典
型的には、厚さ約１ミクロンの酸化物層では、孔の幅は
約１ミクロンであり、或いは１ミクロンより若干小さい
場合の方が多い。
願番号第659,610号に記載された金属シリコン間接点を
形成する方法を説明する。シリコン基板10の上に、幾つ
かある内の任意の方法により、第１図に示す様に、酸化
シリコン層11をデポジツトする。これから説明する工程
より前のプロセスには、ポリシリコン、高融点金属等の
他の層のデポジツシヨン及びパターニング等があつても
よい。何れにせよ、RIEの様な異方性エツチ方式によ
り、酸化物層11内に垂直壁を持つ孔12が形成される。典
型的には、厚さ約１ミクロンの酸化物層では、孔の幅は
約１ミクロンであり、或いは１ミクロンより若干小さい
場合の方が多い。
第２図に見られる様に、スパツタリングの様なデポジツ
シヨン方法を用いて、シリコン・スライス面の上にチタ
ンの第１層13をデポジツトして、チタンが孔12の底と共
に側壁をコートする様にする。チタンの厚さはスライス
の頂部で約1,000Åであるが、孔の中ではそれより薄
い。次に、やはり低温プラズマ強化CVDの様な等方性デ
ポジツシヨン方法により、スライス面の上に多結晶シリ
コン層をデポジツトして、孔の底並びに側壁の上に、厚
さ約1,500乃至3,000Åの一様なコーテイングを残す。ポ
リシリコンの異方性エツチにより、側壁部分14が残る。
孔12の底にあるチタン・コーテイング13が表面よりも一
層薄手であることにより、図面に見られる様に、ポリシ
リコン・エツチがこのチタン及び若干のシリコン面を除
くことがある。孔の底にあるチタンをこの様にエツチン
グすることは、必要ではないが、有害ではない。エツチ
が更に選択性があれば、こういうことは起らない。
シヨン方法を用いて、シリコン・スライス面の上にチタ
ンの第１層13をデポジツトして、チタンが孔12の底と共
に側壁をコートする様にする。チタンの厚さはスライス
の頂部で約1,000Åであるが、孔の中ではそれより薄
い。次に、やはり低温プラズマ強化CVDの様な等方性デ
ポジツシヨン方法により、スライス面の上に多結晶シリ
コン層をデポジツトして、孔の底並びに側壁の上に、厚
さ約1,500乃至3,000Åの一様なコーテイングを残す。ポ
リシリコンの異方性エツチにより、側壁部分14が残る。
孔12の底にあるチタン・コーテイング13が表面よりも一
層薄手であることにより、図面に見られる様に、ポリシ
リコン・エツチがこのチタン及び若干のシリコン面を除
くことがある。孔の底にあるチタンをこの様にエツチン
グすることは、必要ではないが、有害ではない。エツチ
が更に選択性があれば、こういうことは起らない。
次に第３図について説明すると、スパツタリングの様な
等方性方法により、（頂部で約1,500Åの厚さになるま
で）チタンの第２層15をデポジツトして、それが孔の底
と共に側壁をコートする様にする。次にスライスを約67
5℃に1/2乃至１時間加熱して、チタンがシリコン（単結
晶又は多結晶）と接触している所では、何処でもシリサ
イドを形成する。このシリサイド化作業の後、ピランハ
（硫酸と過酸化水素の溶液）の様なエツチヤントによつ
てチタンの望ましくない残渣を除去する。これによつて
酸化シリコン11からこの他の反応したチタン化合物（窒
化及び酸化チタン）が除去されるが、孔の中のチタン・
シリサイドは除去されない。このシリサイドの形成は実
際に形成層の若干の物理的な再分布をも行ない、この
為、この方法なデポジツト・フイルムの良好な段のカバ
ー（step coverage）を必要としない。
等方性方法により、（頂部で約1,500Åの厚さになるま
で）チタンの第２層15をデポジツトして、それが孔の底
と共に側壁をコートする様にする。次にスライスを約67
5℃に1/2乃至１時間加熱して、チタンがシリコン（単結
晶又は多結晶）と接触している所では、何処でもシリサ
イドを形成する。このシリサイド化作業の後、ピランハ
（硫酸と過酸化水素の溶液）の様なエツチヤントによつ
てチタンの望ましくない残渣を除去する。これによつて
酸化シリコン11からこの他の反応したチタン化合物（窒
化及び酸化チタン）が除去されるが、孔の中のチタン・
シリサイドは除去されない。このシリサイドの形成は実
際に形成層の若干の物理的な再分布をも行ない、この
為、この方法なデポジツト・フイルムの良好な段のカバ
ー（step coverage）を必要としない。
第４図に示す様に、デポジツトしてパターンを定めた金
属層16（例えばアルミニウム）が、孔12の側壁上に出来
たチタン・シリサイド／ポリシリコン構造の頂部区域17
と接触する。平坦な面の上の厚さは孔の中よりもずつと
大きい。段のカバーが不適切であつても問題ではない。
金属16が段の所で薄くなつて、孔の底に対して抵抗値の
小さい接続部を作らなくても、導電壁の為に問題にはな
らない。
属層16（例えばアルミニウム）が、孔12の側壁上に出来
たチタン・シリサイド／ポリシリコン構造の頂部区域17
と接触する。平坦な面の上の厚さは孔の中よりもずつと
大きい。段のカバーが不適切であつても問題ではない。
金属16が段の所で薄くなつて、孔の底に対して抵抗値の
小さい接続部を作らなくても、導電壁の為に問題にはな
らない。
ポリシリコン層は、単に側壁14だけでなく、孔12が殆ん
どポリシリコンのプラグで埋められる様な形でデポジツ
トすることが出来る。チタン層15はこの時孔12内でシリ
コン基板10と接触しない。然し、シリサイド化したプラ
グが前と同じ様に作用する。この実施例が第５図に示さ
れている。
どポリシリコンのプラグで埋められる様な形でデポジツ
トすることが出来る。チタン層15はこの時孔12内でシリ
コン基板10と接触しない。然し、シリサイド化したプラ
グが前と同じ様に作用する。この実施例が第５図に示さ
れている。
この発明の別の実施例では、金属16をデポジツトする前
に、スライスの上面全体の上に直接反応チタン・シリサ
イド層を形成する。この実施例の方法は、多結晶シリコ
ン層をデポツジトするまで、即ち、第２図の異方性エツ
チ工程の直前までは、前に述べたのと同じである。第６
図に示す様に、多結晶シリコン層をエツチングする代り
に、その上にチタン層をデポジツトし、こうしてチタン
13、ポリシリコン18及びチタンのサンドイツチ形の層が
作られる。これらの層の厚さ並びにデポジツシヨン方法
は前と同じであり、サンドイツチ層を同じ熱処理にかけ
て、チタン及びポリシリコンを直接反応させ、第７図に
示す様なチタン・シリサイドの同形層20を作る。孔の中
にあるポリシリコン18の等方性デポジツシヨンの為、並
びにシリサイド化反応の間に起る形成層の物理的な再分
布の為、この方法はデポジツトされた被膜の良好な段の
カバーに頼らない。反応で表面に形成された残渣のチタ
ン化合物（チタン・シリサイド以外）を除く為の掃除用
のエツチの後、メタライズ層16を前と同じ様にデポジツ
トし、スライスの上面全体を覆う。このアルミニウム層
自体の良好な段のカバーも必要がない。前と同じ様に積
上げられた側壁によつて良好な電気接続が出来る。アル
ミニウム16及びシリサイド20のパターニングの後、この
結果得られた構造が第８図に示されており、これはチタ
ン・シリサイドが、接点孔の中だけでなく、全ての接点
及び相互接続区域の下にあることを別とすれば、第４図
と同じである。チタン・シリサイドは、金属のエツチン
グに普通使われる幾つかの同じプラズマ・エツチ方法で
エツチングされるから、シリサイド層20はメタライズの
積重ねの一部分として簡単にエツチングすることが出来
る。
に、スライスの上面全体の上に直接反応チタン・シリサ
イド層を形成する。この実施例の方法は、多結晶シリコ
ン層をデポツジトするまで、即ち、第２図の異方性エツ
チ工程の直前までは、前に述べたのと同じである。第６
図に示す様に、多結晶シリコン層をエツチングする代り
に、その上にチタン層をデポジツトし、こうしてチタン
13、ポリシリコン18及びチタンのサンドイツチ形の層が
作られる。これらの層の厚さ並びにデポジツシヨン方法
は前と同じであり、サンドイツチ層を同じ熱処理にかけ
て、チタン及びポリシリコンを直接反応させ、第７図に
示す様なチタン・シリサイドの同形層20を作る。孔の中
にあるポリシリコン18の等方性デポジツシヨンの為、並
びにシリサイド化反応の間に起る形成層の物理的な再分
布の為、この方法はデポジツトされた被膜の良好な段の
カバーに頼らない。反応で表面に形成された残渣のチタ
ン化合物（チタン・シリサイド以外）を除く為の掃除用
のエツチの後、メタライズ層16を前と同じ様にデポジツ
トし、スライスの上面全体を覆う。このアルミニウム層
自体の良好な段のカバーも必要がない。前と同じ様に積
上げられた側壁によつて良好な電気接続が出来る。アル
ミニウム16及びシリサイド20のパターニングの後、この
結果得られた構造が第８図に示されており、これはチタ
ン・シリサイドが、接点孔の中だけでなく、全ての接点
及び相互接続区域の下にあることを別とすれば、第４図
と同じである。チタン・シリサイドは、金属のエツチン
グに普通使われる幾つかの同じプラズマ・エツチ方法で
エツチングされるから、シリサイド層20はメタライズの
積重ねの一部分として簡単にエツチングすることが出来
る。
デポジツトされたポリシリコンが第５図の様に孔12を埋
める傾向を持つ場合、第６図乃至第８図の実施例の方法
も同じ様に使うことが出来る。
める傾向を持つ場合、第６図乃至第８図の実施例の方法
も同じ様に使うことが出来る。
この発明を実施例について説明したが、この説明はこの
発明を制約するものと解してはならない。当業者には、
以上の説明から、この発明の図示の実施例に対する種々
の変更並びにその他の実施例が容易に考えられよう。従
って、特許請求の範囲は、この発明の範囲内に含まれる
この様な全ての変更を包括するものであることを承知さ
れたい。
発明を制約するものと解してはならない。当業者には、
以上の説明から、この発明の図示の実施例に対する種々
の変更並びにその他の実施例が容易に考えられよう。従
って、特許請求の範囲は、この発明の範囲内に含まれる
この様な全ての変更を包括するものであることを承知さ
れたい。
以上の説明に関連して更に下記の項を開示する。
（１） 半導体本体の面に該面上の絶縁層内の開口を介
して接点をつける方法に於て、前記面に導電材料の薄層
をデポジツトして前記開口内にある半導体本体を覆うと
共に、前記絶縁層及び前記開口の側壁をも覆い、前記導
電材料の薄層の上に、前記絶縁層の上及び前記側壁の上
を伸びる半導体材料の層をデポジツトし、該半導体材料
の層の上に、前記絶縁材料の上並びに側壁上を開口内ま
で連続的に伸びる導電材料の別の薄層をデポジツトし、
前記導電材料の薄層を半導体材料と反応させ、前記絶縁
層の上に金属層をデポジツトして前記開口にある反応し
た導電材料及び半導体材料に接点をつける工程を含む方
法。
して接点をつける方法に於て、前記面に導電材料の薄層
をデポジツトして前記開口内にある半導体本体を覆うと
共に、前記絶縁層及び前記開口の側壁をも覆い、前記導
電材料の薄層の上に、前記絶縁層の上及び前記側壁の上
を伸びる半導体材料の層をデポジツトし、該半導体材料
の層の上に、前記絶縁材料の上並びに側壁上を開口内ま
で連続的に伸びる導電材料の別の薄層をデポジツトし、
前記導電材料の薄層を半導体材料と反応させ、前記絶縁
層の上に金属層をデポジツトして前記開口にある反応し
た導電材料及び半導体材料に接点をつける工程を含む方
法。
（２） （１）項に記載した方法に於て、前記導電材料
が高融点金属であり、前記半導体材料がシリコンである
方法。
が高融点金属であり、前記半導体材料がシリコンである
方法。
（３） （２）項に記載した方法に於て、前記半導体材
料の層が多結晶シリコンであり、前記絶縁層が酸化シリ
コンである方法。
料の層が多結晶シリコンであり、前記絶縁層が酸化シリ
コンである方法。
（４） （３）項に記載した方法に於て、前記高融点金
属がチタンである方法。
属がチタンである方法。
（５） 半導体本体の面に、該面上の絶縁層内の段の上
を伸びる金属接続部を作る方法に於て、前記面の上に導
電材料の第１層をデポジツトして半導体本体を覆うと共
に、前記絶縁層及び段の側壁を覆い、前記面及び前記側
壁の上で前記導電材料の第１層の上に半導体材料の層を
デポジツトし、該半導体材料の層の上に、前記段を横切
つて連続的に伸びる前記導電材料の第２層をデポジツト
し、前記導電材料を前記半導体材料と反応させ、前記面
上に導体をデポジツトして前記段の所で反応した導電材
料及び半導体材料と係合させる工程を含む方法。
を伸びる金属接続部を作る方法に於て、前記面の上に導
電材料の第１層をデポジツトして半導体本体を覆うと共
に、前記絶縁層及び段の側壁を覆い、前記面及び前記側
壁の上で前記導電材料の第１層の上に半導体材料の層を
デポジツトし、該半導体材料の層の上に、前記段を横切
つて連続的に伸びる前記導電材料の第２層をデポジツト
し、前記導電材料を前記半導体材料と反応させ、前記面
上に導体をデポジツトして前記段の所で反応した導電材
料及び半導体材料と係合させる工程を含む方法。
（６） （５）項に記載した方法に於て、前記導電材料
が高融点金属であり、前記半導体材料がシリコンである
方法。
が高融点金属であり、前記半導体材料がシリコンである
方法。
（７） （６）項に記載した方法に於て、前記半導体材
料の層が多結晶シリコンであり、前記絶縁層が酸化シリ
コンである方法。
料の層が多結晶シリコンであり、前記絶縁層が酸化シリ
コンである方法。
（８） （７）項に記載した方法に於て、前記高融点金
属がチタンである方法。
属がチタンである方法。
（９） （５）項に記載した方法に於て、前記導電材料
がチタンであり、前記半導体材料がシリコンである方
法。
がチタンであり、前記半導体材料がシリコンである方
法。
第１図から第４図は本出願人の先願に従つて作られた金
属接点を持つ半導体チツプの小さな一部分の拡大側面断
面図、第５図は第１図から第４図に示した方法の別の実
施例を第４図と同様に示す側面断面図、第６図から第８
図はこの発明に従つて作られた、第１図から第４図と対
応する半導体装置の側面図である。 主な符号の説明 10:シリコン基板 11:酸化シリコン層 12:孔 13:チタンの第１層 14:多結晶シリコン層 15:チタンの第２層 16:金属層
属接点を持つ半導体チツプの小さな一部分の拡大側面断
面図、第５図は第１図から第４図に示した方法の別の実
施例を第４図と同様に示す側面断面図、第６図から第８
図はこの発明に従つて作られた、第１図から第４図と対
応する半導体装置の側面図である。 主な符号の説明 10:シリコン基板 11:酸化シリコン層 12:孔 13:チタンの第１層 14:多結晶シリコン層 15:チタンの第２層 16:金属層
Claims (1)
- 【請求項１】半導体の面に面上の絶縁層内の開口を介し
て接触を形成する方法に於て、 前記面に導電材料の薄層をデポジツトして前記開口内に
ある半導体本体を覆うと共に、前記絶縁層及び前記開口
の側壁をも覆う工程と、 前記絶縁層の上及び前記側壁の上に延在する前記導電材
料の薄層の上に、半導体材料の層をデポジツトする工程
と、 前記半導体材料の層の上に導電材料の別の薄層をデポジ
ツトし、前記絶縁材料の上並びに側壁を下つて開口内ま
で連続的に伸びるようにする工程と、 前記導電材料の薄層を半導体材料と反応させる工程と、 前記絶縁層の上に金属層をデポジツトして前記開口にあ
る反応した導電材料及び半導体材料に接触を形成する工
程と、 を含む半導体面に接触を形成する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US774675 | 1985-09-11 | ||
| US06/774,675 US4751198A (en) | 1985-09-11 | 1985-09-11 | Process for making contacts and interconnections using direct-reacted silicide |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62112323A JPS62112323A (ja) | 1987-05-23 |
| JPH07120637B2 true JPH07120637B2 (ja) | 1995-12-20 |
Family
ID=25101930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61211836A Expired - Lifetime JPH07120637B2 (ja) | 1985-09-11 | 1986-09-10 | 半導体面に接触を形成する方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4751198A (ja) |
| JP (1) | JPH07120637B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61214427A (ja) * | 1985-03-19 | 1986-09-24 | Nippon Gakki Seizo Kk | 半導体装置の電極形成法 |
| US4822749A (en) * | 1987-08-27 | 1989-04-18 | North American Philips Corporation, Signetics Division | Self-aligned metallization for semiconductor device and process using selectively deposited tungsten |
| US4962414A (en) * | 1988-02-11 | 1990-10-09 | Sgs-Thomson Microelectronics, Inc. | Method for forming a contact VIA |
| GB2219434A (en) * | 1988-06-06 | 1989-12-06 | Philips Nv | A method of forming a contact in a semiconductor device |
| KR930004295B1 (ko) * | 1988-12-24 | 1993-05-22 | 삼성전자 주식회사 | Vlsi 장치의 n+ 및 p+ 저항영역에 저저항 접속방법 |
| US5443996A (en) * | 1990-05-14 | 1995-08-22 | At&T Global Information Solutions Company | Process for forming titanium silicide local interconnect |
| JP2598335B2 (ja) * | 1990-08-28 | 1997-04-09 | 三菱電機株式会社 | 半導体集積回路装置の配線接続構造およびその製造方法 |
| US5173450A (en) * | 1991-12-30 | 1992-12-22 | Texas Instruments Incorporated | Titanium silicide local interconnect process |
| US5313084A (en) * | 1992-05-29 | 1994-05-17 | Sgs-Thomson Microelectronics, Inc. | Interconnect structure for an integrated circuit |
| KR0138308B1 (ko) | 1994-12-14 | 1998-06-01 | 김광호 | 층간접촉구조 및 그 방법 |
| JPH09298238A (ja) * | 1996-05-08 | 1997-11-18 | Yamaha Corp | 配線形成方法 |
| US6140232A (en) * | 1999-08-31 | 2000-10-31 | United Microelectronics Corp. | Method for reducing silicide resistance |
| US8338265B2 (en) | 2008-11-12 | 2012-12-25 | International Business Machines Corporation | Silicided trench contact to buried conductive layer |
| CN107507773B (zh) * | 2016-06-14 | 2021-09-17 | 格科微电子（上海）有限公司 | 优化cmos图像传感器晶体管结构的方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3740835A (en) * | 1970-08-31 | 1973-06-26 | Fairchild Camera Instr Co | Method of forming semiconductor device contacts |
| US3918149A (en) * | 1974-06-28 | 1975-11-11 | Intel Corp | Al/Si metallization process |
| US4180596A (en) * | 1977-06-30 | 1979-12-25 | International Business Machines Corporation | Method for providing a metal silicide layer on a substrate |
| JPS5735318A (en) * | 1980-08-12 | 1982-02-25 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPS5789254A (en) * | 1980-11-25 | 1982-06-03 | Fujitsu Ltd | Manufacture of semiconductor device |
| US4322453A (en) * | 1980-12-08 | 1982-03-30 | International Business Machines Corporation | Conductivity WSi2 (tungsten silicide) films by Pt preanneal layering |
| US4398341A (en) * | 1981-09-21 | 1983-08-16 | International Business Machines Corp. | Method of fabricating a highly conductive structure |
| US4507853A (en) * | 1982-08-23 | 1985-04-02 | Texas Instruments Incorporated | Metallization process for integrated circuits |
| US4545116A (en) * | 1983-05-06 | 1985-10-08 | Texas Instruments Incorporated | Method of forming a titanium disilicide |
| JPS6010673A (ja) * | 1983-06-30 | 1985-01-19 | Fujitsu Ltd | 半導体装置 |
-
1985
- 1985-09-11 US US06/774,675 patent/US4751198A/en not_active Expired - Lifetime
-
1986
- 1986-09-10 JP JP61211836A patent/JPH07120637B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62112323A (ja) | 1987-05-23 |
| US4751198A (en) | 1988-06-14 |
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Legal Events
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