JPH09129836A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH09129836A JP8265229A JP26522996A JPH09129836A JP H09129836 A JPH09129836 A JP H09129836A JP 8265229 A JP8265229 A JP 8265229A JP 26522996 A JP26522996 A JP 26522996A JP H09129836 A JPH09129836 A JP H09129836A
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Abstract

(57)【要約】 【課題】 例えばフィールドプレート形絶縁トランジス
タの製造に有利な方法を提供する。 【解決手段】 基板1上に第1の絶縁層2、ドープ可能
層3及び犠牲層4を施す。第1のマスク11により犠牲
層4の第1の領域を縁部4aの形成下に除去し、それに
より露出されたドープ可能層3の第1の領域をその下に
ある基板1と共に同時にドープし、第1のウェル5を形
成する。同様にして第2のウェル6を形成するが、その
際縁部4aは第2のマスク11に必要な調整マークの作
用をする。第2のウェル6のドーピング後初めて第2の
絶縁層8を施し、これを引続き絶縁トランジスタの形成
のためパターン化する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関する。
【0002】
【従来の技術】フィールドプレート形絶縁トランジスタ
は、基板内で隣接しており相補形のドーピング原子でド
ープされている2つのウェルを相互に絶縁する作用をす
る半導体装置である。またこのトランジスタはいわゆる
LOCOS絶縁に対して備えられてもよい。絶縁トラン
ジスタによりウェル間の寄生MOSトランジスタの発生
は阻止される。更にこの絶縁トランジスタはウェル間に
配設され、基板の上方の薄いゲート酸化物上に、ドープ
可能層からなりかつ両方のウェルの上方を覆ういわゆる
フィールドプレートを有している。ウェルの上方にある
フィールドプレートの領域はそれぞれその下にあるウェ
ルと同じ導電形のキャリアでドープされており、それぞ
れのウェルと同じ電位を有する。その上方に延びる導体
路からフィールドプレートを絶縁するため、絶縁トラン
ジスタはフィールドプレートの上方に厚いフィールド酸
化物層を有する。
【0003】フィールドプレート形絶縁トランジスタの
製造は、まずウェルを基板内に形成し、引続き絶縁トラ
ンジスタの製造にとって必要な層を形成するようにして
行うことができる。
【0004】ドイツ連邦共和国特許出願公開第1952
6568号明細書には、ウェル及び相応するフィールド
プレートの領域の一方をそれぞれ一工程でドーピングす
るフィールドプレート形絶縁トランジスタの製造方法が
記載されている。その際各フィールドプレート領域のド
ーピング濃度はその下にあるウェルの濃度に相当し従っ
て濃度が比較的低いため、フィールドプレートは一体に
形成可能である。上記出願明細書には、フィールドプレ
ート形絶縁トランジスタを製造するためまずゲート酸化
物層、フィールドプレート層及びフィールド酸化物層を
施し、これらを引続きパターン化することが記載されて
いる。引続きイオン注入によりウェルの一方及びその上
にあるフィールドプレート領域をそれぞれ同時にドープ
し、その際絶縁トランジスタの下方にあるウェルの領域
はフィールド酸化物層を通してドープされる。従ってこ
の方法は、フィールドプレートの下も(従って厚いフィ
ールド酸化物層の下にも)ウェルの十分に深いドーピン
グを達成する注入ドーピングを行うために極めて大きな
エネルギーを必要とするという欠点を有する。しかしウ
ェルは、装置の絶縁耐性が過少にならないように十分深
いものである必要がある。
【0005】
【発明が解決しようとする課題】本発明の課題は、有利
な半導体装置、例えば有利なフィールドプレート形絶縁
トランジスタ及びその改良された製造方法を提供するこ
とにある。
【0006】
【課題を解決するための手段】これらの課題は、本発明
の請求項1に記載の半導体装置及び請求項3に記載の製
造方法により解決される。本発明によれば従来の技術に
はない犠牲層が備えられる。第1のマスク処理で犠牲層
の第1の領域を除去することにより、第2のマスク処理
を実施する際の調整点として使用される犠牲層の縁部が
形成される。
【0007】本発明は、半導体装置の製造のため処理工
程を行う際にその完成半導体装置に規定された電気的機
能にとって必要なパターンにより形成される調整マーク
を使用することのできないあらゆる半導体装置に使用す
ることができる。実際には本発明の犠牲層は半導体装置
の電気的機能に必要なものではなく、即ち例えばこの犠
牲層は回路技術上必要なものとして備えられるものでは
なく、また異なる層の相互の絶縁に使用されるものでも
なく、むしろ完成された半導体装置は犠牲層が存在する
ことに無関係に機能する。犠牲層は単に半導体装置の製
造の際に必要なだけであり、その際必要な製造工程を所
望の順序で実施することを可能にする。本発明は、電気
的機能に必要なパターンを形成するための製造工程を連
続して実施することを可能にする。これらのパターンに
適当な調整マークがないため電気的機能に関係のない犠
牲層がなければ連続して行うことは不可能であろう。
【0008】本発明により、半導体装置がフィールドプ
レート形絶縁トランジスタである場合、既にドープ可能
層(又はフィールドプレート層)の上方の第2の絶縁層
(例えばフィールド酸化物層)を施す前にドーピングを
ドープ可能層及びその下にあるウェルに行うことが可能
となる。犠牲層は第2のマスク処理を第1のマスク処理
に対して調整し、又は第2のウェル及びドープ可能層の
第2の領域を第1のウェル及びドープ可能層の第1の領
域に対して調整することを可能にするために必要であ
る。
【0009】第2の絶縁層を施す前に、従って薄い第1
の絶縁層及びドープ可能層を通してだけウェルをドーピ
ングすることにより、全ての部分に十分なウェルの深さ
(ドープ可能層の下にも)を達成するのに、上記の従来
技術と比較して僅かなエネルギーだけで注入ドーピング
を行うことを可能にする。ウェルの深さは本発明方法を
使用した場合半導体装置の内部及び外部でほぼ同じであ
るため、均質な横方向のドーパント分布が達成される。
【0010】これに対して上記の従来技術では、ドーピ
ングは完成(既に第2の絶縁層を有している)絶縁トラ
ンジスタをマスク処理によりパターン化してから行われ
る。その後のウェルを形成するための2つのマスク処理
の調整には既にパターン化された絶縁トランジスタが使
用される。その際ドーピングは厚い第2の絶縁層を通し
て行われ、従ってフィールドプレート形絶縁トランジス
タの下方の均質な横方向のドーパント分布が妨げられ
る。
【0011】本発明の他の実施態様によれば、第2のマ
スク処理を行う際犠牲層のウェブをこれまで既に除去さ
れた犠牲層の第1と第2の領域間に生じさせ、それによ
りその後の第2の絶縁層の全面的被着の際に、このウェ
ブの上方の第2の絶縁層内に隆起部が形成される。この
隆起部は半導体装置のパターン化のための第3のマスク
処理を調整する作用をする。
【0012】露光装置の視界内にある複数の同種の本発
明による半導体装置を一つの基板上に形成する必要のあ
る場合には、全ての半導体装置の各製造工程に唯一のマ
スクを同時に使用することで十分である。更に第2のマ
スク処理の調整に第1のマスク処理により生じる2つの
縁部のみを使用すること(一平面の調整には常に2つの
調整マークが必要である)が可能である。更に露光装置
の視界毎に半導体装置が2つだけある場合、第3のマス
ク処理の調整のため第2の絶縁層に隆起部を形成するに
は本発明による犠牲層のウェブを1つ設けるだけで十分
である。本発明による犠牲層のウェブが存在しない場
合、ウェルは直接互いに隣接することになり、双方の間
隔がなくなりかねない。
【0013】
【実施例】本発明の一実施例を本発明にとって重要な処
理工程のみを図解する図1乃至図4に基づき以下に詳述
する。その際フィールドプレート形絶縁トランジスタで
ある半導体装置の製造について説明する。
【0014】図1において例えば主としてシリコンを含
む基板1上に、半導体装置又はフィールドプレート形絶
縁トランジスタのゲート酸化物を形成するための第1の
絶縁層2を施す。その上に例えばシリコンからなるドー
プ可能層3(この場合フィールドプレート層)及び例え
ば酸化物(例えばTEOS(テトラエチルオルトシリケ
ート))からなる犠牲層4を形成する。第1のマスク1
0で犠牲層4の一部が覆われ、例えばエッチングにより
マスク10により覆われていない犠牲層4の第1の領域
を除去する。このようにしてその下にあるドープ可能層
3の第1の領域が露出される。引続き第1のドーピング
(例えばイオン注入による)によりドープ可能層3の第
1の領域並びにその下にある基板1の部分を第1の導電
形のキャリアでドープし、それにより基板1内に第1の
ウェル5が形成される。
【0015】図2に示すように、第1のウェル5の導電
形を補う導電形で第2のウェル6を形成するために、第
2のマスク11によりドープ可能層3の第1の領域(こ
れは既に第1のマスク10を使用してドープされてい
る)を覆う。この場合図1に見られる犠牲層4の縁部4
a(これは犠牲層4の第1の領域の除去により生じる)
が第2のマスク11の調整に使用される。図2の第2の
マスク11はドープ可能層3の第1の領域のみならず、
この箇所でまだ除去されていない犠牲層4に接する部分
(後述する工程の実施後ウェブ7の形を有している)も
覆い、即ち図1による措置に相応して第2のマスク11
により覆われていない犠牲層4の第2の領域を除去す
る。それによりその下にあるドープ可能層3の第2の領
域が露出され、この領域は図1と同様にその下にある基
板1の部分と共に同時に第2の導電形のキャリアでドー
プされる。こうして基板1内に第2のウェル6が形成さ
れる。
【0016】図3に示すように、引続き例えばフィール
ド酸化物層であってもよい第2の絶縁層8を全面的に施
す。本発明のこの実施例の場合に存在するウェブ7によ
りほぼ一定の厚さを有するこの第2の絶縁層8の析出の
際にウェブ7の上方に隆起部9が第2の絶縁層8内に形
成される。
【0017】図4に示すように、この隆起部9は引続き
絶縁トランジスタのパターン化に使用される第3のマス
ク12を調整する作用をし、このマスク12は第2の絶
縁層8の絶縁トランジスタが形成される部分を覆う。第
3のマスク12により覆われていない第1の絶縁層2、
ドープ可能層3並びに第2の絶縁層8の領域は更に例え
ば異方性エッチングにより基板1に対して選択的に除去
可能である。
【0018】ドープ可能層3の種々にドープされている
領域は、構成要素として絶縁トランジスタを有する集積
回路の作動中にそれぞれその下にあるウェル5、6と同
じ電位で接続されているべきである。そのために絶縁ト
ランジスタの製造後両方のウェル5、6のそれぞれの間
にそれぞれその上にあるドープ可能層3の領域との電気
的接続が形成されると有利である。これは図4に示され
ているパターン化の後に行われる。この種の接続を形成
する方法は当業者には公知である。
【図面の簡単な説明】
【図1】本発明による半導体装置の基板内に第1のウェ
ルを形成する工程の説明図。
【図2】ウェブ及び第2のウェルを形成する工程の説明
図。
【図3】隆起部を有する第2の絶縁層8を全面的に施す
工程の説明図。
【図4】第3のマスクにより絶縁トランジスタが形成さ
れる部分を覆う工程の説明図。
【符号の説明】
1 基板 2 第1の絶縁層 3 ドープ可能層 4 犠牲層 4a 犠牲層の縁部 5 第1のウェル 6 第2のウェル 7 ウェブ 8 第2の絶縁層 9 隆起部 10 第1のマスク 11 第2のマスク

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】 半導体装置がその製造工程において使用
    されるマスク(11)を調整する作用をする縁部(4
    a)を備えた犠牲層(4)を有しており、半導体装置に
    規定された電気的機能がこの犠牲層(4)とは無関係で
    あるようにすることを特徴とする半導体装置。
  2. 【請求項2】 犠牲層(4)がウェブ(7)を有してお
    り、犠牲層(4)の下方にある基板(1)内にウェブ
    (7)の両側にそれぞれ互いに逆の導電形にドープされ
    たウェル(5、6)が配設されていることを特徴とする
    請求項1記載の半導体装置。
  3. 【請求項3】 基板(1)上に順次第1の絶縁層
    (1)、ドープ可能層(3)及び犠牲層(4)を施し、
    第1のマスク(10)を使用して犠牲層(4)の第1の
    領域を除去し、それによりそこに縁部(4a)を形成
    し、こうして露出されたドープ可能層(3)の第1の領
    域並びにその下にある基板(1)を第1の導電形のキャ
    リアでドープし、それにより基板(1)内に第1のウェ
    ブ(5)を形成し、第2のマスク(11)を使用して犠
    牲層(4)の第2の領域を除去し、その際その縁部(4
    a)は第2のマスク(11)を調整する作用をするよう
    にし、こうして露出されたドープ可能層(3)の第2の
    領域並びにその下にある基板(1)を第2の導電形のキ
    ャリアでドープし、それにより基板(1)内に第2のウ
    ェル(6)を形成することを特徴とする請求項1記載の
    半導体装置の製造方法。
  4. 【請求項4】 第2のマスク(11)処理を行う際に犠
    牲層(4)の第1と第2の領域間にウェブ(7)を残留
    させることを特徴とする請求項3記載の方法。
  5. 【請求項5】 第2の絶縁層(8)を施し、ウェブ
    (7)の上方の第2の絶縁層(8)に隆起部(9)を形
    成することを特徴とする請求項4記載の方法。
  6. 【請求項6】 半導体装置で全面的に覆われる領域の外
    側で第1の絶縁層(2)、ドープ可能層(3)及び第2
    の絶縁層(8)を基板(1)の表面から除去し、その際
    隆起部(9)が第3のマスク(12)を調整する作用を
    するようにして、半導体装置を第3のマスク(12)処
    理でパターン化することを特徴とする請求項5記載の方
    法。
  7. 【請求項7】 ドープ可能層(3)としてシリコン層を
    使用することを特徴とする請求項3乃至6の1つに記載
    の方法。
  8. 【請求項8】 犠牲層(4)として酸化物層を使用する
    ことを特徴とする請求項3乃至7の1つに記載の方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6368970B1 (en) * 2000-08-24 2002-04-09 Infineon Technologies Ag Semiconductor configuration and corresponding production process
TW200509123A (en) * 2003-08-07 2005-03-01 Matsushita Electric Ind Co Ltd Optical information recording medium and a method of manufacturing the same

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3724065A (en) * 1970-10-01 1973-04-03 Texas Instruments Inc Fabrication of an insulated gate field effect transistor device
JPS6197859A (ja) * 1984-10-18 1986-05-16 Matsushita Electronics Corp 相補型mos集積回路の製造方法
US5190886A (en) * 1984-12-11 1993-03-02 Seiko Epson Corporation Semiconductor device and method of production
JPH0722179B2 (ja) * 1985-12-27 1995-03-08 日本電気株式会社 半導体ウエ−ハの位置合せマ−クの形成方法
US4690730A (en) * 1986-03-07 1987-09-01 Texas Instruments Incorporated Oxide-capped titanium silicide formation
US4893163A (en) * 1988-03-28 1990-01-09 International Business Machines Corporation Alignment mark system for electron beam/optical mixed lithography
JPH0265254A (ja) * 1988-08-31 1990-03-05 Toshiba Corp 半導体装置
JPH02172253A (ja) * 1988-12-24 1990-07-03 Mitsubishi Electric Corp 半導体装置およびその製造方法
US4992394A (en) * 1989-07-31 1991-02-12 At&T Bell Laboratories Self aligned registration marks for integrated circuit fabrication
JPH081930B2 (ja) * 1989-09-11 1996-01-10 株式会社東芝 半導体装置の製造方法
US5214305A (en) * 1990-08-28 1993-05-25 United Microelectronics Corporation Polycide gate MOSFET for integrated circuits
US5237188A (en) * 1990-11-28 1993-08-17 Kabushiki Kaisha Toshiba Semiconductor device with nitrided gate insulating film
JPH04286361A (ja) * 1991-03-15 1992-10-12 Sony Corp 固体撮像装置
DE69229842T2 (de) * 1991-03-27 2000-04-20 Fujitsu Ltd Halbleiterspeicheranordnung mit einem Dünnschichttransistor und Herstellungsmethode für selben
DE4214302C2 (de) * 1991-05-03 2000-01-13 Hyundai Electronics Ind Verfahren zur Herstellung einer CMOS-Struktur mit Doppelwannen
DE69332006T2 (de) * 1992-03-25 2002-11-28 Texas Instruments Inc Planares Verfahren unter Verwendung von gemeinsamen Ausrichtungsmarken für die Wannenimplantierungen
JP2809253B2 (ja) * 1992-10-02 1998-10-08 富士電機株式会社 注入制御型ショットキーバリア整流素子
US5486715A (en) * 1993-10-15 1996-01-23 Ixys Corporation High frequency MOS device
US5397715A (en) * 1993-10-21 1995-03-14 Micrel, Incorporated MOS transistor having increased gate-drain capacitance
JPH07176639A (ja) * 1993-12-17 1995-07-14 Nec Corp 半導体集積回路装置及びその製造方法
US5455444A (en) * 1994-04-22 1995-10-03 United Microelectronics Corporation Double polysilicon electrostatic discharge protection device for SRAM and DRAM memory devices

Also Published As

Publication number Publication date
US5962901A (en) 1999-10-05
KR970018713A (ko) 1997-04-30
DE59608249D1 (de) 2002-01-03
EP0764983A2 (de) 1997-03-26
DE19534784C1 (de) 1997-04-24
JP3875750B2 (ja) 2007-01-31
HK1003548A1 (en) 1998-10-30
ATE209395T1 (de) 2001-12-15
TW353793B (en) 1999-03-01
EP0764983A3 (de) 1997-04-02
EP0764983B1 (de) 2001-11-21
KR100279956B1 (ko) 2001-02-01

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