JP3875750B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3875750B2 JP3875750B2 JP26522996A JP26522996A JP3875750B2 JP 3875750 B2 JP3875750 B2 JP 3875750B2 JP 26522996 A JP26522996 A JP 26522996A JP 26522996 A JP26522996 A JP 26522996A JP 3875750 B2 JP3875750 B2 JP 3875750B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- mask
- sacrificial layer
- region
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 238000000034 method Methods 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 239000000969 carrier Substances 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 230000000717 retained effect Effects 0.000 claims 1
- 238000002955 isolation Methods 0.000 description 13
- 238000000059 patterning Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/765—Making of isolation regions between components by field effect
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Thin Film Transistor (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
フィールドプレート形絶縁トランジスタは、基板内で隣接しており相補形のドーピング原子でドープされている2つのウェルを相互に絶縁する作用をする半導体装置である。またこのトランジスタはいわゆるLOCOS絶縁に対して備えられてもよい。絶縁トランジスタによりウェル間の寄生MOSトランジスタの発生は阻止される。更にこの絶縁トランジスタはウェル間に配設され、基板の上方の薄いゲート酸化物上に、ドープ可能層からなりかつ両方のウェルの上方を覆ういわゆるフィールドプレートを有している。ウェルの上方にあるフィールドプレートの領域はそれぞれその下にあるウェルと同じ導電形のキャリアでドープされており、それぞれのウェルと同じ電位を有する。その上方に延びる導体路からフィールドプレートを絶縁するため、絶縁トランジスタはフィールドプレートの上方に厚いフィールド酸化物層を有する。
【0003】
フィールドプレート形絶縁トランジスタの製造は、まずウェルを基板内に形成し、引続き絶縁トランジスタの製造にとって必要な層を形成するようにして行うことができる。
【0004】
ドイツ連邦共和国特許出願公開第19526568号明細書には、ウェル及び相応するフィールドプレートの領域の一方をそれぞれ一工程でドーピングするフィールドプレート形絶縁トランジスタの製造方法が記載されている。その際各フィールドプレート領域のドーピング濃度はその下にあるウェルの濃度に相当し従って濃度が比較的低いため、フィールドプレートは一体に形成可能である。上記出願明細書には、フィールドプレート形絶縁トランジスタを製造するためまずゲート酸化物層、フィールドプレート層及びフィールド酸化物層を施し、これらを引続きパターン化することが記載されている。引続きイオン注入によりウェルの一方及びその上にあるフィールドプレート領域をそれぞれ同時にドープし、その際絶縁トランジスタの下方にあるウェルの領域はフィールド酸化物層を通してドープされる。従ってこの方法は、フィールドプレートの下も(従って厚いフィールド酸化物層の下にも)ウェルの十分に深いドーピングを達成する注入ドーピングを行うために極めて大きなエネルギーを必要とするという欠点を有する。しかしウェルは、装置の絶縁耐性が過少にならないように十分深いものである必要がある。
【0005】
【発明が解決しようとする課題】
本発明の課題は、有利な半導体装置、例えば有利なフィールドプレート形絶縁トランジスタ及びその改良された製造方法を提供することにある。
【0006】
【課題を解決するための手段】
これらの課題は、本発明の請求項1に記載の半導体装置及び請求項3に記載の製造方法により解決される。本発明によれば従来の技術にはない犠牲層が備えられる。第1のマスク処理で犠牲層の第1の領域を除去することにより、第2のマスク処理を実施する際の調整点として使用される犠牲層の縁部が形成される。
【0007】
本発明は、半導体装置の製造のため処理工程を行う際にその完成半導体装置に規定された電気的機能にとって必要なパターンにより形成される調整マークを使用することのできないあらゆる半導体装置に使用することができる。実際には本発明の犠牲層は半導体装置の電気的機能に必要なものではなく、即ち例えばこの犠牲層は回路技術上必要なものとして備えられるものではなく、また異なる層の相互の絶縁に使用されるものでもなく、むしろ完成された半導体装置は犠牲層が存在することに無関係に機能する。犠牲層は単に半導体装置の製造の際に必要なだけであり、その際必要な製造工程を所望の順序で実施することを可能にする。本発明は、電気的機能に必要なパターンを形成するための製造工程を連続して実施することを可能にする。これらのパターンに適当な調整マークがないため電気的機能に関係のない犠牲層がなければ連続して行うことは不可能であろう。
【0008】
本発明により、半導体装置がフィールドプレート形絶縁トランジスタである場合、既にドープ可能層(又はフィールドプレート層)の上方の第2の絶縁層(例えばフィールド酸化物層)を施す前にドーピングをドープ可能層及びその下にあるウェルに行うことが可能となる。犠牲層は第2のマスク処理を第1のマスク処理に対して調整し、又は第2のウェル及びドープ可能層の第2の領域を第1のウェル及びドープ可能層の第1の領域に対して調整することを可能にするために必要である。
【0009】
第2の絶縁層を施す前に、従って薄い第1の絶縁層及びドープ可能層を通してだけウェルをドーピングすることにより、全ての部分に十分なウェルの深さ(ドープ可能層の下にも)を達成するのに、上記の従来技術と比較して僅かなエネルギーだけで注入ドーピングを行うことを可能にする。ウェルの深さは本発明方法を使用した場合半導体装置の内部及び外部でほぼ同じであるため、均質な横方向のドーパント分布が達成される。
【0010】
これに対して上記の従来技術では、ドーピングは完成(既に第2の絶縁層を有している)絶縁トランジスタをマスク処理によりパターン化してから行われる。その後のウェルを形成するための2つのマスク処理の調整には既にパターン化された絶縁トランジスタが使用される。その際ドーピングは厚い第2の絶縁層を通して行われ、従ってフィールドプレート形絶縁トランジスタの下方の均質な横方向のドーパント分布が妨げられる。
【0011】
本発明の他の実施態様によれば、第2のマスク処理を行う際犠牲層のウェブをこれまで既に除去された犠牲層の第1と第2の領域間に生じさせ、それによりその後の第2の絶縁層の全面的被着の際に、このウェブの上方の第2の絶縁層内に隆起部が形成される。この隆起部は半導体装置のパターン化のための第3のマスク処理を調整する作用をする。
【0012】
露光装置の視界内にある複数の同種の本発明による半導体装置を一つの基板上に形成する必要のある場合には、全ての半導体装置の各製造工程に唯一のマスクを同時に使用することで十分である。更に第2のマスク処理の調整に第1のマスク処理により生じる2つの縁部のみを使用すること(一平面の調整には常に2つの調整マークが必要である)が可能である。更に露光装置の視界毎に半導体装置が2つだけある場合、第3のマスク処理の調整のため第2の絶縁層に隆起部を形成するには本発明による犠牲層のウェブを1つ設けるだけで十分である。本発明による犠牲層のウェブが存在しない場合、ウェルは直接互いに隣接することになり、双方の間隔がなくなりかねない。
【0013】
【実施例】
本発明の一実施例を本発明にとって重要な処理工程のみを図解する図1乃至図4に基づき以下に詳述する。その際フィールドプレート形絶縁トランジスタである半導体装置の製造について説明する。
【0014】
図1において例えば主としてシリコンを含む基板1上に、半導体装置又はフィールドプレート形絶縁トランジスタのゲート酸化物を形成するための第1の絶縁層2を施す。その上に例えばシリコンからなるドープ可能層3(この場合フィールドプレート層)及び例えば酸化物(例えばTEOS(テトラエチルオルトシリケート))からなる犠牲層4を形成する。第1のマスク10で犠牲層4の一部が覆われ、例えばエッチングによりマスク10により覆われていない犠牲層4の第1の領域を除去する。このようにしてその下にあるドープ可能層3の第1の領域が露出される。引続き第1のドーピング(例えばイオン注入による)によりドープ可能層3の第1の領域並びにその下にある基板1の部分を第1の導電形のキャリアでドープし、それにより基板1内に第1のウェル5が形成される。
【0015】
図2に示すように、第1のウェル5の導電形を補う導電形で第2のウェル6を形成するために、第2のマスク11によりドープ可能層3の第1の領域(これは既に第1のマスク10を使用してドープされている)を覆う。この場合図1に見られる犠牲層4の縁部4a(これは犠牲層4の第1の領域の除去により生じる)が第2のマスク11の調整に使用される。図2の第2のマスク11はドープ可能層3の第1の領域のみならず、この箇所でまだ除去されていない犠牲層4に接する部分(後述する工程の実施後ウェブ7の形を有している)も覆い、即ち図1による措置に相応して第2のマスク11により覆われていない犠牲層4の第2の領域を除去する。それによりその下にあるドープ可能層3の第2の領域が露出され、この領域は図1と同様にその下にある基板1の部分と共に同時に第2の導電形のキャリアでドープされる。こうして基板1内に第2のウェル6が形成される。
【0016】
図3に示すように、引続き例えばフィールド酸化物層であってもよい第2の絶縁層8を全面的に施す。本発明のこの実施例の場合に存在するウェブ7によりほぼ一定の厚さを有するこの第2の絶縁層8の析出の際にウェブ7の上方に隆起部9が第2の絶縁層8内に形成される。
【0017】
図4に示すように、この隆起部9は引続き絶縁トランジスタのパターン化に使用される第3のマスク12を調整する作用をし、このマスク12は第2の絶縁層8の絶縁トランジスタが形成される部分を覆う。第3のマスク12により覆われていない第1の絶縁層2、ドープ可能層3並びに第2の絶縁層8の領域は更に例えば異方性エッチングにより基板1に対して選択的に除去可能である。
【0018】
ドープ可能層3の種々にドープされている領域は、構成要素として絶縁トランジスタを有する集積回路の作動中にそれぞれその下にあるウェル5、6と同じ電位で接続されているべきである。そのために絶縁トランジスタの製造後両方のウェル5、6のそれぞれの間にそれぞれその上にあるドープ可能層3の領域との電気的接続が形成されると有利である。これは図4に示されているパターン化の後に行われる。この種の接続を形成する方法は当業者には公知である。
【図面の簡単な説明】
【図1】本発明による半導体装置の基板内に第1のウェルを形成する工程の説明図。
【図2】ウェブ及び第2のウェルを形成する工程の説明図。
【図3】隆起部を有する第2の絶縁層8を全面的に施す工程の説明図。
【図4】第3のマスクにより絶縁トランジスタが形成される部分を覆う工程の説明図。
【符号の説明】
1 基板
2 第1の絶縁層
3 ドープ可能層
4 犠牲層
4a 犠牲層の縁部
5 第1のウェル
6 第2のウェル
7 ウェブ
8 第2の絶縁層
9 隆起部
10 第1のマスク
11 第2のマスク
Claims (3)
- 基板(1)上に順次第1の絶縁層(1)、ドープ可能層(3)及び犠牲層(4)を施し、第1のマスク(10)を使用して犠牲層(4)の第1の領域を除去し、それによりそこに縁部(4a)を形成し、こうして露出されたドープ可能層(3)の第1の領域並びにその下にある基板(1)を第1の導電形のキャリアでドープし、それにより基板(1)内に第1のウェル(5)を形成し、
第2のマスク(11)を使用して犠牲層(4)の第2の領域を除去し、その際前記縁部(4a)は第2のマスク(11)を調整する作用をし、前記第2のマスクにより、この箇所でなお除去されていない犠牲層(4)を覆うようにして第2のマスク(11)の形成時、犠牲層の第1と第2の領域の間に存在する犠牲層(4)の第3の領域(7)が保持されるようにし、こうして露出されたドープ可能層(3)の第2の領域並びにその下にある基板(1)を第2の導電形のキャリアでドープし、それにより基板(1)内に第2のウェル(6)を形成し、
犠牲層(11)の第3の領域(7)上において、第2の絶縁層内に隆起部(9)が生ずるように第2の絶縁層(8)を形成し、
前記隆起部(9)を調整のために用いて該隆起部(9)を覆う第3のマスク(12)を形成し、該マスクを用いて、上方に半導体装置が拡がる領域の外方に存在する第1の絶縁層(2)、ドープ可能層(3)および第2の絶縁層(8)を基板(1)の表面から除去することを特徴とする半導体装置の製造方法。 - 前記ドープ可能層(3)としてシリコン層を使用することを特徴とする請求項1記載の方法。
- 前記犠牲層(4)として酸化物層を使用することを特徴とする請求項1又は2記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19534784A DE19534784C1 (de) | 1995-09-19 | 1995-09-19 | Halbleiter-Schaltungselement und Verfahren zu seiner Herstellung |
DE19534784.6 | 1995-09-19 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09129836A JPH09129836A (ja) | 1997-05-16 |
JP3875750B2 true JP3875750B2 (ja) | 2007-01-31 |
Family
ID=7772598
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26522996A Expired - Fee Related JP3875750B2 (ja) | 1995-09-19 | 1996-09-13 | 半導体装置の製造方法 |
Country Status (8)
Country | Link |
---|---|
US (1) | US5962901A (ja) |
EP (1) | EP0764983B1 (ja) |
JP (1) | JP3875750B2 (ja) |
KR (1) | KR100279956B1 (ja) |
AT (1) | ATE209395T1 (ja) |
DE (2) | DE19534784C1 (ja) |
HK (1) | HK1003548A1 (ja) |
TW (1) | TW353793B (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6368970B1 (en) * | 2000-08-24 | 2002-04-09 | Infineon Technologies Ag | Semiconductor configuration and corresponding production process |
TW200509123A (en) * | 2003-08-07 | 2005-03-01 | Matsushita Electric Ind Co Ltd | Optical information recording medium and a method of manufacturing the same |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3724065A (en) * | 1970-10-01 | 1973-04-03 | Texas Instruments Inc | Fabrication of an insulated gate field effect transistor device |
JPS6197859A (ja) * | 1984-10-18 | 1986-05-16 | Matsushita Electronics Corp | 相補型mos集積回路の製造方法 |
US5190886A (en) * | 1984-12-11 | 1993-03-02 | Seiko Epson Corporation | Semiconductor device and method of production |
JPH0722179B2 (ja) * | 1985-12-27 | 1995-03-08 | 日本電気株式会社 | 半導体ウエ−ハの位置合せマ−クの形成方法 |
US4690730A (en) * | 1986-03-07 | 1987-09-01 | Texas Instruments Incorporated | Oxide-capped titanium silicide formation |
US4893163A (en) * | 1988-03-28 | 1990-01-09 | International Business Machines Corporation | Alignment mark system for electron beam/optical mixed lithography |
JPH0265254A (ja) * | 1988-08-31 | 1990-03-05 | Toshiba Corp | 半導体装置 |
JPH02172253A (ja) * | 1988-12-24 | 1990-07-03 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
US4992394A (en) * | 1989-07-31 | 1991-02-12 | At&T Bell Laboratories | Self aligned registration marks for integrated circuit fabrication |
JPH081930B2 (ja) * | 1989-09-11 | 1996-01-10 | 株式会社東芝 | 半導体装置の製造方法 |
US5214305A (en) * | 1990-08-28 | 1993-05-25 | United Microelectronics Corporation | Polycide gate MOSFET for integrated circuits |
US5237188A (en) * | 1990-11-28 | 1993-08-17 | Kabushiki Kaisha Toshiba | Semiconductor device with nitrided gate insulating film |
JPH04286361A (ja) * | 1991-03-15 | 1992-10-12 | Sony Corp | 固体撮像装置 |
DE69229842T2 (de) * | 1991-03-27 | 2000-04-20 | Fujitsu Ltd | Halbleiterspeicheranordnung mit einem Dünnschichttransistor und Herstellungsmethode für selben |
DE4214302C2 (de) * | 1991-05-03 | 2000-01-13 | Hyundai Electronics Ind | Verfahren zur Herstellung einer CMOS-Struktur mit Doppelwannen |
DE69332006T2 (de) * | 1992-03-25 | 2002-11-28 | Texas Instruments Inc | Planares Verfahren unter Verwendung von gemeinsamen Ausrichtungsmarken für die Wannenimplantierungen |
JP2809253B2 (ja) * | 1992-10-02 | 1998-10-08 | 富士電機株式会社 | 注入制御型ショットキーバリア整流素子 |
US5486715A (en) * | 1993-10-15 | 1996-01-23 | Ixys Corporation | High frequency MOS device |
US5397715A (en) * | 1993-10-21 | 1995-03-14 | Micrel, Incorporated | MOS transistor having increased gate-drain capacitance |
JPH07176639A (ja) * | 1993-12-17 | 1995-07-14 | Nec Corp | 半導体集積回路装置及びその製造方法 |
US5455444A (en) * | 1994-04-22 | 1995-10-03 | United Microelectronics Corporation | Double polysilicon electrostatic discharge protection device for SRAM and DRAM memory devices |
-
1995
- 1995-09-19 DE DE19534784A patent/DE19534784C1/de not_active Expired - Fee Related
-
1996
- 1996-08-23 TW TW085110309A patent/TW353793B/zh not_active IP Right Cessation
- 1996-09-10 EP EP96114483A patent/EP0764983B1/de not_active Expired - Lifetime
- 1996-09-10 AT AT96114483T patent/ATE209395T1/de not_active IP Right Cessation
- 1996-09-10 DE DE59608249T patent/DE59608249D1/de not_active Expired - Fee Related
- 1996-09-13 JP JP26522996A patent/JP3875750B2/ja not_active Expired - Fee Related
- 1996-09-18 KR KR1019960040465A patent/KR100279956B1/ko not_active IP Right Cessation
- 1996-09-19 US US08/715,932 patent/US5962901A/en not_active Expired - Lifetime
-
1998
- 1998-03-30 HK HK98102683A patent/HK1003548A1/xx not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
US5962901A (en) | 1999-10-05 |
KR970018713A (ko) | 1997-04-30 |
DE59608249D1 (de) | 2002-01-03 |
EP0764983A2 (de) | 1997-03-26 |
DE19534784C1 (de) | 1997-04-24 |
JPH09129836A (ja) | 1997-05-16 |
HK1003548A1 (en) | 1998-10-30 |
ATE209395T1 (de) | 2001-12-15 |
TW353793B (en) | 1999-03-01 |
EP0764983A3 (de) | 1997-04-02 |
EP0764983B1 (de) | 2001-11-21 |
KR100279956B1 (ko) | 2001-02-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100592401B1 (ko) | 실리콘 카바이드내의 자기 정렬된 전력 전계 효과트랜지스터 | |
CA1085969A (en) | Semiconductor devices and method of manufacturing the same | |
KR100223103B1 (ko) | 위치맞춤마크의 형성방법 | |
KR0161731B1 (ko) | 반도체소자의 미세콘택 형성방법 | |
JP3875750B2 (ja) | 半導体装置の製造方法 | |
JPH1145874A (ja) | 半導体装置の製造方法 | |
US6194257B1 (en) | Fabrication method of gate electrode having dual gate insulating film | |
CN108493197B (zh) | 顶栅型阵列基板制备工艺 | |
CA1139014A (en) | Method of manufacturing a device in a silicon wafer | |
JP2935083B2 (ja) | 薄膜トランジスタの製造方法 | |
KR960005943A (ko) | 반도체 소자의 격리방법 | |
CA1142270A (en) | Self-alignment method of depositing semiconductor metallization | |
KR20020066585A (ko) | 반도체 소자의 비트라인 콘택 형성방법 | |
KR100632627B1 (ko) | 반도체 소자의 제조방법 | |
KR100588779B1 (ko) | 반도체 소자 및 그 제조방법 | |
KR100221633B1 (ko) | 소자격리 방법 | |
KR100219047B1 (ko) | 반도체 소자의 마스크 롬 제조방법 | |
KR100486755B1 (ko) | 반도체 메모리장치의 미세배선 형성방법 | |
KR100414231B1 (ko) | 반도체소자의 제조방법 | |
KR20000014700A (ko) | 반도체 소자의 소자 분리막 형성방법 | |
KR100257753B1 (ko) | 반도체 장치의 콘택 패드 형성방법 | |
KR100342394B1 (ko) | 반도체 소자의 제조 방법 | |
KR100252892B1 (ko) | 반도체소자의 배선 형성방법 | |
KR100338095B1 (ko) | 반도체소자의콘택홀형성방법 | |
KR20000026363A (ko) | 트랜치형 소자분리막의 사이드 월 도핑 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050221 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050224 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050524 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060928 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061027 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091102 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101102 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121102 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131102 Year of fee payment: 7 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees | ||
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |