KR0147485B1 - 롬의 게이트전극 제조방법 - Google Patents

Abstract

본 발명은 노광기의 해상력과는 무관하게 패턴간 간격을 최소화할 수 있는 롬의 게이트전극 제조방법에 관한 것으로 반도체기판에 게이트절연층, 게이트폴리실리콘층, 질화막을 차례로 적층하는 제1단계; 상기 질화막 상부에 게이트 패턴 형성을 위한 마스크로 사용될 감광막패턴을 형성하되, 감광막패턴의 패턴간 간격이 감광막 패턴의 폭보다 크게 되도록 하는 제2단계; 상기 감광막패턴 측벽에 절연스페이서를 형성하는 제3단계; 상기 감광막패턴을 제거하고, 질화막을 제거하여 게이트 영역의 상기 게이트폴리실리콘층을 노출시키는 제4단계; 노출된 게이트폴리실리콘층에 열산화막을 형성하는 제5단계; 잔류하는 상기 절연스페이서 및 질화막을 제거한 다음, 열산화막을 식각마스크로 사용하여 상기 게이트폴리실리콘층을 식각하는 제6단계를 포함하여 이루어지는 것을 특징으로 한다.

Description

롬의 게이트전극 제조방법

제1도는 낸드(NAND)형 마스크롬의 기본 회로도,

제2도는 종래방법에 따라 형성된 제1도의 마스크롬의 1스트링의 단면도,

제3a 내지 제3e도는 본 발명의 일실시예에 따른 마스크롬의 제조과정을 나타내는 단면도.

*도면의 주요부분에 대한 부호의 설명

31:실리콘기판 32:게이트산화막

33:게이트 폴리실리콘막 34:질화막

35:감광막패턴 36:액상절연막

36′:절연스페이서 37:열산화막

A′:게이트전극간 간격 B:감광막패턴의 폭

C:감광막패턴의 패턴간 간격

본 발명은 롬의 게이트전극 제조방법에 관한 것으로, 특히 콘택형성없이 워드라인 선택라인(W/L select line)과 롬코드라인(ROM code line) 형성시 워드라인과 워드라인 사이 간격을 최소화 하기 위한 방법에 관한 것이다.

콘택-레스(contact less) 마스크롬(MASKROM)은 콘택홀이 필요없이 웨이퍼에 이온주입된 불순물의 확산에 의해 스트링이 형성되는 마스크롬을 일컫는다.

제1도는 낸드형 마스크롬의 기본 회로도로서, 비트라인은 콘택에 의해 메탈라인으로 구성되며, 롬코드(W/L0 내지 W/L7) 및 워드라인 선택(W/L선택1, W/L선택2)은 폴리실리콘 라인으로 구성된다. 즉, 콘택-레스로 연결되어 있다.

한편, 제2도는 종래방법에 따라 형성된 제1도의 마스크롬의 단면도로서, 이를 통하여 종래기술을 개략적으로 설명하면 다음과 같다.

도시된 바와 같이 실리콘기판(1) 위에 게이트산화층(2), 게이트폴리실리콘층(3)을 차례로 증착한 다음, 워드라인선택1, 2(11, 12)와 워드라인0 내지 워드라인7(21 내지 28)의 폴리실리콘라인은 포토리소그래피 공정에 의한 감광막 패턴을 식각마스크로 상기 게이트폴리실리콘층(3), 게이트산화층(2)을 차례로 선택적으로 식각함으로써 이루어진다.

상기와 같이 이루어지는 종래방법으로는 노광기의 해상력을 고려할 때 감광막의 패턴간격이 0.5 내지 0.7㎛(제1도에서 A로 표기됨)를 유지해야 하기 때문에 집적도에는 한계가 따른다.

상기와 같은 종래기술의 문제점을 해결하기 위하여 안출된 본 발명은 노광기의 해상력과는 무관하게 패턴간 간격을 최소화할 수 있는 롬의 게이트전극 제조방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명의 롬의 게이트전극 제조방법은 반도체기판에 게이트절연층, 게이트폴리실리콘층, 질화막을 차례로 적층하는 제1단계; 상기 질화막 상부에 게이트 패턴 형성을 위한 마스크로 사용될 감광막패턴을 형성하되, 감광막패턴의 패턴간 간격이 감광막패턴의 폭보다 크게 되도록 하는 제2단계; 상기 감광막패턴 측벽에 절연스페이서를 형성하는 제3단계; 상기 감광막패턴을 제거하고, 질화막을 제거하여 게이트 영역의 상기 게이트폴리실리콘층을 노출시키는 제4단계; 노출된 게이트폴리실리콘층에 열산화막을 형성하는 제5단계; 잔류하는 상기 절연스페이서 및 질화막을 제거한 다음, 열산화막을 식각마스크로 사용하여 상기 게이트폴리실리콘층을 식각하는 제6단계를 포함하여 이루어지는 것을 특징으로 한다.

이하, 첨부된 도면 제3a도 내지 제3e도를 참조하여 본 발명의 실시예를 상술한다.

제3a도 내지 제3e도는 본 발명의 일실시예에 따른 롬의 게이트전극 제조과정을 나타내는 단면도로서, 먼저, 제3a도에 도시된 바와 같이 실리콘기판(31)에 게이트산화막(32), 게이트 폴리실리콘막(33), 질화막(34)을 차례로 적층한 다음, 게이트 패턴 형성을 위한 마스크로 사용될 감광막패턴(35)을 형성하고, 액상절연막(Liquid Phase Oxide)(36)을 형성한다. 여기서, 감광막패턴의 패턴간 간격(C)은 감광막패턴의 폭(B)보다 크게 되도록 하며, 이 차에 의해 이후 롬의 게이트전극의 간격(A′)이 결정된다. 즉, 롬의 게이트전극 간격(A′)=[감광막패턴의 패턴간 간격(C)-감광막패턴의 폭(B)]/2가 된다.

한편, 본 실시예에서는 게이트전극 간격이 0.2㎛가 되도록 하기 위해 패턴간 간격(C)이 감광막패턴의 폭(B)보다 0.4㎛ 크게 형성되도록 한다.

이어서, 제3b도에서 상기 액상절연막(36)을 등방성 식각하여 상기 감광막패턴(35) 측벽에 절연스페이서(36′)를 형성한다. 이때, 절연스페이서의 폭은 형성하고자 하는 롬의 게이트전극 간격(A′) 즉, [감광막패턴의 패턴간 간격(C)-감광막패턴의 폭(B)]/2인 0.2㎛가 되도록 한다.

계속해서, 상기 감광막패턴(35)을 제거하고, 절연스페이서(36′)f를 식각마스크로 사용하여 하부의 질화막(34)을 식각하여 제3C도에서와 같이 게이트전극 형성영역의 상기 게이트 폴리실리콘막(33)을 노출시킨다.

다음으로, 제3d도에서 노출된 게이트 폴리실리콘막(33)에 1500 내지 2000Å 두께의 열산화막(37)을 형성한다. 이때, 질화막(34′)이 남아 있는 부분에는 열산화막이 성장하지 못한다.

끝으로, 상기 절연스페이서(36′), 질화막(34′)을 제거하고, 열산화막(37)을 식각마스크로 사용하여 게이트 폴리실리콘막(33)을 식각한 후 열산화막(37)을 제거하여 제3e도에 도시된 바와 같이 게이트전극을 형성한다. 이때, 형성되는 게이트전극간 간격은 0.2㎛가 됨을 알 수 있다.

상기와 같이 이루어지는 본 발명은 노광기의 해상력과는 무관하게 패턴간 간격을 최소화할 수 있으므로 소자의 집적도를 증대시킬 수 있다.

Claims (4)

1. 롬의 게이트전극 제조방법에 있어서, 반도체기판에 게이트절연층, 게이트폴리실리콘층, 질화막을 차례로 적층하는 제1단계; 상기 질화막 상부에 게이트 패턴 형성을 위한 마스크로 사용될 감광막패턴을 형성하되, 감광막패턴의 패턴간 간격이 감광막패턴의 폭보다 크게 되도록 하는 제2단계; 상기 감광막패턴 측벽에 절연스페이서를 형성하는 제3단계; 상기 감광막패턴을 제거하고, 질화막을 제거하여 게이트 영역의 상기 게이트폴리실리콘층을 노출시키는 제4단계; 노출된 게이트폴리실리콘층에 열산화막을 형성하는 제5단계; 잔류하는 상기 절연스페이서 및 질화막을 제거한 다음, 열산화막을 식각마스크로 사용하여 상기 게이트폴리실리콘층을 식각하는 제6단계를 포함하여 이루어지는 것을 특징으로 하는 롬의 게이트전극 제조방법.
2. 제1항에 있어서, 상기 제2단계의 감광막패턴은 감광막패턴의 패턴간 간격이 감광막패턴의 폭보다 0.4 내지 0.5㎛ 크게 형성되는 것을 특징으로 하는 롬의 게이트전극 제조방법.
3. 제1항에 있어서, 제3단계는 제2단계 후 전체 상부에 액상절연층을 형성하는 과정과; 상기 액상절연층을 등방성 식각하여 상기 감광막패턴 측벽에 절연스페이서를 형성하는 과정을 포함하여 이루어지는 것을 특징으로 하는 롬의 게이트전극 제조방법.
4. 제3항에 있어서, 상기 열산화막은 1500 내지 2000Å 두께로 형성되는 것을 특징으로 하는 롬의 게이트전극 제조방법.