KR960043239A - 롬의 게이트전극 제조방법 - Google Patents

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Abstract

본 발명은 노광기의 해상력과는 무관하게 패턴간 간격을 최소화할 수 있는 롬의 게이트전극 제조방법에 관한 것으로 반도체기판에 게이트절연층, 게이트폴리실리콘층, 질화막을 차례로 적층하는 제1단계; 상기 질화막 상부에 게이트 패턴 형성을 위한 마스크로 사용될 감광막패턴을 형성하되, 감광막패턴의 패턴간 간격이 감광막 패턴의 폭보다 크게 되도록 하는제2단계; 상기 감광막패턴 측벽에 절연스페이서를 형성하는 제3단계; 상기 감광막패턴을 제거하고, 질화막을 제거하여 게이트 영역의 상기 게이트폴리실리콘층을 노출시키는 제4단계; 노출된 게이트폴리실리콘층에 열산화막을 형성하는 제5단계; 잔류하는 상기 절연스페이서 및 질화막을 제거한 다음, 열산화막을 식각마스크로 사용하여 상기 게이트폴리실리콘층을식각하는 제6단계를 포함하여 이루어지는 것을 특징으로 한다.

Description

롬의 게이트전극 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3A 내지 제3E도는 본 발명의 일실시예에 따른 마스크롬의 제조과정을 나타내는 단면도.

Claims (4)

  1. 롬의 게이트전극 제조방법에 있어서, 반도체기판에 게이트절연층, 게이트폴리실리콘층, 질화막을 차례로적층하는 제1단계; 상기 질화막 상부에 게이트 패턴 형성을 위한 마스크로 사용될 감광막패턴을 형성하되, 감광막패턴의패턴간 간격이 감광막패턴의 폭보다 크게 되도록 하는 제2단계; 상기 감광막패턴 측벽에 절연스페이서를 형성하는 제3단계; 상기 감광막패턴을 제거하고, 질화막을 제거하여 게이트 영역의 상기 게이트폴리실리콘층을 노출시키는 제4단계; 노출된 게이트폴리실리콘층에 열산화막을 형성하는 제5단계; 잔류하는 상기 절연스페이서 및 질화막을 제거한 다음, 열산화막을 식각마스크로 사용하여 상기 게이트폴리실리콘층을 식각하는 제6단계를 포함하여 이루어지는 것을 특징으로 하는 롬의 게이트전극 제조방법.
  2. 제1항에 있어서, 상기 제2단계의 감광막패턴은 감광막패턴의 패턴간 간격이 감광막패턴의 폭보다 0.4 내지0.5㎛ 크게 형성되는 것을 특징으로 하는 롬의 게이트전극 제조방법.
  3. 제1항에 있어서, 제3단계는 제2단계 후 전체 상부에 액상절연층을 형성하는 과정과; 상기 액상절연층을 등방성 식각하여 상기 감광막패턴 측벽에 절연스페이서를 형성하는 과정을 포함하여 이루어지는 것을 특징으로 하는 롬의 게이트전극 제조방법.
  4. 제3항에 있어서, 상기 열산화막은 1500 내지 2000Å 두께로 형성되는 것을 특징으로 하는 롬의 게이트전극 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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