KR980011690A - 반도체 소자의 패턴 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 패턴 형성 방법에 대해 기재되어 있다. 패터닝 하고자 하는 물질층에서 먼저 상기 물질층의 소정 두께를 식각하고 스페이서 형성 후 남아있는 물질층을 식가함으로써 상기 물질층 하부에 존재하는 반도체 기판의 표면이 손상되는 것을 최소화 할 수 있다.

Description

반도체 소자의 패턴 형성방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

본 발명이 이루고자 하는 기술적 과제는, 반도체 기판 표면의 손상을 최소화할 수 있는 반도체 소자의 패턴 형성 방법을 제공하는 데 있다.

제1도는 종래기술, 예컨대 스페이서를 이용한 반도체 소자의 패턴 형성 방법을 설명하기 위해 도시한 단면도이다.

제2a도 내지 제2e도는 본 발명에 의한 반도체 소자의 패턴 형성 방법을 설명하기 위해 도시한 단면도들이다.

본 발명은 반도체 소자에 관한 것으로, 특히 반도체 기판 표면의 손상을 최소화할 수 있는 반도체 소자의 패턴 형성 방법에 관한 것이다.

소자의 집적도 향상에 대응하기 위한 반도체 소자의 패턴 형성 방법이 점차로 발전하고 있는데, 이러한 패턴 형성 방법에서 노광장치에 의한 해상력 개선 방법, 포토레지스트(photo-resit) 또는 특정물질의 열적 플로우(flow)를 이용하는 방법, 산화(Oxidation) 방법 및 스페이서(Spacer)를 이용하는 방법 등이 있다.

노광장치에 의한 패턴 형성은 노광광원과 장치 개발에 의존되어 미세 패텬에 시간덕인 제한요소가 있고, 포토레지스트(photo-resit) 또는 특정물질의 열적 플로우를 이용하는 방법은 열에 의해 미세 패턴 크기가 결정되므로 공정의 재현성 및 안정성에 문제가 있다.

또는 산화(Oxidation) 방법은 산화층(Oxidation Layer)을 사용해야 하므로 사용물질에 제한을 받고, 스페이서를 이용하는 방법은 종래 많이 사용되고 있으나 스페이서가 부착되는 면의 균일성 및 곡선 모양을 한 다른 측면으로 인한 문제점이 있다.

제1도는 종래기술, 예켠대 스페이서를 이용한 반도체 소자의 패턴 형성 방법을 설명하기 위해 도시한 단면도이다.

참조 번호 11은 반도체 기판을, 13은 물질층을, 15는 스페이서를 각각 나타낸다.

반도체 기판(11)에 물질층(도시하지 않음, 후속 공정에서 13으로 패터닝됨)을 형성하는 공정, 상기 물질층 상에 감광막(도시하지 않음)을 증착하는 공정을 차례로 진행한다.

상기 물질층은 도전 물질, 또는 절연 물질 등으로 형성한다.

이어서 상기 물질층을 패터닝하기 위한 마스크를 이용하여 상기 감광막을 사진 식각하여 감광막 패턴(도시하지 않음)을 형성하는 공정, 상기 감광막 패턴을 마스크로하여 상기 물질층을 식각하여 물질층(13)을 형성하는 공정, 상기 감광막 패턴을 제거하는 공정, 상기 물질층(13)이 형성된 상기 반도체 기판(11)상에 절연막(도시하지 않음)을 증착하는 공정, 상기 절연막을 에치백(Etch Back)하여 상기 물질층(13)의 측벽(Side Wall)에 스페이서(15)를 형성하는 공정을 차례로 진행한다.

상기와 같은 미세 패턴 형성 방법은, 물질층 및 스페이서 형성을 위한 식각 공정시 반도체 기판(11) 표면을 손상시키는데, 이는 반도체 소자의 전기적 특성, 예컨대 누설전류 혹은 내압 특성을 저하시키는 원인이 된다.

상기 과제를 이루기 위하여 본 발명은, 물질층이 형성된 반도체 기판상에 감광막을 증착하는 단계; 상기 물질층을 패터닝하기 위한 마스크를 이용하여 상기 감광막을 사진 식각함으로써 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 마스크로하여 상기 물질층의 일부를 식각하는 단계; 상기 결과물의 구조를 따라 절연막을 형성하는 단계; 상기 절연막을 에치백(Etch Back)하여 상기 감광막 패턴과 물질층의 측벽(Side Wall)에 스페이서(Spacer)를 형성하는 단계; 상기 감광막 패턴을 마스크로하여 상기 물질층을 식각하는 단계; 및 상기 감광막 패턴을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법을 제공한다.

본 발명에 의한 반도체 소자의 패턴 형성 방법은, 패터닝 하고자 하는 물질층에서 먼저 상기 물질층의 소정 두께를 식각하고 스페이서 형성 후 남아있는 물질층을 식각함으로써 상기 물질층 하부에 존재하는 반도체 기판의 표면이 손상되는 것을 최소화 할 수 있다.

이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.

제2a도 내지 제2e도는 본 발명에 의한 반도체 소자의 패턴 형성 방법을설명하기 위해 도시한 단면도들이다.

참조 번호 21은 반도체 기판을, 23·23a·23b는 물질층을, 25는 감광막 패턴을, 27은 절연막을, 27a는 스페이서를 각각 나타낸다.

제2a도를 참조하면, 반도체 기판(21)에 물질층(23)을 형성하는 공정, 상기 물질층(23)상에 감광막(도시하지 않음, 후속 공정에서 25로 패터닝됨)을 증착하는 공정, 상기 물질층을 패터닝하기 우한 마스크를 이용하여 상기 감광막을 사진 식각하여 감광막 패턴(25)을 형성하는 공정을 차례로 진행한다.

상기 물질층(23)은 도전물질, 또는 절연 물질 등으로 형성한다.

제2b도를 참조하면, 상기 감광막 패턴(25)을 마스크로하여 상기 물질층(23)의 소정 두께를 식각하는데, 본 실시예에서는 상기 물질층(23)의 30%를 식각하여 물질층(23a)을 형성한다.

제2c도를 참조하면, 상기 결과물의 구조를 따라 절연막(27)을 형성한다.

상기 절연막(27)은 그 두께에 따라 후속 공정에서 형성되는 패턴의 크기가 결정된다.

제2d도를 참조하면, 상기 절연막을 에치백(Etch Back)하여 상기 감광막 패턴(25)과 물질층(23a)의 측벽(Side Wall)에 스페이서(27a)를 형성하는 공정, 상기 감광막 패턴(25)을 마스크로하여 상기 물질층(23a)를 식각하여 물질층(23b)를 형성하는 공정을 차례로 진행한다.

제2e도를 참조하면, 상기 감광막 패턴(25)을 제거함으로써 돌출된 형태의 스페이서(247a) 및 상기 결과로 인한 구조물의 표면적이 증대된 효과를 얻는다.

본 발명은 이에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

이상 설명된 바와 같이 본 발명에 의한 반도체 소자의 패턴 형성 방법은, 패터닝 하고자 하는 물질층에서 먼저 상기 하지막의 소정 두께를 식각하고 스페이서 형성 후 남아있는 물질층을 식각함으로써 상기 물질층 하부에 존재하는 반도체 기판의 표면이 손상되는 것을 최소화 할 수 있다.

Claims (2)

1. 물질층이 형성된 반도체 기판상에 감광막을 증착하는 단계; 상기 물질층을 패터닝하기 위한 마스크를 이용하여 상기 감광막을 사진 식각함으로써 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 마스크로하여 상기 물질층의 일부를 식각하는 단계; 상기 결과물의 구조를 따라 절연막을 형성하는 단계; 상기 절연막을 에치백(Etch Back)하여 상기 감광막 패턴과 물질층의 측벽(Side Wall)에 스페이서 (Spacer)를 형성하는 단계; 상기 감광막 패턴을 마스크로하여 상기 물질층을 식각하는 단계; 및 상기 감광막 패턴을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
2. 제1항에 있어서, 상기 물질층은 도전 물질, 절연 물질등중에서 어느 하나인 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.