KR960001881A - 반도체소자의 미세 도전층 패턴 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 미세 도전층 패턴 제조방법에 관한 것으로서, 소정 구조의 반도체기판상에 형성되어 있는 절연막상에 도전층을 형성하고, 상기 도전층에서 도전패턴으로 예정되어 있는 부분들중 하나걸려 하나씩을 보호하고 공정분해능 한계치 이상의 스페이스를 갖고 제1감광패턴을 형성하고, 상기 구조의 전표면에 소정두께의 희생막을 형성한 후 전면 이방성식각하여 상기 제1감광막패턴의 측벽에 희생막 스페이서를 형성하고, 다시 전표면에 제2감광막을 도포하고 전면 식각하여 상기 제1감광막패턴과 희생막 스페이서의 상측을 노출시키는 제2감광막패턴을 형성한 후, 상기 희생막 스페이서를 제거하여 도전층을 노출시키고, 상기 노출되어 있는 도전층을 제1 및 제2감광막패턴을 마스크로 식각하여 공정분해능 한계치 이하의 스페이스를 갖는 도전층 패턴을 형성하였으므로, 스페이스가 감소된 만큼 소자의 고집적화에 유리하고, 상기 스페이스의 감소된 만큼 도전층 패턴의 면적이나 폭을 증가시켜 공정수율 및 소자동작의 신뢰성이 향상된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1A도 및 제1B도는 종래 반도체소자의 미세 도전층 패턴 제조 공정도.
제2A도 내지 제2C도는 본 발명의 일실시예에 따른 반도체소자의 미세 도전층 패턴 제조 공정도.
제3A도 및 제3B도는 본 발명의 다른 실시예에 따른 반도체소자의 미세 도전층 패턴 제조 공정도.
Claims (5)
- 소정 구조의 반도체기판상에 절연막을 형성하는 공정과, 상기 절연막상에 도전층을 형성하는 공정과, 상기 도전층에서 패턴으로 예정되어 있는 부분들중 일부만을 보호하는 공정분해능 한계치 이상의 스페이스를 갖는 제1감광막패턴을 형성하는 공정과, 상기 제1감광막패턴의 측벽에 희생막 스페이서를 형성하는 공정과, 상기 구조의 전표면에 제2감광막을 도포한 후, 전면 식각하여 상기 제1감광막패턴과 희생막 스페이서에 의해 노출되어 있는 나머지 도전층상에 제2감광막패턴을 형성하는 공정과, 상기 희생막 스페이서를 제거하는 공정과, 상기 제1 및 제2감광막패턴에 의해 노출되어 있는 도전층을 제거하여 감광막패턴의 공정분해능 한계치 이하의 스페이스를 갖는 도전층 패턴을 형성하는 공정을 구비하는 반도체소자의 미세 도전층 패턴 제조방법.
- 제1항에 있어서, 상기 희생막 스페이서를 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 미세도전층 패턴 제조방법.
- 제2항에 있어서, 상기 산화막인 희생막 스페이서를 150-300℃정도의 온도에서 형성하는 것을 특징으로 하는 반도체소자의 미세 도전층 패턴 제조방법.
- 제1항에 있어서, 상기 희생막 스페이서의 폭을 0.05-0.3um로 형성하는 것을 특징으로 하는 반도체소자의 미세 도전층 패턴 제조방법.
- 소정 구조의 반도체기판상에 절연막을 형성하는 공정과, 상기 절연막상에 도전층을 형성하는 공정과, 상기 도전층에서 패턴으로 예정되어 있는 부분들중 일부만을 보호하는 공정분해능 한계치 이상의 스페이스를 갖는 제1감광막패턴을 형성하는 공정과, 상기 구조의 전표면에 희생막을 형성하는 공정과, 상기 구조의 전표면에 제2감광막을 도포한 후, 전면식각하여 상기 제1감광막패턴상의 희생막을 노출시키는 제2감광막패턴을 형성하는 공정과, 상기 제1 및 제2감광막패턴에 의해 노출되어 있는 희생막과 도전층을 순차적으로 제거하여 감광막패턴의 공정분해능 한계치 이하의 스페이스를 갖는 도전층 패턴을 형성하는 공정을 구비하는 반도체소자의 미세 도전층 패턴 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940013736A KR960001881A (ko) | 1994-06-17 | 1994-06-17 | 반도체소자의 미세 도전층 패턴 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940013736A KR960001881A (ko) | 1994-06-17 | 1994-06-17 | 반도체소자의 미세 도전층 패턴 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR960001881A true KR960001881A (ko) | 1996-01-26 |
Family
ID=66685823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940013736A KR960001881A (ko) | 1994-06-17 | 1994-06-17 | 반도체소자의 미세 도전층 패턴 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR960001881A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100784062B1 (ko) * | 2006-01-20 | 2007-12-10 | 주식회사 하이닉스반도체 | 반도체 소자의 미세 패턴 형성방법 |
-
1994
- 1994-06-17 KR KR1019940013736A patent/KR960001881A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100784062B1 (ko) * | 2006-01-20 | 2007-12-10 | 주식회사 하이닉스반도체 | 반도체 소자의 미세 패턴 형성방법 |
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